CN107210295B - 用于三端口位单元的金属层 - Google Patents

用于三端口位单元的金属层 Download PDF

Info

Publication number
CN107210295B
CN107210295B CN201580075694.8A CN201580075694A CN107210295B CN 107210295 B CN107210295 B CN 107210295B CN 201580075694 A CN201580075694 A CN 201580075694A CN 107210295 B CN107210295 B CN 107210295B
Authority
CN
China
Prior art keywords
metal layer
bit cell
length
word line
polysilicon gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580075694.8A
Other languages
English (en)
Other versions
CN107210295A (zh
Inventor
N·N·莫朱梅德
R·查巴
刘平
S·S·宋
王忠泽
C·F·耶普
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN107210295A publication Critical patent/CN107210295A/zh
Application granted granted Critical
Publication of CN107210295B publication Critical patent/CN107210295B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一种装置包括耦合到位单元的第一金属层。该装置还包括第三金属层，第三金属层包括耦合到位单元的写入字线。该装置还包括在第一金属层与第三金属层之间的第二金属层。第二金属层包括耦合到位单元的两个读取字线。

Description

用于三端口位单元的金属层
I.优先权要求
本申请要求于2015年2月12日提交的共同拥有的美国非临时专利申请No.14/620,480的优先权，其全部内容通过引用明确地并入本文。
II.技术领域
本公开总体上涉及位单元。
III.背景技术
技术的进步已经产生了更小和更强大的计算设备。例如，目前存在各种便携式个人计算设备，包括无线电话，诸如移动和智能电话、平板计算机和膝上型计算机，它们体积小、重量轻且易于携带。这些设备可以通过无线网络来传输语音和数据分组。此外，很多这样的设备包括附加功能，诸如数码相机、数字摄像机、数字记录器和音频文件播放器。此外，这样的设备可以处理可执行指令，包括可以用于访问因特网的软件应用，诸如web浏览器应用。因此，这些设备可以包括显著的计算能力。
诸如无线电话等电子设备可以包括存储器，该存储器具有包括一个或多个存储器单元的存储器阵列。可以用于存储器(例如，L1/L2高速缓存)的一种类型的存储器单元是三端口位单元。三端口位单元可以包括两个读取端口和一个写入端口，并且可以用在静态随机存取存储器(SRAM)器件中。三端口SRAM位单元可以通过叠加被称为M1和M2层的两个金属层、使用双掩模光刻-蚀刻-光刻-蚀刻(LELE)工艺来制造。顶部金属层M2可以以非线性方式被图案化，并且可以包括“弯曲(jog)”(例如，转向(turn))。为了制造非常小尺寸的器件，自对准双重图案化(SADP)可能优于LELE，这是由于与LELE相比由SADP提供的降低的成本和改进的工艺控制(例如，更精确的线宽和线间距控制)。但是，SADP可能不支持包括弯曲的非线性图案。
IV.发明内容
本公开提供了一种位单元设计，其包括与SADP兼容的线性图案，诸如用于小于14nm(例如，10nm或7nm)的技术节点。三端口位单元可以具有第一金属层(M1)、第二金属层(M2)和第三金属层(M3)，第一金属层(M1)的长度垂直于位单元中的多晶硅栅极的长度，第二金属层(M2)的长度平行于多晶硅栅极的长度，第三金属层(M3)的长度平行于多晶硅栅极的长度。因为第一金属层(M1)和第二金属层(M2)被定向在与“标准位单元”中的对应的金属层类似的方向上，所以第一金属层(M1)和第二金属层(M2)可以具有相对较低的节距(例如，约为42nm的节距)。因为第三金属层(M3)被定向在与标准位单元中的第三金属层相反的方向上，所以第三金属层可以具有相对较高的节距(例如，约为126nm的节距)。
可以由第二金属层(M2)形成两个读取字线，并且可以由第三金属层(M3)形成单个写入字线。第三金属层(M3)的单个写入字线的宽度可能相对较大(例如，约为66nm(对于10nm工艺的接触的多晶硅节距(CPP)))，这可能导致与形成在具有读取字线的层中的写入字线的时延相比减小的时延和减小的电阻器电容器(RC)延迟。此外，由于第二金属层(M2)具有相对较小的节距，所以第二金属层中可以包括两个相对较窄的读取字线(例如，每个读取字线约为23nm)，而对于10nm工艺而言不必将单元的宽度扩展到超过2×CPP。
在特定实施例中，一种装置包括耦合到位单元的第一金属层。该装置还包括第三金属层，第三金属层包括耦合到位单元的写入字线。该装置还包括在第一金属层与第三金属层之间的第二金属层。第二金属层包括耦合到位单元的两个读取字线。
在另一特定实施例中，一种方法包括对在位单元处的第一金属层进行图案化并且对第三金属层进行图案化。第三金属层包括耦合到位单元的写入字线。该方法还包括对在第一金属层与第三金属层之间的第二金属层进行图案化。第二金属层包括耦合到位单元的两个读取字线。
在另一特定实施例中，一种非暂态计算机可读介质包括指令，该指令在由处理器执行时引起处理器启动在位单元处对第一金属层的图案化并且启动对第三金属层的图案化。第三金属层包括耦合到位单元的写入字线。指令也是可执行的以引起处理器启动对在第一金属层与第三金属层之间的第二金属层的图案化。第二金属层包括耦合到位单元的两个读取字线。
在另一特定实施例中，一种装置包括耦合到位单元的用于路由电流的第一装置和用于路由电流的第三装置。用于路由电流的第三装置包括耦合到位单元的写入字线。该装置还包括在用于路由电流的第一装置与用于路由电流的第三装置之间的用于路由电流的第二装置。用于布线的第二装置包括耦合到位单元的两个读取字线。
由所公开的实施例中的至少一个提供的一个特别的优点是基于写入字线的相对较大的宽度的减小的时延和减小的电阻器电容器(RC)延迟。例如，在第三金属层中提供写入字线(与在第三金属层中提供两个读取字线相对)可以使得写入字线能够具有相对较大的宽度。另外，由于第二金属层的长度与多晶硅栅极的长度平行，所以可以在第二金属层中设置两个读取字线而没有增加位元的宽度。本公开的其他方面、优点和特征在查阅整个申请(包括以下部分：附图说明、具体实施方式和权利要求书)之后将变得显而易见。
V.附图说明
图1A和图1B是三端口位单元的第一说明性实施例的电路图；
图2是三端口位单元阵列的第一布局图；
图3是三端口位单元阵列的第二布局图；
图4是三端口位单元阵列的第三布局图；
图5是形成三端口位单元的方法的特定的说明性实施例的流程图；
图6是包括图1的三端口位单元的电子设备的框图；以及
图7是制造包括图1的三端口位单元的电子设备的制造工艺的特定的说明性实施例的数据流程图。
VI.具体实施方式
从14nm技术缩小可能存在挑战。例如，对于14nm以及更大的技术节点，三端口位单元的宽度可以被限制为小于或等于接触的多晶硅节距(CPP，接触的多晶硅(栅极)线之间的距离)的两倍。对于14nm，CPP可以为约80-90nm。如本文中使用的，单元“宽度”可以垂直于多晶硅方向并且沿着鳍方向。对于小于14nm的技术节点，CPP减小，这导致位单元宽度的减小。当位单元宽度减小(即变窄)时，位单元中的写入和读取字线也可能变窄，从而导致由于增加的字线电阻器电容器(RC)阻抗而产生的增加的读取/写入时延。
为了维持写入和读取字线的相对较宽的间距，常规的位单元可以另外包括使用SADP形成在M2上方的第三金属层M3，以规避与位单元相关联的限制。对于常规的位单元，M3可以包括两个读取字线，并且M2可以包括写入字线。当位单元被形成时，位单元的相邻金属层布置在相反的方向上。例如，如果M1是水平的，则M2是竖直的，并且M3是水平的。通常，M1垂直于位单元的多晶硅栅极的方向。另外，包括读取和写入字线的金属层(例如，M2和M3)通常在与多晶硅栅极相同的方向上。因此，如果多晶硅栅极在竖直方向上，则M1在水平方向上(例如，垂直于多晶硅栅极方向)，M2和M3在竖直方向上。M3是“错误方向层”(例如，与位单元中的相邻层具有相似的方向的金属层)，并且具有约为CPP的2-3倍的节距。因此，如果M3中有两个线(例如，两个读取字线)，则位单元的宽度可能增加。因此，字线之一可能需要附加的金属层(例如，第四金属层M4)，从而增加了位单元的尺寸和制造成本。
为了规避这个问题，本公开提供了由M2形成的两个读取字线，并且单个写入字线可以由M3形成。M3的单个写入字线的宽度可能相对较大(例如，约为66nm(对于10nm工艺的接触的多晶硅节距(CPP)))，这可能导致与形成在具有读取字线的层中的写入字线的时延相比减小的时延和减小的电阻器电容器(RC)延迟。
下面参考附图来描述本公开的特定实施例。在说明书和附图中，为了清楚所描绘和描述的实施例，共同的特征用共同的附图标记来指定。
参考图1A和1B，示出了位单元100的第一说明性实施例的电路图。位单元100包括存储锁存器110。存储锁存器110可以包括成对的交叉耦合的反相器112、114。反相器112、114中的每个可以包括p型金属氧化物半导体(PMOS)晶体管和n型金属氧化物半导体(NMOS)晶体管，如图1B所示。
存储锁存器110可以连接(例如，耦合)到第一写入晶体管121和第二写入晶体管122。写入晶体管121、122可以是NMOS晶体管，如图所示。在其他实施例中，写入晶体管121、122可以是PMOS晶体管。第一写入晶体管121可以连接到第一写入位线(WBL1)135和写入字线(WWL)137，并且第二写入晶体管122可以连接到第二写入位线(WBL2)136和写入字线(WWL)137。第一写入晶体管121和第二写入晶体管122可以是位单元100的写入端口的互补写入晶体管。当写入字线137和写入位线135或136中的一个写入位线被确立(asserted)时，写入端口可以用于向存储锁存器110中写入逻辑零(例如，低)值。当写入字线137和写入位线135或136中的另一个写入位线被确立时，写入端口可以用于向存储锁存器110中写入逻辑1(例如，高)值。
存储锁存器110还可以连接到第一读取驱动晶体管123和第二读取驱动晶体管124。第一读取驱动晶体管123可以连接到第一读取晶体管125，并且第二读取驱动晶体管124可以连接到第二读取晶体管126。读取驱动晶体管123、124和读取晶体管125、126可以是NMOS晶体管，如图所示。在另一实施例中，读取驱动晶体管123、124可以是PMOS晶体管。第一读取晶体管125可以连接到第一读取位线(RBL1)131和第一读取字线(RWL1)133。第二读取晶体管126可以连接到第二读取位线(RBL2)132和第二读取字线(RWL2)134。晶体管123和125可以对应于位单元100的第一读取端口，并且晶体管124和126可以对应于位单元100的第二读取端口。读取字线133和/或134可以在读取操作期间被确立，并且读取端口可以是互补读取端口。例如，当第一读取端口处的数据值为逻辑0时，第二读取端口处的数据值为逻辑1，反之亦然。在图1B的示例中，第一读取端口(左侧)被示出为读取逻辑零值(“0”)，第二读取端口(右侧)被示出为读取逻辑1(“1”)值。
因此，位单元100可以包括两个读取端口和一个写入端口，并且可以称为“三端口”位单元。因为位单元100包括十个晶体管，所以位单元100也可以被称为“10T”位单元。在特定实施例中，位单元100被包括在静态随机存取存储器(SRAM)器件中并且提供高速并行存储器访问。作为说明性的非限制性示例，包括位单元100的SRAM器件可以在处理器的L1和/或L2高速缓存中使用。SRAM器件可以包括以网格状方式布置的一个或多个位单元阵列，包括一行或多行位单元以及一列或多列位单元列。
如关于图2进一步描述的，位单元100可以具有高度(H)和宽度(W)。根据所描述的技术，宽度(W)可以是与位单元100相关联的接触的多晶硅节距(CPP)的大约两倍，其中CPP对应于接触的多晶硅(栅极)线之间的距离。CPP可以替代地称为栅节距。例如，CPP对应于从多晶硅线的边缘到相邻多晶硅线的对应边缘(例如，顶部边缘到顶部边缘或底部边缘到底部边缘)的距离。因此，CPP也可以被认为等于一个多晶硅宽度和一个多晶硅间距的总和。在10nm半导体制造工艺(例如，具有10nm的最小可用线宽度/特征尺寸的工艺)中，CPP可以近似等于60-66nm。出于比较的目的，14nm工艺(例如，具有14nm的最小可用线宽度/特征尺寸的工艺)的CPP可以为约80-90nm。
为了维持亚14nm工艺(例如，10nm工艺或7nm工艺)的2×CPP或更小的位单元宽度，本公开的技术(如参考图2进一步描述的)对第二金属层M2中的两个读取字线进行图案化，并且对第三金属层M3中的写入字线进行图案化。第二金属层和第三金属层可以耦合到位单元并且被图案化，使得第二金属层和第三金属层的长度平行于位单元的多晶硅栅极的长度。因为第三金属层在与多晶硅栅极的方向平行的方向上被图案化(例如，“错误方向层”)，这与在与多晶硅栅极的方向垂直的方向上被图案化的常规的第三金属层(例如，“正确方向层”)相反，所以第三金属层可以具有相对较大的节距(例如，约为126nm的节距)。如参考图2进一步描述的，第三金属层可以在具有2×CPP的宽度的位单元中容纳相对较大的单个宽写入字线(WWL)137，这可以减少时延和电阻器电容器(RC)延迟。
另外，第二金属层可以容纳两个读取字线(RWL1、RWL2)133、134，而不必将位单元100的宽度扩展到超过2×CPP。例如，由于第二金属层在与多晶硅栅极的方向平行的方向上被图案化(例如，第二金属层是正确方向层)，因此，第二金属层可以具有相对较小的节距(例如，约为42nm的节距)。基于第二金属层的相对较小的节距，第二金属层可以容纳两个读取字线(RWL1、RWL2)133、134，而不必将位单元100的宽度扩展到超过2×CPP。
参考图2，示出了位单元阵列的第一布局图，并且其总体上表示为200。例如，图2描绘了四个位单元的阵列(例如，2×2的位单元阵列)，其中每个位单元具有图1A和1B所示的电路布局。在被制造时，位单元可以包括各种部件/层，诸如鳍(FinFET，包括源极/漏极区域)、晶体管栅极(替代地称为多晶硅线)、用于晶体管源极/漏极区域的中线接触(例如，局部互连)(MD)、用于栅极/多晶硅线的中线接触(例如，局部互连)(MP)、第一金属层(M1)、将MD和MP连接到M1的过孔(Via0)、第二金属层(M2)、将M1连接到M2的过孔(Via1)、第三金属层(M3)、和将M2连接到M3的过孔(Via2)。
图2示出了第一金属层(M1)、第二金属层(M2)和第三金属层(M3)。第一金属层(M1)可以耦合到位单元，第二金属层(M2)可以在第一金属层(M1)上方被图案化，并且第三金属层(M3)可以在第二金属层(M2)上方被图案化。在说明性实施例中，第一金属层(M1)的长度可以被定向在第一方向(例如，水平方向)上，第二金属层(M2)的长度可以被定向在第二方向(例如，竖直方向)上，并且第三金属层(M3)的长度可以被定向在第二方向上。第一金属层(M1)可以包括图1A-1B的第一读取位线(RBL1)131、图1A-1B的第二读取位线(RBL2)134、图1A-1B的第一写入位线(WBL1)135、和图1A-1B的第二写入位线(WBL2)136。例如，第一金属层(M1)可以包括用于提供接地电压(VSS)的金属迹线、用于写入位线(WBL)的金属迹线、用于提供电源电压(Vdd)的金属迹线、用于全局读取位线(GRBL)的金属迹线、和用于读取位线(RBL)的金属迹线。
在包括具有被定向在竖直方向上的长度的多晶硅栅极的标准位单元中，第一金属层可以具有被定向在水平方向上的长度(如图2的实施例所示)，第二金属层可以具有被定向在竖直方向上的长度(如图2的实施例所示)，并且第三金属层可以具有被定向在水平方向上的长度。然而，由于图2的第三金属层(M3)的长度被定向在竖直方向上，所以第三金属层(M3)是“错误方向层”。因此，第三金属层(M3)的节距可以近似等于126nm。因为图2的第一金属层(M1)和第二金属层(M2)是“正确方向层”(例如，具有以与标准位单元中的对应的层类似的方式被定向的长度的层)，所以第一金属层(M1)和第二金属层(M2)具有相对较低的节距(例如，大约等于42nm)。
如参考图1A-1B所描述的，当从14nm工艺迁移到10nm工艺时，SADP对于对位单元的金属层进行图案化可能是优选的。由于SADP可能不适合弯曲/转向，所以位单元的金属层(M1、M2和M3)可以对应于仅线性图案。当在10nm使用仅线性图案时，可以在第二和第三金属层(M2、M3)中对三个可独立访问的字线(2个读取字线和1个写入字线)进行图案化。例如，可以在第二金属层(M2)中对位单元100的两个读取字线(RWL1、RWL2)133、134进行图案化，可以在第三金属层(M3)中对位单元100的写入字线(WWL)137进行图案化。
如上所述，第二金属层(M2)是“正确方向层”，并且具有相对较低的节距。因此，两个读取字线(RWL1、RWL2)133、134可以在第二金属层(M2)中被图案化，而不扩展位单元100的宽度。例如，每个读取字线(RWL1、RWL2)133、134可以具有约为23nm的宽度(满足第二金属层(M2)的节距要求)，并且可以容纳位单元100的宽度(例如，2×CPP或132nm)。
如上所述，第三金属层(M3)是“错误方向层”并且具有相对较高的节距。因此，单个写入字线(WWL)137可以在第三金属层(M3)中被图案化，而不扩展位单元100的宽度。因为单个写入字线(WWL)137在第三金属层(M3)中被图案化(与将会增加位单元100的宽度的两个读取字线(RWL1、RWL2)133、134相反)，所以写入字线(WWL)137可以具有相对较大的宽度。例如，写入字线(WWL)137可以具有约为66nm的宽度(满足第三金属层(M3)的节距要求)并且可以容纳位单元100的宽度。写入字线(WWL)137的相对较大的宽度可以减小位单元100的写入时延。例如，写入字线(WWL)137的增加的宽度可以减小写入字线(WWL)137的RC阻抗，从而导致时延减小。
参考图1A、图1B和图2描述的位单元可以与用于小于14nm(例如10nm或7nm)的制造工艺的SADP金属图案化兼容。此外，位单元可以具有增加的写入字线宽度(与另一金属层中的写入字线的写入字线宽度相比)，这可以减小写入时延。此外，对第二金属层(M2)中的读取字线(RWL1、RWL2)133、134和第三金属层(M3)中的写入字线(WWL)137进行图案化可以规避对于增加位单元100的宽度或者对于使用第四金属层(M4)用于读取字线的需要。因此，附加的金属层(M4、M5、M6等)可以相对较“空”，并且可以用于增加的布线孔隙率。例如，附加的金属层可以用于互连位单元100的其他部件。
参考图3，示出了位单元阵列的第二布局图，并且其总体上表示为300。第二布局图300描绘了图2的第一布局图200的第一金属层(M1)与第一布局图200的第二金属层(M2)之间的互连。
可以形成用以将第一金属层(M1)连接到第二金属层(M2)的第一过孔(Via1)。虽然可以使用SADP以小于14nm的技术来对位单元的金属层(M1、M2)进行图案化，但是可以使用LELE(例如，出于成本相关和/或工艺相关的原因)来形成连接金属层(M1、M2)的第一过孔(Via1)。迁移到小于14nm的工艺可以减少位单元中的金属间过孔(诸如将第一金属层(M1)连接到第二金属层(M2)的第一过孔(Via1))之间的间距。特别地，当位单元宽度固定为2×CPP时，这样的过孔之间的间距可以减小到小于40nm。
参考图4，示出了位单元阵列的第三布局图，并且其总体上表示为400。第三布局图400描绘了图2的第一布局图200的第二金属层(M2)与第一布局图200的第三金属层(M3)之间的互连。
可以形成用以将第二金属层(M2)连接到第三金属层(M3)的第二过孔(Via2)。尽管可以使用SADP以小于14nm的技术对位单元100的金属层(M2、M3)进行图案化，但是可以使用LELE(例如，出于成本相关和/或工艺相关的原因)来形成连接金属层(M2、M3)的过孔(Via2)。迁移到小于14nm的工艺可以减小位单元100中的金属间过孔(诸如将第二金属层(M2)连接到第三金属层(M3)的第二过孔(Via2))之间的间距。特别地，当位单元宽度固定为2×CPP时，这样的过孔之间的间距可以减小到小于40nm。
参考图5，示出了形成位单元的方法500的特定的说明性实施例的流程图，并且其总体上表示为500。在说明性实施例中，方法500可以在位单元100的制造期间执行。在特定实施例中，方法500可以使用下面关于图7描述的制造设备来执行。
方法500可以包括：在502，对位单元的第一金属层进行图案化。例如，参考图2，可以对在位单元100处的第一金属层(M1)进行图案化。第一金属层(M1)可以包括第一读取位线(RBL1)、第二读取位线(RBL2)、第一写入位线(WBL1)和第二写入位线(WBL2)。在特定实施例中，第一金属层(M1)还可以包括用于提供电源电压(Vdd)和接地电压(Vss)的线。
在504，可以对在第一金属层上方的第二金属层进行图案化。例如，参考图2，可以对在第一金属层(M1)上方的第二金属层(M2)进行图案化。第一读取字线(RWL1)133和第二读取字线(RWL2)134可以被包括在第二金属层(M2)中，并且可以耦合到位单元100。例如，第一读取字线(RWL1)133可以耦合到晶体管125的栅极，并且第二读取字线(RWL2)134可以耦合到晶体管134的栅极。
在506，可以对在第二金属层上方的第三金属层进行图案化。例如，参考图3，可以对在第二金属层(M2)上方的第三金属层(M3)进行图案化。写入字线(WWL)137可以被包括在第三金属层(M3)中，并且可以耦合到位单元100。例如，写入字线(WWL)137可以耦合到晶体管121的栅极和晶体管122的栅极。
在特定实施例中，方法500可以包括形成将第一金属层连接到第二金属层的第一过孔。例如，参考图3，可以形成(在形成第一金属层(M1)之后)用以将第一金属层(M1)连接到第二金属层(M2)的第一过孔(Via1)。可以使用LELE(例如，出于成本相关和/或工艺相关的原因)来形成连接金属层(M1、M2)的第一过孔(Via1)。
在特定实施例中，方法500可以包括形成将第二金属层连接到第三金属层的第二过孔。例如，参考图4，可以形成(在形成第二金属层(M2)之后)用以将第二金属层(M2)连接到第三金属层(M3)的第二过孔(Via2)。可以使用LELE(例如，出于成本相关和/或工艺相关的原因)来形成连接金属层(M2、M3)的第二过孔(Via2)。
在特定实施例中，方法500可以包括对在第三金属层上方的第四金属层进行图案化。例如，第四金属层(M4)可以形成在第三金属层(M3)上方，并且可以耦合到位单元100。第四金属层(M4)的长度可以被定向在竖直方向上(例如，第四金属层(M4)可以是正确方向层)，并且第四金属层(M4)可以具有近似等于80nm的节距。写入全局字线可以被包括在第四金属层(M4)中。
图5的方法500使得能够在位单元100处形成与用于小于14nm(例如10nm或7nm)的制造工艺的SADP金属图案化兼容的金属层。此外，位单元100可以具有增加的写入字线宽度，这可以减小写入时延。例如，在第三金属层(M3)中包括写入字线(WWL)137可以使得能够形成相对较宽(例如，66nm)的写入字线(WWL)137。另外，对第二金属层(M2)中的读取字线(RWL1、RWL2)133、134和第三金属层(M3)中的写入字线(WWL)137进行图案化可以规避增加位单元100的宽度或使用第四金属层(M4)用于读取字线。因此，附加的金属层(M4、M5、M6等)可以相对较“空”，并且可以用于增加的布线孔隙率。
应当注意，图5所示的步骤的顺序仅用于说明目的，而不应当被认为是限制性的。在替代实施例中，某些步骤可以以不同的顺序执行和/或可以同时(或至少部分地同时)执行。
方法500可以由处理单元(诸如中央处理单元(CPU)、控制器、另一硬件设备、固件设备或其任何组合)来实现。作为示例，方法500可以由如关于图7所描述的执行指令的处理器来执行。
参考图6，描绘了电子设备的特定的说明性实施例的框图，并且其总体上表示为600。电子设备600包括耦合到存储器632的处理器610，诸如数字信号处理器(DSP)或中央处理单元(CPU)。处理器610包括SRAM器件664，其中SRAM器件包括根据关于图2-4描述的金属层图案化技术的位单元100。例如，SRAM器件664可以对应于L1和/或L2高速缓存存储器。在说明性实施例中，SRAM器件664的位单元可以根据图5的方法500来制造。在替代实施例中，SRAM器件664可以在处理器610外部和/或耦合到处理器610。应当注意，虽然图6示出了位单元100在特定电子设备的SRAM中的使用，但这不应当被认为是限制性的。根据本公开的位单元(诸如位单元100)可以被包括在任何类型的电子设备的任何类型的存储器中。
图6示出了耦合到处理器610和显示器628的显示控制器626。编码器/解码器(CODEC)634也可以耦合到处理器610。扬声器636和麦克风638可以耦合到CODEC 634。图6还指示无线控制器640可以耦合到处理器610和天线642。在特定实施例中，处理器610、显示控制器626、存储器632、CODEC 634和无线控制器640被包括在系统级封装件或片上系统设备(例如，移动台调制解调器(MSM))622中。在特定实施例中，输入设备630和电源644耦合到片上系统设备622。此外，在特定实施例中，如图6所示，显示器628、输入设备630、扬声器636、麦克风638、天线642和电源644在片上系统设备622外部。然而，显示器628、输入设备630、扬声器636、麦克风638、天线642和电源644中的每个可以耦合到片上系统设备622的部件，诸如接口或控制器。
结合所描述的实施例，一种装置包括耦合到位单元的用于路由电流的第一装置。例如，用于写入电流的第一装置可以包括图2-3的第一金属层(M1)、被配置为在位单元中布线的一个或多个其他设备、或者其任何组合。用于布线的第一装置可以包括第一读取位线(RBL1)、第二读取位线(RBL2)、第一写入位线(WBL1)和第二写入位线(WBL2)。在特定实施例中，用于路由电流的第一装置还可以提供用于提供电源电压(Vdd)和接地电压(Vss)的线路。
该装置还可以包括在用于路由电流的第一装置上方的用于路由电流的第二装置。例如，用于路由电流的第二装置可以包括图2-4的第二金属层(M2)、被配置为在位单元中布线的一个或多个其他设备、或者其任何组合。用于路由电流的第二装置可以包括耦合到位单元100的第一读取字线(RWL1)133和耦合到位单元100的第二读取字线(RWL2)134。
该装置还可以包括在用于路由电流的第二装置上方的用于路由电流的第三装置。例如，用于路由电流的第三装置可以包括图2和4的第三金属层(M3)、被配置为在位单元中布线的一个或多个其他设备、或者其任何组合。用于路由电流的第三装置可以包括耦合到位单元100的写入字线(WWL)137。
以上公开的设备和功能可以被设计和配置为存储在计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)。一些或所有这样的文件可以被提供给基于这样的文件来制造设备的制造处理者。所得到的产品包括半导体晶片，半导体晶片然后被切割成半导体裸片并且被封装成半导体芯片。芯片可以用在电子设备中。图7描绘了电子设备制造工艺700的特定的说明性实施例。例如，制造工艺700可以用于制造包括根据关于图2-4描述的金属层图案化技术的位单元100的电子设备。
在制造工艺700处，诸如在研究计算机706处，接收物理设备信息702。物理设备信息702可以包括设计信息，其表示根据关于图2-4描述的金属层图案化技术的位单元100的至少一个物理特性。例如，物理设备信息702可以包括经由耦合到研究计算机706的用户接口704被输入的物理参数、材料特性和结构信息。研究计算机706包括耦合到计算机可读介质(例如，非暂态计算机可读介质)(诸如存储器710)的处理器708，诸如一个或多个处理核心。存储器710可以存储可执行以引起处理器708变换物理设备信息702以符合文件格式并且生成库文件712的计算机可读指令。
在特定实施例中，库文件712包括至少一个数据文件，包括变换后的设计信息。例如，库文件712可以包括位单元库，包括根据关于图2-4描述的金属层图案化技术的位单元100，其被提供用于与电子设计自动化(EDA)工具720一起使用。
库文件712可以在包括耦合到存储器718的处理器716(诸如一个或多个处理核心)的设计计算机714处结合EDA工具720来使用。EDA工具720可以作为处理器可执行指令存储在存储器718处，以使得设计计算机714的用户能够设计库文件712的根据关于图2-4描述的金属层图案化技术的位单元100的电路。例如，设计计算机714的用户可以经由耦合到设计计算机714的用户接口724来输入电路设计信息722。电路设计信息722可以包括设计信息，其表示根据关于图2-4描述的金属层图案化技术的位单元100的至少一个物理特性。为了说明，电路设计属性可以包括电路设计中的特定电路的标识和与其他元件的关系、定位信息、特征尺寸信息、互连信息、或表示根据关于图2-4描述的金属层图案化技术的位单元100的物理属性的其他信息。
设计计算机714可以被配置为变换设计信息(包括电路设计信息722)以符合文件格式。为了说明，文件格式可以包括数据库二进制文件格式，其表示平面几何形状、文本标注和关于诸如图形数据系统(GDSII)文件格式之类的分层格式的电路布局的其他信息。设计计算机714可以被配置为生成包括变换后的设计信息的数据文件，诸如GDSII文件726，除了其他电路或信息之外，该数据文件还包括描述根据关于图2-4描述的金属层图案化技术的位单元100的信息。为了说明，数据文件可以包括与片上系统(SOC)相对应的信息，片上系统包括根据关于图2-4描述的金属层图案化技术的位单元100并且还包括在SOC内的附加的电子电路和部件。
GDSII文件726可以在制造工艺728处被接收，以根据GDSII文件726中的变换后的信息来制造根据关于图2-4描述的金属层图案化技术的位单元100。例如，设备制造工艺可以包括将GDSII文件726提供给掩模制造商730以创建一个或多个掩模，诸如用于与光刻工艺一起使用的掩模，其被示出为代表性掩模732。掩模732可以在制造工艺期间使用以生成一个或多个晶片733，其可以被测试并且分离成裸片，诸如代表性裸片736。裸片736包括如下电路，该电路具有包括根据关于图2-4描述的金属层图案化技术的位单元100的设备。
例如，制造工艺728可以包括处理器734和存储器735，以启动和/或控制制造工艺728。存储器735可以包括可执行指令，诸如计算机可读指令或处理器可读指令。可执行指令可以包括由诸如处理器734等计算机可执行的一个或多个指令。在特定实施例中，可执行指令可以引起计算机执行图5的方法500或其至少部分。
制造工艺728可以由完全自动化或部分自动化的制造系统来实现。例如，制造工艺728可以根据时间表被自动执行。制造系统可以包括用以执行一个或多个操作以形成半导体器件的制造设备(例如，处理工具)。例如，制造设备可以被配置为使用化学气相沉积(CVD)和/或物理气相沉积(PVD)来沉积一种或多种材料，使用单掩模或多掩模光刻-蚀刻工艺(例如，双掩模LELE)来对材料进行图案化，使用光刻-冷冻-光刻-蚀刻(LFLE)工艺来对材料进行图案化，使用自对准双重图案化(SADP)工艺来对材料进行图案化，外延生长一种或多种材料，共形沉积一种或多种材料，施加硬掩模，施加蚀刻掩模，执行蚀刻，执行平面化，形成虚设栅极堆叠，形成栅极堆叠，执行标准清洁1型等。在特定实施例中，制造工艺728对应于与小于14nm(例如，10nm、7nm等)的技术节点相关联的半导体制造工艺。用于制造器件(例如，包括根据关于图2-4描述的金属层图案化技术的位单元100)的特定工艺或工艺组合可以基于设计约束和可用材料/设备。因此，在特定实施例中，在设备的制造期间，可以使用与参考图1A-7所描述的不同的工艺。
作为说明性示例，在根据关于图2-4描述的金属层图案化技术的位单元100的Via1形成期间使用的双掩模LELE工艺可以包括使用第一光致抗蚀剂掩模在器件的第一层(例如，氮化物层)上形成第一图案并且蚀刻第一图案。然后可以使用第二掩模在器件上形成第二图案，并且可以将组合图案向下蚀刻到器件的第二下层(例如，氧化物层)。在组合图案中，第一图案和第二图案的特征(例如，线)可以被交织。因此，与第一图案和第二图案相比，组合图案可以具有较小的特征(例如，线)节距。
作为另一说明性示例，用于对根据关于图2-4描述的金属层图案化技术的位单元100的M1或M2层进行图案化的SADP工艺可以包括在器件上形成“虚设”图案。可以在虚设图案上方形成(例如，沉积)共形的电介质层，并且可以对其进行蚀刻。在蚀刻期间，可以去除除了与虚设图案的侧壁相邻的电介质材料的“间隔物”之外的所有电介质层。然后可以去除虚设图案(例如，不进行蚀刻)，以留下间隔物，其可以形成具有比虚设图案更高的特征(例如线)密度的图案。可以使用较高密度的间隔物图案来对M1或M2层进行图案化。
制造系统(例如，执行制造工艺728的自动化系统)可以具有分布式架构(例如，层级)。例如，制造系统可以包括一个或多个处理器(诸如处理器734)、一个或多个存储器(诸如存储器735)、和/或根据分布式架构分布的控制器。分布式架构可以包括控制或启动一个或多个低级系统的操作的高级处理器。例如，制造工艺728的高级部分可以包括一个或多个处理器，诸如处理器734，并且低级系统均可以包括一个或多个对应的控制器或者可以由一个或多个对应的控制器来控制。特定的低级系统的特定控制器可以从特定的高级系统接收一个或多个指令(例如，命令)，可以向从属模块或处理工具发出子命令，并且可以将状态数据传回给特定的高级系统。一个或多个低级系统中的每个可以与制造设备的一个或多个对应的工件(例如，处理工具)相关联。在特定实施例中，制造系统可以包括分布在制造系统中的多个处理器。例如，低级系统部件的控制器可以包括处理器，诸如处理器734。
备选地，处理器734可以是制造系统的高级系统、子系统或部件的一部分。在另一实施例中，处理器734包括在制造系统的各种级别和部件处的分布式处理。
被包括在存储器735中的可执行指令可以使得处理器734能够形成根据关于图2-4描述的金属层图案化技术的位单元100(或者启动其形成)。在特定实施例中，存储器735是存储计算机可执行指令的非暂态计算机可读介质，计算机可执行指令由处理器734可执行以引起处理器734启动根据图5的方法500的设备的形成。例如，计算机可执行指令可以是可执行的以使得处理器1034能够启动根据关于图2-4描述的金属层图案化技术的位单元100的形成。作为说明性示例，处理器734可以启动或控制图5的方法500的一个或多个步骤。
裸片736可以被提供给封装工艺738，其中裸片736被并入到代表性封装件740中。例如，封装件740可以包括单个裸片736或多个裸片，诸如系统级封装件(SiP)布置。封装件740可以被配置为符合一个或多个标准或规范，诸如联合电子设备工程委员会(JEDEC)标准。
关于封装件740的信息可以被分发到各种产品设计者，诸如经由存储在计算机746处的部件库。计算机746可以包括耦合到存储器750的处理器748，诸如一个或多个处理核心。印刷电路板(PCB)工具可以作为处理器可执行指令存储在存储器750处，以处理经由用户接口744从计算机746的用户接收的PCB设计信息742。PCB设计信息742可以包括在电路板上的封装的半导体器件的物理定位信息，封装的半导体器件对应于包括根据关于图2-4描述的金属层图案化技术的位单元100的封装件740。
计算机746可以被配置为转换PCB设计信息742，以生成数据文件，诸如GERBER文件752，其具有包括在电路板上的封装的半导体器件的物理定位信息的数据、以及诸如迹线和过孔等电连接的布局，其中封装的半导体器件对应于包括根据关于图2-4描述的金属层图案化技术的位单元100的封装件740。在其他实施例中，由变换后的PCB设计信息生成的数据文件可以具有不同于GERBER格式的格式。
GERBER文件752可以在电路板组装工艺754处被接收，并且用于创建根据存储在GERBER文件752内的设计信息制造的PCB，诸如代表性的PCB 756。例如，GERBER文件752可以被上传到一个或多个机器，以执行PCB生产工艺的各个步骤。PCB 756可以由包括封装件740的电子部件占据，以形成代表性的印刷电路组件(PCA)758。
PCA 758可以在产品制造工艺760处被接收并且被集成到一个或多个电子设备中，诸如第一代表性电子设备762和第二代表性电子设备764。例如，第一代表性电子设备762、第二代表性电子设备764或两者可以包括或对应于图6的电子设备600或其部件，诸如SRAM器件664。作为说明性的非限制性示例，第一代表性电子设备762、第二代表性电子设备764或两者可以包括通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、卫星电话、计算机、平板计算机、便携式计算机或台式计算机。替代地或另外地，第一代表性电子设备762、第二代表性电子设备764或两者可以包括机顶盒、娱乐单元、导航设备、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、视频播放器、数字视频播放器、数字视频盘(DVD)播放器、便携式数字视频播放器、存储或检索数据或计算机指令的任何其他设备、或者其组合，根据关于图2-4描述的金属层图案化技术的位单元100被集成在其中。作为另一示例性的非限制性示例，电子设备762和764中的一个或多个可以包括远程单元，诸如移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、使用全球定位系统(GPS)设备、导航设备、固定位置数据单元(诸如抄表设备)、或者存储或检索数据或计算机指令的任何其他设备、或者其任何组合。尽管图7示出了根据本公开的教导的远程单元，但是本公开不限于这些示出的单元。本公开的实施例可以适用于包括具有存储器和片上电路的有源集成电路的任何设备。
包括根据关于图1和图2描述的金属层图案化技术的位单元100的设备可以被制造、处理和并入到电子设备中，如说明性工艺700所描述的。关于图1-6公开的实施例的一个或多个方面可以被包括在各种处理阶段，诸如在库文件712、GDSII文件726(例如，具有GDSII格式的文件)和GERBER文件752(例如，具有GERBER格式的文件)中，以及存储在研究计算机706的存储器710、设计计算机714的存储器718、计算机746的存储器750、在各个阶段处(诸如在电路板组装工艺754处)使用的一个或多个其他计算机或处理器(未示出)的存储器，并且还被并入一个或多个其他物理实施例中，诸如掩模732、裸片736、封装件740，PCA758、其他产品(诸如原型电路或器件(未示出))、或其任何组合。虽然描绘了从物理设备设计到最终产品的各种代表性的生产阶段，但是在其他实施例中可以使用更少的阶段或者可以包括附加阶段。类似地，工艺700可以由单个实体或者由执行工艺700的各个阶段的一个或多个实体来执行。
尽管图1A-7中的一个或多个可以示出根据本公开的教导的系统、装置和/或方法，但是本公开不限于这些所示的系统、装置和/或方法。本公开的实施例可以适用于包括具有存储器、处理器和片上电路的集成电路的任何设备。
尽管图1A-7中的一个或多个可以示出根据本公开的教导的系统、装置和/或方法，但是本公开不限于这些所示的系统、装置和/或方法。本文中图示或描述的图1A-7中的任一图的一个或多个功能或部件可以与图1A-7中的另一图的一个或多个其他部分组合。因此，本文中描述的单个实施例不应当被解释为是限制性的，并且本公开的实施例可以适当地组合而没有脱离本公开内容的教导。
本领域技术人员将进一步了解，结合本文中公开的实施例描述的各种说明性逻辑块、配置、模块、电路和算法步骤可以实现为电子硬件、由处理器执行的计算机软件、或两者。上面已经在其功能方面一般性地描述了各种说明性的部件、块、配置、模块、电路和步骤。这样的功能被实现为硬件还是处理器可执行指令取决于施加在整个系统上的特定应用和设计约束。技术人员可以针对每个特定应用以不同的方式来实现所描述的功能，但是这样的实现决定不应当被解释为导致偏离本公开的范围。
结合本文中公开的实施例描述的方法或算法的步骤可以直接在硬件中、在由处理器执行的软件模块中、或者两者的组合中实施。软件模块可以驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可移除磁盘、光盘只读存储器(CD-ROM)、或本领域已知的任何其他形式的非状态存储介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息并且向存储介质中写入信息。在替代方案中，存储介质可以与处理器成一体。处理器和存储介质可以驻留在专用集成电路(ASIC)中。ASIC可以驻留在计算设备或用户终端中。在替代方案中，处理器和存储介质可以作为离散部件驻留在计算设备或用户终端中。
提供对公开的实施例的先前描述以使本领域技术人员能够制作或使用所公开的实施例。对这些实施例的各种修改对于本领域技术人员将是显而易见的，并且在不脱离本公开的范围的情况下，本文中定义的原理可以应用于其他实施例。因此，本公开不旨在限于本文中所示的实施例，而是应当符合与由所附权利要求限定的原理和新颖特征一致的最宽范围。

Claims (30)

1.一种装置，包括：
第一金属层，耦合到位单元并且具有与所述位单元中的多晶硅栅极的长度垂直的长度；
第三金属层，包括耦合到所述位单元的写入字线，所述第三金属层具有与所述多晶硅栅极的长度平行的长度；以及
在所述第一金属层与所述第三金属层之间的第二金属层，所述第二金属层包括耦合到所述位单元的两个读取字线，所述第二金属层具有与所述多晶硅栅极的长度平行的长度；
其中所述第一金属层和所述第二金属层具有相对较低的节距，并且所述第三金属层具有相对高的节距，所述写入字线的宽度相对较大，并且所述两个读取字线的宽度相对较窄。
2.根据权利要求1所述的装置，其中所述位单元是三端口位单元。
3.根据权利要求1所述的装置，其中所述位单元使用半导体制造工艺来制造，并且其中所述半导体制造工艺是亚14纳米(nm)工艺。
4.根据权利要求3所述的装置，其中所述半导体制造工艺包括10nm工艺。
5.根据权利要求3所述的装置，其中所述半导体制造工艺包括7nm工艺。
6.根据权利要求1所述的装置，其中所述第一金属层、所述第二金属层和所述第三金属层使用自对准双重图案化(SADP)工艺被图案化。
7.根据权利要求1所述的装置，还包括：
第一过孔，将所述第一金属层连接到所述第二金属层；以及
第二过孔，将所述第二金属层连接到所述第三金属层。
8.根据权利要求1所述的装置，其中所述第二金属层不包括弯曲。
9.一种方法，包括：
对在位单元处的第一金属层进行图案化，所述第一金属层具有与所述位单元中的多晶硅栅极的长度垂直的长度；
对第三金属层进行图案化，所述第三金属层包括耦合到所述位单元的写入字线，所述第三金属层具有与所述多晶硅栅极的长度平行的长度；以及
对在所述第一金属层与所述第三金属层之间的第二金属层进行图案化，所述第二金属层包括耦合到所述位单元的两个读取字线，所述第二金属层具有与所述多晶硅栅极的长度平行的长度；
其中所述第一金属层和所述第二金属层具有相对较低的节距，并且所述第三金属层具有相对高的节距，所述写入字线的宽度相对较大，并且所述第二金属层的所述两个读取字线的宽度相对较窄。
10.根据权利要求9所述的方法，其中所述位单元是三端口位单元。
11.根据权利要求9所述的方法，其中所述位单元使用半导体制造工艺来制造，并且其中所述半导体制造工艺是亚14纳米(nm)工艺。
12.根据权利要求11所述的方法，其中所述半导体制造工艺包括10nm工艺。
13.根据权利要求11所述的方法，其中所述半导体制造工艺包括7nm工艺。
14.根据权利要求9所述的方法，其中所述第一金属层、所述第二金属层和所述第三金属层使用自对准双重图案化(SADP)工艺被图案化。
15.根据权利要求9所述的方法，还包括：
形成第一过孔，所述第一过孔将所述第一金属层连接到所述第二金属层；以及
形成第二过孔，所述第二过孔将所述第二金属层连接到所述第三金属层。
16.根据权利要求9所述的方法，其中所述第二金属层不包括弯曲。
17.一种非暂态计算机可读介质，包括在由处理器执行时引起所述处理器进行以下操作的指令：
启动对在位单元处的第一金属层的图案化，所述第一金属层具有与所述位单元中的多晶硅栅极的长度垂直的长度；
启动对第三金属层的图案化，所述第三金属层包括耦合到所述位单元的写入字线，所述第三金属层具有与所述多晶硅栅极的长度平行的长度；以及
启动对在所述第一金属层与所述第三金属层之间的第二金属层的图案化，所述第二金属层包括耦合到所述位单元的两个读取字线，所述第二金属层具有与所述多晶硅栅极的长度平行的长度；
其中所述第一金属层和所述第二金属层具有相对较低的节距，并且所述第三金属层具有相对高的节距，所述写入字线的宽度相对较大，并且所述第二金属层的所述两个读取字线的宽度相对较窄。
18.根据权利要求17所述的非暂态计算机可读介质，其中所述位单元是三端口位单元。
19.根据权利要求17所述的非暂态计算机可读介质，其中所述位单元使用半导体制造工艺来制造，并且其中所述半导体制造工艺是亚14纳米(nm)工艺。
20.根据权利要求19所述的非暂态计算机可读介质，其中所述半导体制造工艺包括10nm工艺。
21.根据权利要求19所述的非暂态计算机可读介质，其中所述半导体制造工艺包括7nm工艺。
22.根据权利要求17所述的非暂态计算机可读介质，其中所述第一金属层、所述第二金属层和所述第三金属层使用自对准双重图案化(SADP)工艺被图案化。
23.根据权利要求17所述的非暂态计算机可读介质，还包括在由所述处理器执行时引起所述处理器进行以下操作的指令：
形成第一过孔，所述第一过孔将所述第一金属层连接到所述第二金属层；以及
形成第二过孔，所述第二过孔将所述第二金属层连接到所述第三金属层。
24.根据权利要求17所述的非暂态计算机可读介质，其中所述第二金属层不包括弯曲。
25.根据权利要求17所述的非暂态计算机可读介质，其中所述位单元被包括在静态随机存取存储器(SRAM)器件中。
26.一种装置，包括：
耦合到位单元的用于路由电流的第一装置，所述第一装置具有与所述位单元中的多晶硅栅极的长度垂直的长度；
用于路由电流的第三装置，所述用于路由电流的第三装置包括耦合到所述位单元的写入字线，所述第三装置具有与所述多晶硅栅极的长度平行的长度；以及
在所述用于路由电流的第一装置与所述用于路由电流的第三装置之间的用于路由电流的第二装置，所述用于路由电流的第二装置包括耦合到所述位单元的两个读取字线，所述第二装置具有与所述多晶硅栅极的长度平行的长度；
其中所述第一装置和所述第二装置具有相对较低的节距，并且所述第三装置具有相对高的节距，所述写入字线的宽度相对较大，并且所述两个读取字线的宽度相对较窄。
27.根据权利要求26所述的装置，其中所述位单元是三端口位单元。
28.根据权利要求26所述的装置，其中所述用于路由电流的第一装置、所述用于路由电流的第二装置和所述用于路由电流的第三装置使用自对准双重图案化(SADP)工艺被图案化。
29.根据权利要求26所述的装置，其中所述位单元使用半导体制造工艺来制造，并且其中所述半导体制造工艺是亚14纳米(nm)工艺。
30.根据权利要求29所述的装置，其中所述半导体制造工艺包括10nm工艺或7nm工艺。
CN201580075694.8A 2015-02-12 2015-11-25 用于三端口位单元的金属层 Active CN107210295B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/620,480 2015-02-12
US14/620,480 US9524972B2 (en) 2015-02-12 2015-02-12 Metal layers for a three-port bit cell
PCT/US2015/062644 WO2016130194A1 (en) 2015-02-12 2015-11-25 Metal layers for a three-port bit cell

Publications (2)

Publication Number Publication Date
CN107210295A CN107210295A (zh) 2017-09-26
CN107210295B true CN107210295B (zh) 2020-11-20

Family

ID=54834961

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580075694.8A Active CN107210295B (zh) 2015-02-12 2015-11-25 用于三端口位单元的金属层

Country Status (9)

Country Link
US (3) US9524972B2 (zh)
EP (1) EP3257080B1 (zh)
JP (1) JP6884103B2 (zh)
KR (2) KR102504733B1 (zh)
CN (1) CN107210295B (zh)
BR (1) BR112017017345B1 (zh)
HK (1) HK1244354A1 (zh)
SG (1) SG11201705246UA (zh)
WO (1) WO2016130194A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9524972B2 (en) * 2015-02-12 2016-12-20 Qualcomm Incorporated Metal layers for a three-port bit cell
US9793211B2 (en) 2015-10-20 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual power structure with connection pins
US10740531B2 (en) 2016-11-29 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit
US10043703B2 (en) * 2016-12-15 2018-08-07 Globalfoundries Inc. Apparatus and method for forming interconnection lines having variable pitch and variable widths
US10002786B1 (en) 2016-12-15 2018-06-19 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned variable length continuity cuts
US9887127B1 (en) 2016-12-15 2018-02-06 Globalfoundries Inc. Interconnection lines having variable widths and partially self-aligned continuity cuts
US9978682B1 (en) * 2017-04-13 2018-05-22 Qualcomm Incorporated Complementary metal oxide semiconductor (CMOS) standard cell circuits employing metal lines in a first metal layer used for routing, and related methods
CN112216323A (zh) 2017-09-04 2021-01-12 华为技术有限公司 一种存储单元和静态随机存储器
US10410714B2 (en) * 2017-09-20 2019-09-10 Qualcomm Incorporated Multi-level cell (MLC) static random access memory (SRAM) (MLC SRAM) cells configured to perform multiplication operations
CN111554336A (zh) * 2019-02-12 2020-08-18 联华电子股份有限公司 静态随机存取存储器单元
US11302388B2 (en) 2020-08-25 2022-04-12 Qualcomm Incorporated Decoding for pseudo-triple-port SRAM
US11398274B2 (en) 2020-08-25 2022-07-26 Qualcomm Incorporated Pseudo-triple-port SRAM
US11361817B2 (en) 2020-08-25 2022-06-14 Qualcomm Incorporated Pseudo-triple-port SRAM bitcell architecture
US11910587B2 (en) * 2021-02-26 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having SRAM memory cells and method for forming a SRAM memory cell structure
US11955169B2 (en) * 2021-03-23 2024-04-09 Qualcomm Incorporated High-speed multi-port memory supporting collision

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5317537A (en) * 1991-05-28 1994-05-31 Hitachi, Ltd. Multi-port memory device having precharged bit lines
CN1681126A (zh) * 2004-04-05 2005-10-12 台湾积体电路制造股份有限公司 静态随机存取存储器元件
CN101266981A (zh) * 2006-12-12 2008-09-17 株式会社瑞萨科技 半导体存储装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4885365B2 (ja) * 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置
JP4171201B2 (ja) 2001-10-23 2008-10-22 松下電器産業株式会社 半導体記憶装置
KR100526884B1 (ko) * 2003-08-25 2005-11-09 삼성전자주식회사 듀얼 포트 에스램의 레이아웃 구조 및 그에 따른 형성방법
JP2005175415A (ja) 2003-12-05 2005-06-30 Taiwan Semiconductor Manufacturing Co Ltd 集積回路デバイスとその製造方法
JP2006310467A (ja) * 2005-04-27 2006-11-09 Renesas Technology Corp 半導体記憶装置
US7324382B2 (en) * 2006-05-31 2008-01-29 Grace Semiconductor Manufacturing Corporation Current-mode sensing structure used in high-density multiple-port register in logic processing and method for the same
US7525868B2 (en) * 2006-11-29 2009-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-port SRAM device
US20080291767A1 (en) * 2007-05-21 2008-11-27 International Business Machines Corporation Multiple wafer level multiple port register file cell
JP2009043304A (ja) * 2007-08-06 2009-02-26 Renesas Technology Corp 半導体装置
JP2009238332A (ja) * 2008-03-27 2009-10-15 Renesas Technology Corp 半導体記憶装置
JP2009260083A (ja) * 2008-04-17 2009-11-05 Renesas Technology Corp 半導体記憶装置
JP5231924B2 (ja) * 2008-10-03 2013-07-10 株式会社東芝 半導体記憶装置
US8675397B2 (en) * 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM
JP5503480B2 (ja) * 2010-09-29 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置
JP5165040B2 (ja) 2010-10-15 2013-03-21 ルネサスエレクトロニクス株式会社 半導体集積回路
CN102385908A (zh) 2011-09-06 2012-03-21 复旦大学 一种多端口寄存器堆存储单元及其布局布线方法
US20130083591A1 (en) 2011-09-29 2013-04-04 John J. Wuu Alternating Wordline Connection in 8T Cells for Improving Resiliency to Multi-Bit SER Upsets
US8437166B1 (en) * 2011-11-16 2013-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Word line driver cell layout for SRAM and other semiconductor devices
US9831345B2 (en) * 2013-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with rounded source/drain profile
US9026973B2 (en) * 2013-03-14 2015-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for arbitrary metal spacing for self-aligned double patterning
US9515076B2 (en) * 2013-08-06 2016-12-06 Renesas Electronics Corporation Semiconductor integrated circuit device
US9281311B2 (en) * 2013-09-19 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell array including a write-assist circuit and embedded coupling capacitor and method of forming same
US9202557B2 (en) * 2013-09-23 2015-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional two-port bit cell
US8929130B1 (en) * 2013-11-12 2015-01-06 Taiwan Semiconductor Manufacturing Company Limited Two-port SRAM cell structure
US9208854B2 (en) * 2013-12-06 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional dual-port bit cell and method of assembling same
US9312185B2 (en) * 2014-05-06 2016-04-12 International Business Machines Corporation Formation of metal resistor and e-fuse
US9412742B2 (en) * 2014-06-10 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Layout design for manufacturing a memory cell
US9536596B2 (en) * 2014-08-26 2017-01-03 Qualcomm Incorporated Three-port bit cell having increased width
US9455026B2 (en) * 2014-11-18 2016-09-27 Qualcomm Incorporated Shared global read and write word lines
US9876017B2 (en) * 2014-12-03 2018-01-23 Qualcomm Incorporated Static random access memory (SRAM) bit cells with wordline landing pads split across boundary edges of the SRAM bit cells
US9368443B1 (en) * 2015-01-20 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory metal scheme
US9524972B2 (en) 2015-02-12 2016-12-20 Qualcomm Incorporated Metal layers for a three-port bit cell

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5317537A (en) * 1991-05-28 1994-05-31 Hitachi, Ltd. Multi-port memory device having precharged bit lines
CN1681126A (zh) * 2004-04-05 2005-10-12 台湾积体电路制造股份有限公司 静态随机存取存储器元件
CN101266981A (zh) * 2006-12-12 2008-09-17 株式会社瑞萨科技 半导体存储装置

Also Published As

Publication number Publication date
SG11201705246UA (en) 2017-09-28
US20190035796A1 (en) 2019-01-31
US9524972B2 (en) 2016-12-20
BR112017017345B1 (pt) 2022-12-06
US10141317B2 (en) 2018-11-27
US20160240539A1 (en) 2016-08-18
JP2018508991A (ja) 2018-03-29
JP6884103B2 (ja) 2021-06-09
EP3257080B1 (en) 2023-08-02
CN107210295A (zh) 2017-09-26
BR112017017345A2 (pt) 2018-04-10
HK1244354A1 (zh) 2018-08-03
WO2016130194A1 (en) 2016-08-18
KR20220076545A (ko) 2022-06-08
KR102504733B1 (ko) 2023-02-27
US20170062439A1 (en) 2017-03-02
KR20170116021A (ko) 2017-10-18
EP3257080A1 (en) 2017-12-20
EP3257080C0 (en) 2023-08-02

Similar Documents

Publication Publication Date Title
CN107210295B (zh) 用于三端口位单元的金属层
US9536596B2 (en) Three-port bit cell having increased width
US9455026B2 (en) Shared global read and write word lines
CN107810451B (zh) 包括鳍式场效应晶体管的可调谐存储器单元的结构和方法
US9859210B2 (en) Integrated circuits having reduced dimensions between components
CN107771348B (zh) 具有共享位线的位单元
CN107004680B (zh) 具有捆扎式触点的FinFET SRAM
US9653399B2 (en) Middle-of-line integration methods and semiconductor devices
US20170062526A1 (en) Resistive random access memory device with resistance-based storage element and method of fabricating same
US20160233159A1 (en) Integrated circuit device including multiple via connectors and a metal structure having a ladder shape
CN109155286B (zh) 异构单元阵列
US9379014B1 (en) Static random-access memory (SRAM) array

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1244354

Country of ref document: HK

GR01 Patent grant
GR01 Patent grant