KR20130016363A - 신호 처리 시스템 - Google Patents

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KR20130016363A
KR20130016363A KR1020127032005A KR20127032005A KR20130016363A KR 20130016363 A KR20130016363 A KR 20130016363A KR 1020127032005 A KR1020127032005 A KR 1020127032005A KR 20127032005 A KR20127032005 A KR 20127032005A KR 20130016363 A KR20130016363 A KR 20130016363A
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고이치 시미즈
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미쓰비시덴키 가부시키가이샤
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Abstract

PUF(Physical Uncloneable Function) 회로의 신호 경로(350)를 각 디바이스(301)에 구성하고, 각 디바이스(301)의 신호 경로(350)를 접속 경로(360)로 접속하여 유통 경로로 하고, 유통 경로의 종단에 아비터(303)를 접속하고, 디바이스 1로부터 디바이스 3을 향해 신호를 유통 경로에서 유통시키고, 아비터(303)가 유통 경로를 흐른 신호를 감시하고, 감시 결과에 근거하여, 유통 경로의 고유의 특성을 반영하는 출력 신호를 생성하고, 출력 신호를 검증하는 것에 의해 복수 디바이스의 조합에서의 동일성의 인증이 가능해진다.

Description

신호 처리 시스템{SIGNAL PROCESSING SYSTEM}
본 발명은 인증이나 암호화 등의 시큐리티 장치에 관한 것으로, 인증에서 필요로 되는 디바이스 고유의 식별자나, 암호화에서 필요로 되는 비밀키 등을 생성하는 것을 목적으로 한 장치에 관한 것이다.
ASIC(Application Specific Integrated Circuit)나 FPGA(Field Programmable Gate Array) 등의 반도체 디바이스에서, 동일 종류의 디바이스 상에 동일한 회로를 실장하더라도, 게이트 지연 등의 디바이스 특성이 디바이스마다 다른 것에 의해서, 디바이스마다 다른 출력이 얻어지는 현상이 존재한다.
이러한 현상을 낳는 회로 혹은 그 기술은 Physical Unclonable Function이나 Physical Uncloning 기술 등이라고 불리며, 인증이나 암호화라고 하는 용도로의 응용이 기대되고 있다.
또, 본 명세서에서는, Physical Unclonable Function나 Physical Uncloning 기술을 PUF라고 호칭한다.
또한, PUF를 이용한 회로를 PUF 회로라고 호칭한다.
PUF에서는, 디바이스마다 다른 출력을 디바이스의 고유 정보라고 보고, 그것을 디바이스의 인증자로서 혹은, 디바이스마다의 암호화키로서 이용한다고 하는 응용이 생각되고 있다.
PUF는, 비동작시에는 디바이스의 고유 정보가 비휘발성의 기억 영역에 존재하지 않는다고 하는 이점이 있으며, 탬퍼링 대책으로서 기대된다.
디바이스의 고유 정보는 통상 시큐리티 장치에 부속되는 비휘발성의 기억 영역에 유지되지만, 기억 장치를 직접 해석하는 것에 의해서 내부의 비밀 정보(디바이스의 고유 정보)를 얻는다고 하는 탬퍼링으로 불리는 공격이 존재한다.
그 때문에, PUF를 이용하지 않는 디바이스에서는, 기억 장치를 금속 등의 케이스로 덮어, 그 개봉 여부를 광이나 물리 스위치 등의 센서로 검출한다고 하는 탬퍼 내성 기구가 대책으로서 필요로 되지만, PUF의 사용에 의해서, 상기와 같은 탬퍼 내성 기구가 불필요하게 되는 것을 기대할 수 있다.
PUF의 대표예로서, 비특허문헌 1이나 특허문헌 1에 명시된 기술이 있다.
비특허문헌 1이나 특허문헌 1에 명시된 기술은 디바이스 특성인 게이트 지연의 편차를 이용한 기술이다.
비특허문헌 1은 2개의 패스를 통과하는 신호의 지연차에 근거하는 것이다.
1개의 입력 신호가 2개의 패스로 나누어진 후, 어느 패스를 통과하는 신호가 빨리 최종 지점에 도달하는지를 아비터(arbiter)에 의해서 판정하여 비트 정보로 변환한다.
여기서, 2개의 패스는 레이아웃상, 동일한 길이로 할 필요가 있다.
레이아웃상은 동일한 길이이지만, 실제의 디바이스 상에 실장했을 때에는 길이에 편차가 생기는 것에 의해 PUF로서 기능한다.
만약 레이아웃 길이에 차이가 있다면, 그 차이가 지배적으로 되어, 디바이스마다의 편차에 관계없이 항상 결과가 동일하게 될 가능성이 있다.
비특허문헌 1의 기술의 구성예를 도 7에 나타낸다.
비트 생성기(100)(PUF 회로)는 지연 발생 회로(101) 및 아비터(105)로 구성된다.
지연 발생 회로(101)로부터 아비터(105)로는 2개의 패스가 포함되는 신호 경로가 배치되어 있다.
지연 발생 회로(101)로부터의 2개의 신호(104) 중 어느 쪽이 빨리 아비터(105)에 도달하는지가 비트 정보로 변환되어 출력 신호(106)로서 출력된다.
지연 발생 회로(101) 내의 2개의 패스에는, 그 도중에 경로가 교차하는 교차기(102)가 존재한다.
교차기(102)에서 신호를 곧바로 통과시킬지, 교차시켜 통과시킬지는 선택 신호(103)에 의해서 제어되어 있다.
도 9는 모든 교차기(102)에서 패스를 교차시키지 않고 2개의 패스가 각각 직선으로 되어 있는 신호 경로를 나타내고, 도 10은 모든 교차기(102)에서 패스를 교차시켜 2개의 패스가 각각 지그재그로 되어 있는 신호 경로를 나타내고 있다.
도 9의 예에서도 도 10의 예에서도, 신호 경로에는 반드시 2개의 패스(패스(110a)와 패스(110b))가 존재하고, 각 패스의 레이아웃 길이는 동일하다.
교차기(102)의 수를 N이라고 하면, 이것에 의해 2의 N승가지의 패스의 패턴이 생긴다.
즉, 2의 N승가지의 입출력 페어(input/output pairs)가 실현된다.
특허문헌 1에서는, 링 오실레이터, 즉, 신호의 음의 루프백에 의해 클럭이 발진하는 회로를 이용한 방식이 개시되어 있다.
동일 설계의 링 오실레이터이더라도, 실제의 디바이스상에서는 발진하는 클럭 주파수에 편차가 생기기 때문에, 특허문헌 1에서는, 동일 설계의 2개의 링 오실레이터의 클럭 주파수의 고저(高低)를 비교하여 비트로 변환하는 방식이다.
특허문헌 1의 기술의 구성예를 도 8에 나타낸다.
비트 생성기(200)(PUF 회로)는 링 오실레이터 그룹(201), 선택 회로(204), 주파수 비교 회로(207)에 의해서 구성된다.
링 오실레이터 그룹(201)은 N개의 링 오실레이터(202)로 구성되고, 이들에서 생성된 N개의 클럭은 신호선(203)으로부터 출력된다.
이 N개의 클럭으로부터, 선택 회로(204)에 의해서 2개의 클럭이 선택된다.
비트 생성기(200)로의 입력 신호(205)가 그 선택 신호로 되어 있고, 선택된 2개의 클럭은 신호선(206)에 의해 주파수 비교 회로(207)에 입력되어, 주파수 비교 회로(207)에서 2개의 클럭의 주파수의 고저가 비교된다.
주파수의 비교 결과에 의해 비트가 생성되어, 비트 생성기(200)의 출력 신호(208)로 된다.
N개의 클럭으로부터 2개를 선택하는 조합에 의해, N(N-1)/2가지의 입출력 페어가 실현된다.
또한, 특허문헌 1의 방식은, 링 오실레이터를 하드 매크로화(hard macros)함으로써 동일 설계의 링 오실레이터를 용이하게 복수개 생성할 수 있기 때문에, 비특허문헌 1과 비교하여 레이아웃 제약이 적은 점이 이점이다.
PUF에 기대되는 응용의 하나로서 모방품 대책을 들 수 있다.
저렴한 모방품에 의해서 본래의 매상이 저하되거나, 투박한 모방품이 순정품으로서 유통됨으로써 브랜드 이미지가 저하하거나 하는 모방품 문제가 존재한다.
예를 들어, 동일한 하드웨어 구성이고, LSI(Large Scale Integration)에 탑재하는 회로나 펌웨어가 상이한 것에 의해서 그레이드 분류된 제품 패밀리에 대해, 높은 그레이드품에 대응하는 회로나 펌웨어 정보를 해석, 입수하여, 저렴한 낮은 그레이드품의 LSI에 기입함으로써 높은 그레이드품을 모방한다고 하는 수법이 존재한다.
PUF의 특성을 이용하는 것에 의해서, 그러한 모방품을 동작시키지 않게 하는 것이 가능해진다.
특허문헌 1: 일본 특허 공표 제2009-524998호 공보
비특허문헌 1: J. W. Lee외 「A Technique to Build a Secret Key in Integrated Circuits for Identification and Authentication Applications」 Proc. of the IEEE VLSI Circuits Symposium, pp. 176-179, 2004.
모방품 대책에서는, 반도체 디바이스 등의 디바이스 단위마다의 인증보다, 복수의 디바이스로 구성되는 장치(모방의 대상으로 되는 장치) 전체에서의 디바이스의 구성의 올바름을 인증할 필요가 있고, 장치 전체의 디바이스 구성에 의해서 출력이 정해지는 인증자가 필요하게 된다.
특허문헌 1이나 비특허문헌 1과 같은 종래 수법은, 단일의 디바이스 상에 PUF 회로를 실장하는 것을 상정한 구성이며, PUF의 출력이 디바이스의 개체마다 다른 것에 의해서 개개의 디바이스를 식별하는 것을 목적으로 하고 있는, 즉, 디바이스 단위의 인증에만 대응하고 있다.
그 때문에, 특허문헌 1이나 비특허문헌 1과 같은 디바이스 단위 상에 구성된 PUF 회로를 그대로 모방품 대책에 응용하면, 장치에 탑재되어 있는 복수의 디바이스의 정당성을 인증하려면, 디바이스마다 정당한지 여부의 인증이 필요하고, 이 때문에 장치 전체에서는 복수회의 인증 처리를 실행할 필요가 있다.
이것으로부터, 장치를 구성하는 디바이스의 점수(點數)의 증가에 따라 인증 처리가 증가한다고 하는 과제가 있다.
또한, 디바이스마다의 인증 처리를 행하는 경우, 인증 기능을 디바이스마다 개별적으로 실장할 필요가 있어, 장치에 탑재되는 디바이스 점수의 증가에 따라, 회로 규모나 코드량이 증가한다고 하는 과제가 있다.
본 발명은, 상기와 같은 과제를 해결하는 것을 주된 목적으로 하고 있으며, 복수 디바이스에 대한 인증 처리를 적은 회수로 실현함과 아울러, 복수 디바이스의 인증에 필요한 회로 규모나 코드량을 억제하는 것을 주된 목적으로 한다.
본 발명에 따른 신호 처리 시스템은, 복수의 디바이스가 순서지어 배치되는 신호 처리 시스템으로서, 신호가 흐르는 신호 경로와, 상기 신호 경로를 종단하여 상기 신호 경로를 흐른 신호를 감시하는 출력 신호 생성 회로가 포함되고, 상기 신호 경로를 흐른 신호에 대한 감시 결과에 근거하여 상기 신호 경로에 고유의 특성을 반영하는 출력 신호가 상기 출력 신호 생성 회로에 의해 생성되는 PUF(Physical Uncloneable Function) 회로의 신호 경로가 상기 복수의 디바이스의 각각에 구성되고, 각 디바이스의 신호 경로는, 접속 경로를 거쳐서, 다음 순서의 디바이스의 신호 경로와 접속되고, 상기 복수의 디바이스에서의 신호 경로 및 디바이스간의 접속 경로에 의해 유통 경로가 구성되고, 상기 PUF 회로의 출력 신호 생성 회로가, 상기 복수의 디바이스 중 최후 순서의 디바이스에 배치되어 상기 유통 경로를 종단하고, 소정의 신호가 디바이스의 순서에 따라 상기 유통 경로를 흐르고, 최후 순서의 디바이스의 상기 출력 신호 생성 회로에 입력되고, 최후 순서의 디바이스의 상기 출력 신호 생성 회로가, 입력한 신호를 감시하고, 감시 결과에 근거하여, 상기 유통 경로에 고유의 특성을 반영하는 출력 신호를 생성하는 것을 특징으로 한다.
본 발명에 의하면, PUF 회로의 신호 경로가 각 디바이스에 구성되고, 또한, 각 디바이스의 신호 경로가 접속 경로에 의해 접속되어 유통 경로가 구성되고, 신호가 디바이스의 순서에 따라 유통 경로를 흐르고, 출력 신호 생성 회로가, 유통 경로에 고유의 특성을 반영하는 출력 신호를 생성한다.
당해 출력 신호는, 복수의 디바이스에 걸쳐 배치되어 있는 유통 경로에 고유의 특성을 반영하기 때문에, 당해 출력 신호를 검증함으로써 복수 디바이스의 조합에서의 동일성의 인증이 가능하고, 복수 디바이스에 대한 인증 처리를 적은 회수로 실현될 수 있고, 또한, 복수 디바이스의 인증에 필요한 회로 규모나 코드량을 억제할 수 있다.
도 1은 실시 형태 1에 따른 비트 생성기의 구성예를 나타내는 도면.
도 2는 실시 형태 1에 따른 비트 생성기의 구성요소와 종래 기술의 구성요소의 관계를 설명하는 도면.
도 3은 실시 형태 2에 따른 비트 생성기의 구성예를 나타내는 도면.
도 4는 실시 형태 2에 따른 비트 생성기의 구성요소와 종래 기술의 구성요소의 관계를 설명하는 도면.
도 5는 실시 형태 3에 따른 비트 생성기의 구성예를 나타내는 도면.
도 6은 실시 형태 4에 따른 비트 생성기의 구성예를 나타내는 도면.
도 7은 종래기술을 설명하는 도면.
도 8은 종래기술을 설명하는 도면.
도 9는 종래기술을 설명하는 도면.
도 10은 종래기술을 설명하는 도면.
우선, 이하의 실시 형태 1~4에 나타내는 비트 생성기(신호 처리 시스템)의 개요를 설명한다.
실시 형태 1~4에 나타내는 비트 생성기에서는, 기존의 PUF 회로를 복수의 부분 회로로 분할하고, 그들을 복수의 반도체 디바이스 상에 배치하고 있다.
디바이스 특성에 따라 동작이 변화하는 회로(특성 회로라고 호칭함)에 대해 분할을 행하고, 분할 후의 부분 회로를 복수의 반도체 디바이스에 배치함으로써, 이들 모든 디바이스의 특성에 의해서 비트값이 결정되는 PUF 회로를 구성한다.
이렇게 함으로써, 복수 디바이스의 조합 전체에 의해서 PUF 출력을 생성하고, 비록 하나라도 디바이스를 변경하면, 디바이스의 변경이 전체적으로의 출력에 영향을 주어, 디바이스의 변경을 검출할 수 있다.
또한, 게다가 반도체 디바이스가 탑재되는 기판에서, 그 기판의 배선을 PUF 회로의 일부로서 이용하는 것에 의해, 기판의 특성도 포함하여 비트값이 결정되는 PUF 회로를 구성한다.
이하의 실시 형태 1~4에서는, 분할의 개수를 3으로 하는 예를 설명하지만, 분할의 개수는 임의이다.
또한, 기존의 회로를 분할한다고 하는 형태로 설명하지만, 실제의 회로 설계시에는, 기존의 회로의 존재를 가정하지 않고, 전체적으로 소망한 입력 비트수를 갖는 비트 생성기로 되도록, 개개의 반도체 디바이스에 부분적인 특성 회로를 실장하는 것이 가능하다.
(실시 형태 1)
도 1은 본 실시 형태에 따른 비트 생성기(300)(신호 처리 시스템)의 구성예를 나타낸다.
도 1에 나타내는 비트 생성기(300)는 비특허문헌 1의 회로를 3개의 반도체 디바이스(간단히 디바이스라고도 부름)로 분할 실장한 것이다.
비특허문헌 1에서는, 2개의 패스로 이루어지는 지연 발생 회로가 특성 회로에 해당한다.
도 1에서는, 도 7의 지연 발생 회로(101)에서의 교차기(102)를 3개의 반도체 디바이스(301a, 301b, 301c)로 분산시키고, 3개의 반도체 디바이스(301a, 301b, 301c) 전체의 특성에 의해서 2개의 패스의 지연이 결정되도록 되어 있다.
2개의 패스를 통과한 신호는 아비터(303)에 의해서 도착 전후가 판정되고, 판정 결과가 비트로 변환되어 출력 신호(304)로서 출력된다.
아비터(303)는 출력 신호 생성 회로의 예이다.
도 1의 일점 쇄선으로 둘러싸인 범위(350a, 350b, 350c)는 3개의 반도체 디바이스(301a, 301b, 301c)의 각각에서 구성되는 신호 경로이며, 각 신호 경로(350a, 350b, 350c)에는 복수의 교차기(302)가 포함된다.
각 교차기(302)는 도 7의 교차기(102)와 동등하다.
디바이스간에는, 접속 경로(360a, 360b)가 배치되어 있다.
디바이스간의 접속 경로(360a, 360b)는 각 디바이스가 배치되어 있는 기판 상의 배선이다.
각 신호 경로(350a, 350b, 350c)는, 접속 경로(360a, 360b)를 거쳐서 접속되어 있고, 이 때문에, 신호 경로(350a), 접속 경로(360a), 신호 경로(350b), 접속 경로(360b), 신호 경로(350c)가 도중에 절단되는 일없이 구성되어 있다.
신호 경로(350a), 접속 경로(360a), 신호 경로(350b), 접속 경로(360b), 신호 경로(350c)로 구성되고, 아비터(303)에서 종단되는 경로를 유통 경로라고 부른다.
또한, 유통 경로에서는, 도 7에 나타내는 2개의 패스(도 9, 도 10에서 예시한 패스(110a)와 패스(110b))가 구성되어 있다.
도 2는 도 7의 비트 생성기(100)를 나타내고 있지만, 도 1의 비트 생성기(300)와의 관계를 명확하게 하기 위한 설명을 부가하고 있다.
도 2의 비트 생성기(100)에는, 지연 발생 회로(101)에서 2개의 패스가 포함되는 신호 경로(150)가 존재한다.
신호 경로(150)의 각 패스는, 전술한 바와 같이, 각각의 패스 길이가 동일하게 되도록 설정되어 있지만, 디바이스로의 실장에 있어서 미차(微差)가 생기고 있다.
그리고, 비트 생성기(100)에는, 신호 경로(150)을 종단하는 아비터(105)(출력 신호 생성 회로)가 배치되어 있다.
아비터(105)는, 전술한 바와 같이, 각 패스를 흐른 신호의 아비터(105)로의 도달 타이밍을 감시하고, 패스마다의 신호의 도달 타이밍의 차이에 근거하여 패스간의 패스 길이차의 특성을 반영하는 출력 신호(106)를 생성한다.
또, 도 2의 비트 생성기(100)는, 도 1의 비트 생성기(300)와 달리, PUF 회로가 1개의 디바이스 상에 배치되어 있는 구성이다.
도 1의 비트 생성기(300)에서는, 도 2의 신호 경로(150)가 복수의 반도체 디바이스(301a, 301b, 301c) 상에 신호 경로(350a, 350b, 350c)로서 구성되어 있다.
또한, 도 1의 구성에서는, 신호 경로(350a), 접속 경로(360a), 신호 경로(350b), 접속 경로(360b), 신호 경로(350c)로 구성되는 유통 경로의 2개의 패스는, 각각의 패스 길이가 동일하게 되도록 설정되어 있지만, 실장에 있어 미차가 생기고 있다.
그리고, 유통 경로에서의 각 패스를 신호가 흐르고, 각 디바이스를 경유하여 반도체 디바이스(301c)의 아비터(303)에 입력된다.
그리고, 아비터(303)는, 각 패스를 흐른 신호의 도달 타이밍을 감시하고, 패스마다의 신호의 도달 타이밍의 차이에 근거하여, 유통 경로에서의 패스간의 패스 길이차의 특성을 반영하는 출력 신호(304)를 생성한다.
또, 도 1에서는, 아비터(303)를 디바이스 3(301c)에 배치하고 있지만, 다른 디바이스에 배치하더라도 좋다.
즉, 도 1의 구성예에서는, 디바이스 1, 디바이스 2, 디바이스 3의 차례로 신호가 유통되기 때문에, 3개의 디바이스는 디바이스 1, 디바이스 2, 디바이스 3의 순서로 순서지어져 있고, 최후 순서인 디바이스 3에 아비터(303)가 배치되어 있다.
그러나, 예를 들면, 디바이스 1, 디바이스 2, 디바이스 3, 디바이스 2의 순서로 신호가 유통되는 경우에는, 최후 순서에 상당하는 디바이스 2에 아비터(303)를 배치한다.
본 실시 형태에서는, 지연 발생 경로를 3개의 디바이스로 분산하여 배치한 것에 의해, 3개의 디바이스 중 1개라도 다른 디바이스로 변경하면 전체적으로의 특성이 변화되어, 비트 생성기(300)로부터의 출력이 변화된다.
이것에 의해 디바이스 단위뿐만 아니라, 디바이스의 조합에서의 동일성의 인증이 가능해진다.
또한, 본 실시 형태에서는, 3개의 디바이스의 조합 전체적으로 비트를 생성·출력하고 있다.
3개의 디바이스의 각각에 PUF 회로를 탑재하고, 디바이스마다 PUF 회로로부터 비트를 출력하는 경우에는, 3개의 디바이스의 동일성을 확인하기 위해서는, 디바이스마다의 인증이 필요하기 때문에, 3회의 인증 처리가 필요하다.
이에 반하여, 본 실시 형태에 따른 비트 생성 회로에서는, 3개의 디바이스에 대해 1회의 인증을 행하면 되고, 또한 회로 규모도 작게 된다.
이러한 효과에 의해, 본 실시 형태에 따른 비트 생성 회로에서는, 모조품 대책을 저비용으로 실현 가능해진다.
이상, 본 실시 형태에서는, 복수개의 반도체 디바이스에 대한 고유 정보를 생성하는 장치를 설명하였다.
보다 구체적으로는, 단일의 반도체 디바이스에 대한 고유 정보를 생성하는 회로에서의, 반도체 디바이스의 특성을 발생시키는 부분 회로를 분할하고, 부분 회로가 복수개의 반도체 디바이스로 분산되어 배치된 장치를 설명하였다.
또한, 단일의 반도체 디바이스에 대한 고유 정보를 생성하는 회로에서의, 반도체 디바이스의 특성을 발생시키는 부분 회로의 출력을 판정하여 비트를 생성하는 부분 회로를 갖는 장치를 설명하였다.
또한, 본 실시 형태에 따른 비트 생성기의 아비터에서 생성되는 출력 신호는, 복수의 디바이스에 걸쳐 배치되어 있는 유통 경로에 고유의 특성을 반영하기 때문에, 당해 출력 신호를 검증함으로써 복수 디바이스의 조합에서의 동일성의 인증이 가능하고, 복수 디바이스에 대한 인증 처리를 적은 회수로 실현할 수 있고, 또한, 복수 디바이스의 인증에 필요한 회로 규모나 코드량을 억제할 수 있는 것을 설명하였다.
(실시 형태 2)
도 3은 본 실시 형태에 따른 비트 생성기(400)(신호 처리 시스템)의 구성예를 나타낸다.
도 3에 나타내는 비트 생성기(400)는, 특허문헌 1의 회로를, 3개의 반도체 디바이스로 분할 실장한 것이다.
특허문헌 1에서는, 링 오실레이터가 특성 회로에 해당한다.
도 3에서는, 도 8에서의 N개의 링 오실레이터를 3개의 부분 회로로 분할하고, 3개의 반도체 디바이스에 배치함으로써, 3개의 반도체 디바이스 전체의 특성에 의해서 비트가 결정되는 비트 생성기(400)를 구성하고 있다.
도 3에 있어서, 비트 생성기(400)는 링 오실레이터 그룹(410), 제어 회로(402), 주파수 비교 회로(403)에 의해서 구성된다.
링 오실레이터 그룹(410)은 3개의 반도체 디바이스로 분할 배치된 N(N≥2)개의 링 오실레이터에 의해서 구성된다. 디바이스간의 경계에는, 선택 회로(404)를 배치하고 있다.
비트 생성기(400)로의 입력 신호(405)가 선택 신호로 되고, N개의 클럭으로부터 2개가 선택되기 때문에, 디바이스간의 경계에서 N개의 지연 경로 모두를 출력하는 것은 디바이스의 입출력 핀수의 불필요한 소비로 된다.
그래서, 선택 회로(404)에 의해, 1번에 1개의 지연 경로(링 오실레이터)를 선택하고, 그에 대한 클럭을 발생시킨다.
이것을 2번 행함으로써, 입력 신호(405)의 값에 대응하는 2개의 클럭이 발생하고, 그들 값이 주파수 비교 회로(403)에서 판정된다.
주파수 비교 회로(403)의 비교 결과에 의해 생성된 비트는 출력 신호(406)로서 출력된다.
주파수 비교 회로(403)는 출력 신호 생성 회로의 예이다.
도 3의 일점 쇄선으로 둘러싼 범위(450a, 450b, 450c)는, 3개의 반도체 디바이스(401a, 401b, 401c)의 각각에서 구성되는 신호 경로이며, 각 신호 경로(450a, 450b, 450c)에는 N개의 링 오실레이터와 선택 회로(404)가 포함된다.
또한, 디바이스간에는, 접속 경로(460a, 460b)가 배치되어 있다.
디바이스간의 접속 경로(460a, 460b)는 각 디바이스가 배치되어 있는 기판 상의 배선이다.
각 신호 경로(450a, 450b, 450c)는, 접속 경로(460a, 460b)를 거쳐서 접속되어 있고, 이 때문에, 신호 경로(450a), 접속 경로(460a), 신호 경로(450b), 접속 경로(460b), 신호 경로(450c)가 도중에 절단되는 일없이 구성되어 있다.
신호 경로(450a), 접속 경로(460a), 신호 경로(450b), 접속 경로(460b), 신호 경로(450c)로 구성되고, 주파수 비교 회로(403)에서 종단되는 경로를 유통 경로라고 부른다.
도 4는 도 8의 비트 생성기(200)를 나타내고 있지만, 도 3의 비트 생성기(400)와의 관계를 명확하게 하기 위한 설명을 부가하고 있다.
도 4의 비트 생성기(200)에서는, 신호 경로(250)가 포함된다.
신호 경로(250)는, 전술한 바와 같이, 각각이 동일 주파수의 클럭 신호를 생성하도록 설정되어 있는 N개의 링 오실레이터(202)와, N개의 링 오실레이터(202)에 의해 생성된 N개의 클럭 신호 중에서 특정의 클럭 신호를 선택하는 선택 회로(204)를 구비한다.
또한, 도 4의 비트 생성기(200)에는, 주파수 비교 회로(207)(출력 신호 생성 회로)가 배치되어 있다.
주파수 비교 회로(207)은, 전술한 바와 같이, 선택 회로(204)에 의해 선택된 신호의 주파수를 감시하고, 감시 결과에 근거하여, N개의 링 오실레이터에서의 주파수 특성을 반영하는 출력 신호(208)를 생성한다.
또, 도 4의 비트 생성기(200)는, 도 3의 비트 생성기(400)와 달리, PUF 회로가 1개의 디바이스 상에 배치되어 있는 구성이다.
도 3의 비트 생성기(400)에서는, 도 4의 신호 경로(250)가 복수의 반도체 디바이스(401a, 401b, 401c) 상에 신호 경로(450a, 450b, 450c)로서 구성되어 있다.
즉, 각 신호 경로(450a, 450b, 450c)에는, N개의 링 오실레이터와 선택 회로(404)가 배치되어 있다.
N개의 링 오실레이터는, 각각이 동일 주파수의 클럭 신호를 생성하도록 설정되어 있지만, 개체간의 편차에 의해, 생성하는 클럭 신호의 주파수에 약간의 차이가 있다.
각 신호 경로(450a, 450b, 450c)의 선택 회로(404)는, 제어 회로(402)로부터의 제어에 의해, 동일 단(段)의 링 오실레이터로부터의 신호를 선택한다.
예를 들면, 제어 회로(402)로부터 최상단의 링 오실레이터를 선택하도록 지시받은 경우는, 신호 경로(450a)의 선택 회로(404)는 신호 경로(450a) 내의 최상단의 링 오실레이터로부터의 신호를 선택하고, 신호 경로(450b)의 선택 회로(404)는 신호 경로(450b) 내의 최상단의 링 오실레이터로부터의 신호를 선택하고, 신호 경로(450c)의 선택 회로(404)는 신호 경로(450c) 내의 최상단의 링 오실레이터로부터의 신호를 선택한다.
신호 경로(450a)에서는, N개의 링 오실레이터에 의해 N개의 클럭 신호가 생성되고, 선택 회로(404)에 의해 특정의 링 오실레이터(제어 회로(402)에 의해 선택된 링 오실레이터)로부터의 클럭 신호가 선택되고, 선택된 클럭 신호가 접속 경로(460a)에 출력된다.
신호 경로(450b)에서는, 접속 경로(460a)로부터 신호가 입력되고, N개의 링 오실레이터에 입력되고, N개의 링 오실레이터에서 N개의 클럭 신호가 생성되고, 선택 회로(404)에 의해 특정의 링 오실레이터(제어 회로(402)에 의해 선택된 링 오실레이터)로부터의 클럭 신호가 선택되고, 선택된 클럭 신호가 접속 경로(460b)에 출력된다.
신호 경로(450c)에서는, 신호 경로(450b)와 동일한 순서로 선택 회로(404)에 의해 특정의 링 오실레이터(제어 회로(402)에 의해 선택된 링 오실레이터)로부터의 클럭 신호가 선택되고, 선택된 클럭 신호가 주파수 비교 회로(403)에 입력된다.
제어 회로(402)가 매회 다른 링 오실레이터를 선택하고, 이상의 동작을 2회 행한다(예를 들면, 1회째는 최상단의 링 오실레이터를 선택하고, 2회째는 2단째의 링 오실레이터를 선택하는 등).
그리고, 주파수 비교 회로(403)가, 입력한 2회분의 클럭 신호의 주파수를 감시하고, 2회분의 클럭 신호의 주파수를 비교하여, 주파수가 높은 클럭 신호를 출력 신호(406)로 한다.
이 출력 신호(406)에는, 각 신호 경로(450a, 450b, 450c) 내의 링 오실레이터의 주파수 특성이 반영된다.
또, 도 3에서는, 주파수 비교 회로(403)는 디바이스 3에 배치되어 있다.
주파수 비교 회로(403)는 디바이스 1 또는 디바이스 2에 있더라도 좋다.
즉, 도 3의 구성예에서는, 디바이스 1, 디바이스 2, 디바이스 3의 순서로 신호가 유통되기 때문에, 3개의 디바이스는 디바이스 1, 디바이스 2, 디바이스 3의 순서로 순서지어져 있고, 최후 순서인 디바이스 3에 주파수 비교 회로(403)가 배치되어 있다.
그러나, 예를 들면, 디바이스 1, 디바이스 2, 디바이스 3, 디바이스 2의 순서로 신호가 유통되는 경우에는, 최후 순서에 상당하는 디바이스 2에 주파수 비교 회로(403)를 배치한다.
또한, 도 3에서는 제어 회로(402)도 디바이스 3에 배치하고 있지만, 제어 회로(402)는 어느 디바이스에 배치되어 있더라도 좋다.
또한, 주파수 비교 회로(403)와 제어 회로(402)는 다른 디바이스에 배치되어 있더라도 좋다.
이와 같이, 본 실시 형태에서는, 실시 형태 1과 동일한 효과를 링 오실레이터를 이용한 구성에 의해 실현하는 방식을 설명하였다.
또한, 본 실시 형태에 따른 비트 생성기의 주파수 비교 회로에서 생성되는 출력 신호는, 복수의 디바이스에 걸쳐 배치되어 있는 유통 경로에 고유의 특성을 반영하기 때문에, 당해 출력 신호를 검증함으로써 복수 디바이스의 조합에서의 동일성의 인증이 가능하고, 복수 디바이스에 대한 인증 처리를 적은 회수로 실현할 수 있고, 또한, 복수 디바이스의 인증에 필요한 회로 규모나 코드량을 억제할 수 있는 것을 설명하였다.
(실시 형태 3)
도 5는 본 실시 형태에 따른 비트 생성기(500)(신호 처리 시스템)의 구성예를 나타낸다.
도 5에 나타내는 비트 생성기(500)는, 비특허문헌 1의 회로를 3개의 반도체 디바이스로 분할 실장하고, 또 디바이스가 탑재되는 기판의 배선을 PUF의 특성 회로로서 포함한다.
도 1과 비교하면, 도 5는 파선으로 나타내는 범위(507)가 차이이다.
또, 도 5는 주요부만을 나타내고 있고, 파선으로 나타내는 범위(507) 이외의 구성은 도 1과 동일하다.
범위(507)에서, 디바이스간의 접속 경로(501, 502)에는, 복수로 분기되는 분기 경로(503, 504)가 포함되고, 분기 경로(503, 504)가 다음 순서의 디바이스 2(511b)에 수용된다.
분기 경로(503a, 503b, 504a, 504b)는 각 디바이스가 배치되는 기판의 배선에 의해 구성된다.
또한, 디바이스 2(511b) 내에 선택 회로(505a, 505b)가 마련되어 있다.
그리고, 선택 회로(505a)에는, 분기 회로(503a)로부터의 입력 신호, 분기 회로(503b)로부터의 입력 신호의 어느 쪽을 선택할지를 지시하는 외부 입력 신호(506a)가 입력된다.
마찬가지로, 선택 회로(505b)에는, 분기 회로(504a)로부터의 입력 신호, 분기 회로(504b)로부터의 입력 신호의 어느 쪽을 선택할지를 지시하는 외부 입력 신호(506b)가 입력된다.
선택 회로(505a, 505b)는 후속하는 신호 경로의 각 패스에 접속되어 있다.
후속하는 신호 경로에는, 실시 형태 1과 마찬가지로, 복수의 교차기(512)에 의해 구성되는 2개의 패스가 포함된다.
또, 작도 상의 이유로 인해, 디바이스 3(511c)의 내부 구성은 도시를 생략하고 있지만, 도 1의 신호 경로(350c)와 아비터(303)가 포함되고, 신호 경로(350c)의 전단에 분기 경로(503c, 503d)에 접속되는 선택 회로와, 분기 경로(504c, 504d)에 접속되는 선택 회로가 배치되어 있다.
그리고, 디바이스 2(511b)와 마찬가지로, 각 선택 회로가 도 1의 신호 경로(350c)의 각 패스에 접속되어 있다.
도 5의 범위(507)에서는, 디바이스 1(511a)로부터의 신호가 기판 상에서 접속 경로(501)의 분기 경로(503a, 504b)로 분기되고, 또한, 접속 경로(502)의 분기 경로(504a, 504b)로 분기된다.
그리고, 분기 경로(503a, 503b)를 통과한 신호의 각각이 디바이스 2(511b)의 선택 회로(505a)에 입력되고, 분기 경로(504a, 504b)를 통과한 신호의 각각이 디바이스 2(511b)의 선택 회로(505b)에 입력된다.
그리고, 선택 회로(505a)에서는, 외부 입력 신호(506a)에 따라, 분기 회로(503a)로부터의 입력 신호, 분기 회로(503b)로부터의 입력 신호의 어느 한쪽을 선택하고, 선택한 신호를 후단의 신호 경로의 패스에 출력한다.
마찬가지로, 선택 회로(505b)에서는, 외부 입력 신호(506b)에 따라, 분기 회로(504a)로부터의 입력 신호, 분기 회로(504b)로부터의 입력 신호의 어느 한쪽을 선택하고, 선택한 신호를 후단의 신호 경로의 패스에 출력한다.
디바이스 3(511c)에서도, 분기 경로(503c, 503d, 504c, 504d)로부터의 입력 신호에 대해 동일한 동작을 행한다.
실시 형태 3의 비트 생성기(500)는, 실시 형태 1의 비트 생성기(300)(도 1), 즉, 복수 디바이스로 구성되는 PUF 회로에 대해 변경을 행했지만, 단일 디바이스(도 7)에 대해 이 변경을 행하는 것도 가능하다.
실시 형태 3은, 1개의 신호를 2개의 분기 경로로 분기시키고 있지만, 분기 경로의 수는 디바이스의 핀수나 기판 사이즈에 따라 상한이 정해지는 임의의 수이다.
분기 경로의 수를 증가시킴으로써 PUF에 대한 기판 특성의 기여가 증가한다.
이상과 같이, 실시 형태 3의 비트 생성기는, 기판 상에 배선되는 디바이스간의 접속 경로에 분기 경로를 마련하고, 디바이스에서 복수의 분기 경로로부터 입력된 신호를 선택 가능하게 한 것에 의해, 기판의 특성에 의해서도 출력이 다른 비트 생성기를 실현한다.
즉, 도 5의 분기 경로(503a, 503b, 504a, 504b)에 주목하면, 분기 경로(503a, 503b, 504a, 504b)는 각각 동일한 길이로 되도록 조정되어 있지만, 실제로는 미차가 생기고 있다.
이 때문에, 분기 경로(503a, 503b, 504a, 504b)에서의 경로 길이의 차이와, 디바이스 내의 신호 경로의 패스간의 패스 길이의 차이의 조합에 의해 생기는 고유의 특성(유통 경로의 경로 길이)을 반영시킨 출력 신호를 생성할 수 있다.
이것에 의해, 실시 형태 1에서 설명한 디바이스의 조합에 의한 특성에 기판의 특성을 조합하는 것이 가능하게 되어, 복수 디바이스와 기판의 조합에서의 동일성을 식별 가능해진다.
이 때문에, 디바이스의 조합이 동일하더라도, 그들을 다른 기판에 탑재하면 정상 동작하지 않게 되기 때문에, 실시 형태 1 및 2와 비교하여, 보다 강고한 모방품 대책이 실현 가능해진다.
이상, 본 실시 형태에서는, 단일 혹은 복수개의 반도체 디바이스와 그들이 탑재된 기판의 조합에 대한 고유 정보를 생성하는 장치를 설명하였다.
또한, 단일의 반도체 디바이스에 대한 고유 정보를 생성하는 회로에서의, 반도체 디바이스의 특성을 발생시키는 부분 회로, 혹은, 그 분할에 대해, 기판 상의 배선을 회로의 일부로서 도입한 회로 구성을 설명하였다.
(실시 형태 4)
도 6은 본 실시 형태에 따른 비트 생성기(600)(신호 처리 시스템)의 구성예를 나타낸다.
도 6에 나타내는 비트 생성기(600)는, 특허문헌 1의 회로를 3개의 반도체 디바이스로 분할 실장하고, 또 디바이스가 탑재되는 기판의 배선을 PUF의 특성 회로로서 포함한다.
도 3과 비교하면, 도 6은 파선으로 나타내는 범위(607)이 차이이다.
또, 도 6은 주요부만을 나타내고 있으며, 파선으로 나타내는 범위(607) 이외의 구성은 도 3과 동일하다.
범위(607)에서, 디바이스간의 접속 경로(601)에는, 복수로 분기되는 분기 경로(602)가 포함되고, 분기 경로(620)가 다음 순서의 디바이스 2(511b)에 수용된다.
분기 경로(602a, 602b, 602c, 602d)는 각 디바이스가 배치되는 기판의 배선에 의해 구성된다.
또한, 디바이스 2(611b) 내에 선택 회로(603)가 마련되어 있다.
그리고, 선택 회로(603)에는, 분기 회로(602a-d)로부터의 입력 신호 중 어느 쪽을 선택할지를 지시하는 외부 입력 신호(604)가 입력된다.
또, 작도상의 이유로 인해, 디바이스 3(611c)의 내부 구성은 도시를 생략하고 있지만, 도 3의 신호 경로(450c)와 주파수 비교 회로(403)가 포함되고, 신호 경로(450c)의 전단에 분기 경로(605a-d)에 접속되는 선택 회로가 배치되어 있다.
그리고, 디바이스 2(611b)와 마찬가지로, 당해 선택 회로가 도 3의 신호 경로(450c)의 N개의 링 오실레이터에 접속되어 있다.
도 6의 범위(607)에서는, 디바이스 1(611a)로부터 신호가 기판 상에서 접속 경로(601)의 분기 경로(602a-d)로 분기되고, 분기 경로(602a-d)를 통과한 신호의 각각이 디바이스 2(611b)의 선택 회로(603)에 입력된다.
그리고, 선택 회로(603)에서는, 외부 입력 신호(604)에 따라, 분기 경로(602a-d)로부터의 입력 신호 중 어느 한쪽을 선택하고, 선택한 신호를 후단의 신호 경로의 N개의 링 오실레이터에 출력한다.
디바이스 3(611c)에서도, 분기 경로(605a-d)로부터의 입력 신호에 대해 동일한 동작을 행한다.
또, 도 6에서는 분기 경로의 수를 4개로 하고 있지만, 분기 경로의 수는 디바이스의 핀수나 기판 사이즈에 따라 상한이 정해지는 임의의 수이다.
분기 경로의 수를 증가시킴으로써 PUF에 대한 기판 특성의 기여가 증가한다.
이와 같이, 본 실시 형태에서는, 실시 형태 3과 동일한 효과를 링 오실레이터를 이용한 구성에 의해 실현하는 방식을 설명하였다.
100: 비트 생성기
101: 지연 발생 회로
102: 교차기
103: 선택 신호
104: 신호
105: 아비터
106: 출력 신호
150: 신호 경로
200: 비트 생성기
201: 링 오실레이터 그룹
202: 링 오실레이터
203: 신호선
204: 선택 회로
205: 입력 신호
206: 신호선
207: 주파수 비교 회로
208: 출력 신호
250: 신호 경로
300: 비트 생성기
301: 반도체 디바이스
302: 교차기
303: 아비터
304: 출력 신호
350: 신호 경로
360: 접속 경로
400: 비트 생성기
401: 반도체 디바이스
402: 제어 회로
403: 주파수 비교 회로
404: 선택 회로
405: 입력 신호
406: 출력 신호
410: 링 오실레이터 그룹
450: 신호 경로
460: 접속 경로
500: 비트 생성기
501: 접속 경로
502: 접속 경로
503: 분기 경로
504: 분기 경로
505: 선택 회로
506: 외부 입력 신호
511: 반도체 디바이스
512: 교차기
600: 비트 생성기
601: 접속 경로
602: 분기 경로
603: 선택 회로
604: 외부 입력 신호
605: 분기 경로
611: 반도체 디바이스

Claims (6)

  1. 복수의 디바이스가 순서지어 배치되는 신호 처리 시스템으로서,
    신호가 흐르는 신호 경로와, 상기 신호 경로를 종단하여 상기 신호 경로를 흐른 신호를 감시하는 출력 신호 생성 회로가 포함되고, 상기 신호 경로를 흐른 신호에 대한 감시 결과에 근거하여 상기 신호 경로에 고유의 특성을 반영하는 출력 신호가 상기 출력 신호 생성 회로에 의해 생성되는 PUF(Physical Uncloneable Function) 회로의 신호 경로가 상기 복수의 디바이스의 각각에 구성되고,
    각 디바이스의 신호 경로는, 접속 경로를 거쳐서, 다음 순서의 디바이스의 신호 경로와 접속되고,
    상기 복수의 디바이스에서의 신호 경로 및 디바이스간의 접속 경로에 의해 유통 경로가 구성되고,
    상기 PUF 회로의 출력 신호 생성 회로가, 상기 복수의 디바이스 중 최후 순서의 디바이스에 배치되어 상기 유통 경로를 종단하고,
    소정의 신호가 디바이스의 순서에 따라 상기 유통 경로를 흐르고, 최후 순서의 디바이스의 상기 출력 신호 생성 회로에 입력되고,
    최후 순서의 디바이스의 상기 출력 신호 생성 회로가, 입력된 신호를 감시하고, 감시 결과에 근거하여, 상기 유통 경로에 고유의 특성을 반영하는 출력 신호를 생성하는 것
    을 특징으로 하는 신호 처리 시스템.
  2. 제 1 항에 있어서,
    상기 복수의 디바이스는 소정의 기판 상에 배치되고,
    디바이스간의 접속 경로는 상기 기판의 배선에 의해 구성되는 것
    을 특징으로 하는 신호 처리 시스템.
  3. 제 2 항에 있어서,
    디바이스간의 접속 경로는 복수로 분기하는 분기 경로를 포함하고,
    복수의 분기 경로의 각각이, 다음 순서의 디바이스에 수용되어 있는 것
    을 특징으로 하는 신호 처리 시스템.
  4. 제 3 항에 있어서,
    각 디바이스는 상기 복수의 분기 경로와 후속하는 신호 경로에 접속되어 있는 신호 선택 회로를 갖고,
    상기 신호 선택 회로는, 상기 복수의 분기 경로로부터 복수의 신호를 입력받고, 입력된 상기 복수의 신호 중에서 특정의 신호를 선택하고, 선택한 신호를, 후속하는 신호 경로에 출력하는 것
    을 특징으로 하는 신호 처리 시스템.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 신호 처리 시스템은,
    각각의 패스 길이가 동일하게 되도록 설정되어 있는 복수의 패스가 신호 경로에 포함되고, 상기 출력 신호 생성 회로가 각 패스를 흐른 신호의 상기 출력 신호 생성 회로로의 도달 타이밍을 감시하고, 패스마다의 신호의 도달 타이밍의 차이에 근거하여 패스간의 패스 길이차의 특성을 반영하는 출력 신호가 상기 출력 신호 생성 회로에 의해 생성되는 PUF 회로의 신호 경로가 상기 복수의 디바이스의 각각에 구성되고,
    각 디바이스의 신호 경로의 복수의 패스는, 접속 경로에 포함되는 복수의 패스를 거쳐서, 다음 순서의 디바이스의 신호 경로의 복수의 패스와 접속되고,
    상기 복수의 디바이스에서의 신호 경로 및 디바이스간의 접속 경로에 의해 구성되는 유통 경로에 복수의 패스가 포함되고,
    소정의 신호가 디바이스의 순서에 따라 상기 유통 경로의 각 패스를 흐르고, 최후 순서의 디바이스의 상기 출력 신호 생성 회로에 입력되고,
    최후 순서의 디바이스의 상기 출력 신호 생성 회로가, 상기 유통 경로의 각 패스를 흐른 신호의 상기 출력 신호 생성 회로로의 도달 타이밍을 감시하고, 패스마다의 신호의 도달 타이밍의 차이에 근거하여, 상기 유통 경로에서의 패스간의 패스 길이차의 특성을 반영하는 출력 신호를 생성하는 것
    을 특징으로 하는 신호 처리 시스템.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 신호 처리 시스템은,
    각각이 동일 주파수의 신호를 생성하도록 설정되어 있는 복수의 링 오실레이터와 복수의 링 오실레이터에 의해 생성된 복수의 신호 중에서 소정수의 신호를 선택하는 선택 회로를 구비하는 신호 경로가 포함되고, 상기 출력 신호 생성 회로가 상기 선택 회로에 의해 선택된 신호의 주파수를 감시하고, 감시 결과에 근거해, 복수의 링 오실레이터에서의 주파수 특성을 반영하는 출력 신호가 상기 출력 신호 생성 회로에 의해 생성되는 PUF 회로의 신호 경로가 상기 복수의 디바이스의 각각에 구성되고,
    각 디바이스의 신호 경로는, 링 오실레이터 및 선택 회로가 포함되지 않은 접속 경로를 거쳐서, 다음 순서의 디바이스의 신호 경로와 접속되고,
    상기 복수의 디바이스에서의 신호 경로 및 디바이스간의 접속 경로에 의해 유통 경로가 구성되고,
    상기 유통 경로에서, 디바이스의 신호 경로마다, 접속 경로로부터 입력된 신호가 복수의 링 오실레이터에 출력되고, 복수의 링 오실레이터에서 생성된 복수의 신호로부터 특정의 신호가 선택 회로에서 선택되고, 선택된 신호가 접속 경로에 출력되는 동작이 반복되고,
    최후 순서의 디바이스의 신호 경로의 선택 회로에서 선택된 신호가, 최후 순서의 디바이스의 상기 출력 신호 경로에 입력되고,
    최후 순서의 디바이스의 상기 출력 신호 생성 회로가, 입력된 신호의 주파수를 감시하고, 감시 결과에 근거하여, 상기 복수의 디바이스의 신호 경로 내의 링 오실레이터의 주파수 특성을 반영하는 출력 신호를 생성하는 것
    을 특징으로 하는 신호 처리 시스템.
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