JP5335141B2

JP5335141B2 - 信号処理システム

Info

Publication number: JP5335141B2
Application number: JP2012519146A
Authority: JP
Inventors: 孝一清水
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2010-06-07
Filing date: 2010-06-07
Publication date: 2013-11-06
Anticipated expiration: 2030-06-07
Also published as: EP2579499A1; JPWO2011155011A1; KR20130016363A; US20130082733A1; WO2011155011A1; CN102948113A

Description

本発明は、認証や暗号化などのセキュリティ装置に関するものであり、認証で必要となるデバイス固有の識別子や、暗号化で必要となる秘密鍵などを生成することを目的とした装置に関するものである。

ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）やＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等の半導体デバイスにおいて、同一種類のデバイス上に同一の回路を実装しても、ゲート遅延等のデバイス特性がデバイス毎に異なることによって、デバイス毎に異なる出力が得られる現象が存在する。
このような現象を生む回路もしくはその技術はＰｈｙｓｉｃａｌＵｎｃｌｏｎａｂｌｅＦｕｎｃｔｉｏｎやＰｈｙｓｉｃａｌＵｎｃｌｏｎｉｎｇ技術などと呼ばれ、認証や暗号化といった用途への応用が期待されている。
なお、本明細書では、ＰｈｙｓｉｃａｌＵｎｃｌｏｎａｂｌｅＦｕｎｃｔｉｏｎやＰｈｙｓｉｃａｌＵｎｃｌｏｎｉｎｇ技術をＰＵＦと呼称する。
また、ＰＵＦを用いた回路をＰＵＦ回路と呼称する。

ＰＵＦにおいては、デバイス毎に異なる出力をデバイスの固有情報と見なし、それをデバイスの認証子として、あるいは、デバイス毎の暗号化鍵として利用するという応用が考えられている。
ＰＵＦは、非動作時にはデバイスの固有情報が不揮発性の記憶領域に存在しないという利点があり、タンパリング対策として期待される。
デバイスの固有情報は通常、セキュリティ装置に付随する不揮発性の記憶領域に保持されるが、記憶装置を直接解析することによって内部の秘密情報（デバイスの固有情報）を得るといった、タンパリングと呼ばれる攻撃が存在する。
そのため、ＰＵＦを用いないデバイスでは、記憶装置を金属等のケースで覆い、その開封を光や物理スイッチ等のセンサで検出するといった耐タンパ機構が対策として必要となるが、ＰＵＦの使用によって、上記のような耐タンパ機構が不要となることが期待できる。

ＰＵＦの代表例として、非特許文献１や特許文献１に開示の技術がある。
非特許文献１や特許文献１に開示の技術は、デバイス特性であるゲート遅延のばらつきを利用した技術である。
非特許文献１は、２つのパスを通る信号の遅延差に基づくものである。
１つの入力信号が２つのパスに分かれた後、どちらのパスを通る信号が早く最終地点に到達するかをアービタによって判定しビット情報に変換する。
ここで、２つのパスはレイアウト上、同じ長さにする必要がある。
レイアウト上は同一の長さであるが、実際のデバイス上に実装した際には長さにばらつきが生じることによりＰＵＦとして機能する。
もしレイアウト長に差があると、その差が支配的となり、デバイス毎のばらつきにかかわらず常に結果が同じになる可能性がある。

非特許文献１の技術の構成例を図７に示す。
ビット生成器１００（ＰＵＦ回路）は、遅延発生回路１０１およびアービタ１０５から構成される。
遅延発生回路１０１からアービタ１０５へは、２つのパスが含まれる信号経路が配置されている。
遅延発生回路１０１からの２つの信号１０４のどちらが早くアービタ１０５に到達するかがビット情報に変換され出力信号１０６として出力される。
遅延発生回路１０１内の２つのパスには、その途中に経路が交差する交差器１０２が存在する。
交差器１０２において信号をまっすぐ通すか、交差させて通すかは選択信号１０３によって制御されている。
図９は全ての交差器１０２でパスを交差させずに２つのパスがそれぞれまっすぐになっている信号経路を示し、図１０は全ての交差器１０２でパスを交差させて２つのパスがそれぞれジグザグになっている信号経路を示している。
図９の例でも図１０の例でも、信号経路にはは必ず２本のパス（パス１１０ａとパス１１０ｂ）存在し、各パスのレイアウト長は同じである。
交差器１０２の数をＮとすると、これにより２のＮ乗通りのパスのパターンが生じる。
すなわち、２のＮ乗通りの入出力ペアが実現される。

特許文献１では、リングオシレータ、すなわち、信号の負のループバックによりクロックが発振する回路を利用した方式が開示されている。
同一設計のリングオシレータであっても、実際のデバイス上では発振するクロック周波数にばらつきが生じるため、特許文献１では、同一設計の２つのリングオシレータのクロック周波数の高低を比較しビットに変換する方式である。

特許文献１の技術の構成例を図８に示す。
ビット生成器２００（ＰＵＦ回路）は、リングオシレータ群２０１、選択回路２０４、周波数比較回路２０７によって構成される。
リングオシレータ群２０１はＮ個のリングオシレータ２０２から構成され、これらで生成されたＮ個のクロックは信号線２０３から出力される。
このＮ個のクロックから、選択回路２０４によって２個のクロックが選択される。
ビット生成器２００への入力信号２０５がその選択信号となっており、選択された２個のクロックは信号線２０６により周波数比較回路２０７に入力され、周波数比較回路２０７において２個のクロックの周波数の高低が比較される。
周波数の比較結果によりビットが生成され、ビット生成器２００の出力信号２０８となる。
Ｎ個のクロックから２個を選ぶ組み合わせにより、Ｎ（Ｎ−１）／２通りの入出力ペアが実現される。
また、特許文献１の方式は、リングオシレータをハードマクロ化することで同一設計のリングオシレータを容易に複数個生成できるため、非特許文献１と比較してレイアウト制約が緩い点が利点である。

ＰＵＦに期待される応用の１つとして模倣品対策が挙げられる。
安価な模倣品によって本来の売り上げが損なわれたり、粗悪な模倣品が純正品として流通することでブランドイメージが低下したりといった、模倣品問題が存在する。
たとえば、同一のハードウェア構成で、ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）に搭載する回路やファームウェアが異なることによってグレード分けがされた製品ファミリーに対し、高グレード品に対応する回路やファームウェア情報を解析、入手し、安価な低グレード品のＬＳＩに書き込むことで高グレード品を模倣するといった手法が存在する。
ＰＵＦの特性を利用することによって、そうした模倣品を動作させなくすることが可能となる。

特表２００９−５２４９９８号公報

Ｊ．Ｗ．Ｌｅｅ他「ＡＴｅｃｈｎｉｑｕｅｔｏＢｕｉｌｄａＳｅｃｒｅｔＫｅｙｉｎＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓｆｏｒＩｄｅｎｔｉｆｉｃａｔｉｏｎａｎｄＡｕｔｈｅｎｔｉｃａｔｉｏｎＡｐｐｌｉｃａｔｉｏｎｓ」Ｐｒｏｃ．ｏｆｔｈｅＩＥＥＥＶＬＳＩＣｉｒｃｕｉｔｓＳｙｍｐｏｓｉｕｍ，ｐｐ．１７６−１７９，２００４．

模倣品対策では、半導体デバイス等のデバイス単体毎の認証よりも、複数のデバイスで構成される装置（模倣の対象となる装置）全体におけるデバイスの構成の正しさを認証する必要があり、装置全体のデバイス構成によって出力が定まる認証子が必要となる。
特許文献１や非特許文献１のような従来手法は、単一のデバイス上にＰＵＦ回路を実装することを想定した構成であり、ＰＵＦの出力がデバイスの個体毎に異なることによって個々のデバイスを識別することを目的としている、つまり、デバイス単体の認証のみに対応している。
そのため、特許文献１や非特許文献１のようなデバイス単体上に構成されたＰＵＦ回路をそのまま模倣品対策に応用すると、装置に搭載されている複数のデバイスの正当性を認証するには、デバイスごとに正当であるか否かの認証が必要であり、このため装置全体では複数回の認証処理を実行する必要がある。
このことから、装置を構成するデバイスの点数の増加に伴い認証処理が増加するという課題がある。
また、デバイスごとの認証処理を行う場合、認証機能をデバイス毎に個別に実装する必要があり、装置に搭載されるデバイス点数の増加に伴い、回路規模やコード量が増加するという課題がある。

この発明は、上記のような課題を解決することを主な目的としており、複数デバイスに対する認証処理を少ない回数で実現するとともに、複数デバイスの認証に必要な回路規模やコード量を抑制することを主な目的とする。

本発明に係る信号処理システムは、
複数のデバイスが所定の基板上に順序づけて配置される信号処理システムであって、
信号が流れる信号経路と、前記信号経路を終端し前記信号経路を流れた信号を監視する出力信号生成回路とが含まれ、前記信号経路を流れた信号に対する監視結果に基づき前記信号経路に固有の特性を反映する出力信号が前記出力信号生成回路により生成されるＰＵＦ（ＰｈｙｓｉｃａｌＵｎｃｌｏｎｅａｂｌｅＦｕｎｃｔｉｏｎ）回路の信号経路が前記複数のデバイスの各々に構成され、
各デバイスの信号経路は、接続経路を介して、次の順序のデバイスの信号経路と接続され、
前記複数のデバイスにおける信号経路及び前記基板の配線により構成されるデバイス間の接続経路により流通経路が構成され、
前記ＰＵＦ回路の出力信号生成回路が、前記複数のデバイスのうちの最後の順序のデバイスに配置されて前記流通経路を終端し、
所定の信号がデバイスの順序に従って前記流通経路を流れ、最後の順序のデバイスの前記出力信号生成回路に入力され、
最後の順序のデバイスの前記出力信号生成回路が、入力した信号を監視し、監視結果に基づき、前記流通経路に固有の特性を反映する出力信号を生成することを特徴とする。

本発明によれば、ＰＵＦ回路の信号経路が各デバイスに構成され、また、各デバイスの信号経路が接続経路により接続されて流通経路が構成され、信号がデバイスの順序に従って流通経路を流れ、出力信号生成回路が、流通経路に固有の特性を反映する出力信号を生成する。
当該出力信号は、複数のデバイスにわたって配置されている流通経路に固有の特性を反映するため、当該出力信号を検証することで複数デバイスの組合せにおける同一性の認証が可能であり、複数デバイスに対する認証処理を少ない回数で実現することができ、また、複数デバイスの認証に必要な回路規模やコード量を抑制することができる。

実施の形態１に係るビット生成器の構成例を示す図。実施の形態１に係るビット生成器の構成要素と従来技術の構成要素との関係を説明する図。実施の形態２に係るビット生成器の構成例を示す図。実施の形態２に係るビット生成器の構成要素と従来技術の構成要素との関係を説明する図。実施の形態３に係るビット生成器の構成例を示す図。実施の形態４に係るビット生成器の構成例を示す図。従来技術を説明する図。従来技術を説明する図。従来技術を説明する図。従来技術を説明する図。

まず、以下の実施の形態１〜４に示すビット生成器（信号処理システム）の概要を説明する。
実施の形態１〜４に示すビット生成器では、既存のＰＵＦ回路を複数の部分回路に分割し、それらを複数の半導体デバイス上に配置している。
デバイス特性によって振る舞いが変化する回路（特性回路と呼称する）に対して分割を行い、分割後の部分回路を複数の半導体デバイスに配置することで、これら全てのデバイスの特性によってビット値が決定されるＰＵＦ回路を構成する。
このようにすることで、複数デバイスの組み合わせ全体によってＰＵＦ出力を生成し、たとえ一つでもデバイスを変更すれば、デバイスの変更が全体としての出力に影響を与え、デバイスの変更を検出することができる。
また、さらに、半導体デバイスが搭載される基板において、その基板の配線をＰＵＦ回路の一部として利用することにより、基板の特性も含めてビット値が決定されるＰＵＦ回路を構成する。
以下の実施の形態１〜４では、分割の個数を３とする例を説明するが、分割の個数は任意である。
また、既存の回路を分割するという形で説明するが、実際の回路設計時には、既存の回路の存在を仮定せず、全体として所望の入力ビット数を持つビット生成器となるように、個々の半導体デバイスに部分的な特性回路を実装することが可能である。

実施の形態１．
図１は、本実施の形態に係るビット生成器３００（信号処理システム）の構成例を示す。

図１に示すビット生成器３００は、非特許文献１の回路を３個の半導体デバイス（単にデバイスとも呼ぶ）に分割実装したものである。
非特許文献１では、２つのパスからなる遅延発生回路が特性回路にあたる。
図１では、図７の遅延発生回路１０１における交差器１０２を３個の半導体デバイス３０１ａ、３０１ｂ、３０１ｃに分散させ、３個の半導体デバイス３０１ａ、３０１ｂ、３０１ｃ全ての特性によって２つのパスの遅延が決定するようにしている。
２つのパスを通った信号はアービタ３０３によって到着の前後が判定され、判定結果がビットに変換されて出力信号３０４として出力される。
アービタ３０３は、出力信号生成回路の例である。

図１の一点鎖線で囲んだ範囲３５０ａ、３５０ｂ、３５０ｃは、３個の半導体デバイス３０１ａ、３０１ｂ、３０１ｃの各々において構成される信号経路であり、各信号経路３５０ａ、３５０ｂ、３５０ｃには複数の交差器３０２が含まれる。
各交差器３０２は図７の交差器１０２と同等である。
デバイス間には、接続経路３６０ａ、３６０ｂが配置されている。
デバイス間の接続経路３６０ａ、３６０ｂは、各デバイスが配置されている基板上の配線である。
各信号経路３５０ａ、３５０ｂ、３５０ｃは、接続経路３６０ａ、３６０ｂを介して接続されており、このため、信号経路３５０ａ、接続経路３６０ａ、信号経路３５０ｂ、接続経路３６０ｂ、信号経路３５０ｃが途切れることなく構成されている。
信号経路３５０ａ、接続経路３６０ａ、信号経路３５０ｂ、接続経路３６０ｂ、信号経路３５０ｃで構成され、アービタ３０３で終端される経路を流通経路と呼ぶ。
また、流通経路では、図７に示される２つのパス（図９、図１０において例示したパス１１０ａとパス１１０ｂ）が構成されている。

図２は、図７のビット生成器１００を示しているが、図１のビット生成器３００との関係を明確にするための説明を加えている。
図２のビット生成器１００には、遅延発生回路１０１において２つのパスが含まれる信号経路１５０が存在する。
信号経路１５０の各パスは、前述したように、それぞれのパス長が同一になるように設定されているが、デバイスへの実装に際して微差が生じている。
そして、ビット生成器１００には、信号経路１５０を終端するアービタ１０５（出力信号生成回路）が配置されている。
アービタ１０５は、前述したように、各パスを流れた信号のアービタ１０５への到達タイミングを監視し、パスごとの信号の到達タイミングの差に基づきパス間のパス長差の特性を反映する出力信号１０６を生成する。
なお、図２のビット生成器１００は、図１のビット生成器３００と違い、ＰＵＦ回路が１つのデバイス上に配置されている構成である。

図１のビット生成器３００では、図２の信号経路１５０が複数の半導体デバイス３０１ａ、３０１ｂ、３０１ｃ上に信号経路３５０ａ、３５０ｂ、３５０ｃとして構成されている。
また、図１の構成では、信号経路３５０ａ、接続経路３６０ａ、信号経路３５０ｂ、接続経路３６０ｂ、信号経路３５０ｃで構成される流通経路の２つのパスは、それぞれのパス長が同一になるように設定されているが、実装に際して微差が生じている。
そして、流通経路における各パスを信号が流れ、各デバイスを経由して半導体デバイス３０１ｃのアービタ３０３に入力される。
そして、アービタ３０３は、各パスを流れた信号の到達タイミングを監視し、パスごとの信号の到達タイミングの差に基づき、流通経路におけるパス間のパス長差の特性を反映する出力信号３０４を生成する。

なお、図１では、アービタ３０３をデバイス３（３０１ｃ）に配置しているが、他のデバイスに配置してもよい。
つまり、図１の構成例では、デバイス１、デバイス２、デバイス３の順番で信号が流通するため、３つのデバイスはデバイス１、デバイス２、デバイス３の順に順序づけられており、最後の順序であるデバイス３にアービタ３０３が配置されている。
しかしながら、例えば、デバイス１、デバイス２、デバイス３、デバイス２の順に信号が流通する場合には、最後の順序に相当するデバイス２にアービタ３０３を配置する。

本実施の形態では、遅延発生経路を３個のデバイスに分散して配置したことにより、３個のデバイスのうちの１個でも他のデバイスに変更すると全体としての特性が変化し、ビット生成器３００からの出力が変化する。
これによりデバイス単体のみならず、デバイスの組合せにおける同一性の認証が可能となる。
また、本実施の形態では、３個のデバイスの組合せ全体としてビットを生成・出力している。
３個のデバイスの各々にＰＵＦ回路を搭載して、デバイスごとにＰＵＦ回路からビットを出力する場合では、３個のデバイスの同一性を確認するためには、デバイスごとの認証が必要であるため、３回の認証処理が必要である。
これに対して、本実施の形態に係るビット生成回路では、３個のデバイスに対して１回の認証を行えばよく、また回路規模も小さくて済む。
これらの効果により、本実施の形態によるビット生成回路では、模造品対策を低コストで実現可能となる。

以上、本実施の形態では、複数個の半導体デバイスに対する固有情報を生成する装置を説明した。
より具体的には、単一の半導体デバイスに対する固有情報を生成する回路における、半導体デバイスの特性を発生させる部分回路を分割し、部分回路が複数個の半導体デバイスに分散して配置された装置を説明した。
また、単一の半導体デバイスに対する固有情報を生成する回路における、半導体デバイスの特性を発生させる部分回路の出力を判定してビットを生成する部分回路を有する装置を説明した。

また、本実施の形態に係るビット生成器のアービタで生成される出力信号は、複数のデバイスにわたって配置されている流通経路に固有の特性を反映するため、当該出力信号を検証することで複数デバイスの組合せにおける同一性の認証が可能であり、複数デバイスに対する認証処理を少ない回数で実現することができ、また、複数デバイスの認証に必要な回路規模やコード量を抑制することができることを説明した。

実施の形態２．
図３は、本実施の形態に係るビット生成器４００（信号処理システム）の構成例を示す。

図３に示すビット生成器４００は、特許文献１の回路を、３個の半導体デバイスに分割実装したものである。
特許文献１では、リングオシレータが特性回路にあたる。
図３では、図８におけるＮ個のリングオシレータを３個の部分回路に分割し、３個の半導体デバイスに配置することで、３個の半導体デバイス全ての特性によってビットが決定されるビット生成器４００を構成している。
図３において、ビット生成器４００は、リングオシレータ群４１０、制御回路４０２、周波数比較回路４０３によって構成される。
リングオシレータ群４１０は、３個の半導体デバイスに分割配置されたＮ（Ｎ≧２）個のリングオシレータによって構成される。デバイス間の境界には、選択回路４０４を配置している。
ビット生成器４００への入力信号４０５が選択信号となり、Ｎ個のクロックから２個が選択されるので、デバイス間の境界でＮ個の遅延経路全てを出力するのは、デバイスの入出力ピン数の無駄な消費となる。
そこで選択回路４０４により、一度に１つの遅延経路（リングオシレータ）を選択し、それに対するクロックを発生させる。
これを二度行うことで、入力信号４０５の値に対応する２つのクロックが発生し、それらの値が周波数比較回路４０３で判定される。
周波数比較回路４０３の比較結果により生成されたビットは出力信号４０６として出力される。
周波数比較回路４０３は、出力信号生成回路の例である。

図３の一点鎖線で囲んだ範囲４５０ａ、４５０ｂ、４５０ｃは、３個の半導体デバイス４０１ａ、４０１ｂ、４０１ｃの各々において構成される信号経路であり、各信号経路４５０ａ、４５０ｂ、４５０ｃにはＮ個のリングオシレータと選択回路４０４が含まれる。
また、デバイス間には、接続経路４６０ａ、４６０ｂが配置されている。
デバイス間の接続経路４６０ａ、４６０ｂは、各デバイスが配置されている基板上の配線である。
各信号経路４５０ａ、４５０ｂ、４５０ｃは、接続経路４６０ａ、４６０ｂを介して接続されており、このため、信号経路４５０ａ、接続経路４６０ａ、信号経路４５０ｂ、接続経路４６０ｂ、信号経路４５０ｃが途切れることなく構成されている。
信号経路４５０ａ、接続経路４６０ａ、信号経路４５０ｂ、接続経路４６０ｂ、信号経路４５０ｃで構成され、周波数比較回路４０３で終端される経路を流通経路と呼ぶ。

図４は、図８のビット生成器２００を示しているが、図３のビット生成器４００との関係を明確にするための説明を加えている。
図４のビット生成器２００では、信号経路２５０が含まれる。
信号経路２５０は、前述したように、それぞれが同一周波数のクロック信号を生成するように設定されているＮ個のリングオシレータ２０２と、Ｎ個のリングオシレータ２０２により生成されたＮ個のクロック信号の中から特定のクロック信号を選択する選択回路２０４とを備える。
また、図４のビット生成器２００には、周波数比較回路２０７（出力信号生成回路）が配置されている。
周波数比較回路２０７は、前述のように、選択回路２０４により選択された信号の周波数を監視し、監視結果に基づき、Ｎ個のリングオシレータにおける周波数特性を反映する出力信号２０８を生成する。
なお、図４のビット生成器２００は、図３のビット生成器４００と違い、ＰＵＦ回路が１つのデバイス上に配置されている構成である。

図３のビット生成器４００では、図４の信号経路２５０が複数の半導体デバイス４０１ａ、４０１ｂ、４０１ｃ上に信号経路４５０ａ、４５０ｂ、４５０ｃとして構成されている。
つまり、各信号経路４５０ａ、４５０ｂ、４５０ｃには、Ｎ個のリングオシレータと選択回路４０４が配置されている。
Ｎ個のリングオシレータは、それぞれが同一周波数のクロック信号を生成するように設定されているが、個体間のばらつきにより、生成するクロック信号の周波数に僅かな差がある。
各信号経路４５０ａ、４５０ｂ、４５０ｃの選択回路４０４は、制御回路４０２からの制御により、同じ段のリングオシレータからの信号を選択する。
例えば、制御回路４０２から最上段のリングオシレータを選択するよう指示された場合は、信号経路４５０ａの選択回路４０４は、信号経路４５０ａ内の最上段のリングオシレータからの信号を選択し、信号経路４５０ｂの選択回路４０４は、信号経路４５０ｂ内の最上段のリングオシレータからの信号を選択し、信号経路４５０ｃの選択回路４０４は、信号経路４５０ｃ内の最上段のリングオシレータからの信号を選択する。

信号経路４５０ａでは、Ｎ個のリングオシレータによりＮ個のクロック信号が生成され、選択回路４０４により特定のリングオシレータ（制御回路４０２により選択されたリングオシレータ）からのクロック信号が選択され、選択されたクロック信号が接続経路４６０ａに出力される。
信号経路４５０ｂでは、接続経路４６０ａから信号が入力され、Ｎ個のリングオシレータに入力され、Ｎ個のリングオシレータでＮ個のクロック信号が生成され、選択回路４０４により特定のリングオシレータ（制御回路４０２により選択されたリングオシレータ）からのクロック信号が選択され、選択されたクロック信号が接続経路４６０ｂに出力される。
信号経路４５０ｃでは、信号経路４５０ｂと同様の手順にて選択回路４０４により特定のリングオシレータ（制御回路４０２により選択されたリングオシレータ）からのクロック信号が選択され、選択されたクロック信号が周波数比較回路４０３に入力される。
制御回路４０２が毎回異なるリングオシレータを選択して、以上の動作を２回行う（例えば、１回目は最上段のリングオシレータを選択し、２回目は２段目のリングオシレータを選択する等）。
そして、周波数比較回路４０３が、入力した２回分のクロック信号の周波数を監視し、２回分のクロック信号の周波数を比較して、周波数が高いクロック信号を出力信号４０６とする。
この出力信号４０６には、各信号経路４５０ａ、４５０ｂ、４５０ｃ内のリングオシレータの周波数特性が反映される。

なお、図３では、周波数比較回路４０３はデバイス３に配置している。
周波数比較回路４０３は、デバイス１またはデバイス２にあってもよい。
つまり、図３の構成例では、デバイス１、デバイス２、デバイス３の順番で信号が流通するため、３つのデバイスはデバイス１、デバイス２、デバイス３の順に順序づけられており、最後の順序であるデバイス３に周波数比較回路４０３が配置されている。
しかしながら、例えば、デバイス１、デバイス２、デバイス３、デバイス２の順に信号が流通する場合には、最後の順序に相当するデバイス２に周波数比較回路４０３を配置する。
また、図３では制御回路４０２もデバイス３に配置しているが、制御回路４０２はどのデバイスに配置されていてもよい。
また、周波数比較回路４０３と制御回路４０２は異なるデバイスに配置されていてもよい。

このように、本実施の形態では、実施の形態１と同様の効果をリングオシレータを用いた構成により実現する方式を説明した。

また、本実施の形態に係るビット生成器の周波数比較回路で生成される出力信号は、複数のデバイスにわたって配置されている流通経路に固有の特性を反映するため、当該出力信号を検証することで複数デバイスの組合せにおける同一性の認証が可能であり、複数デバイスに対する認証処理を少ない回数で実現することができ、また、複数デバイスの認証に必要な回路規模やコード量を抑制することができることを説明した。

実施の形態３．
図５は、本実施の形態に係るビット生成器５００（信号処理システム）の構成例を示す。

図５に示すビット生成器５００は、非特許文献１の回路を３個の半導体デバイスに分割実装し、さらにデバイスが搭載される基板の配線をＰＵＦの特性回路として含む。
図１と比較して、図５は破線で示される範囲５０７が異なっている。
なお、図５は、要部のみを示しており、破線で示される範囲５０７以外の構成は、図１と同様である。
範囲５０７において、デバイス間の接続経路５０１、５０２には、複数に分岐する分岐経路５０３、５０４が含まれ、分岐経路５０３、５０４が次の順序のデバイス２（５１１ｂ）に収容される。
分岐経路５０３ａ、５０３ｂ、５０４ａ、５０４ｂは、各デバイスが配置される基板の配線により構成される。
また、デバイス２（５１１ｂ）内に選択回路５０５ａ、５０５ｂが設けられている。
そして、選択回路５０５ａには、分岐回路５０３ａからの入力信号、分岐回路５０３ｂからの入力信号のいずれを選択するかを指示する外部入力信号５０６ａが入力される。
同様に、選択回路５０５ｂには、分岐回路５０４ａからの入力信号、分岐回路５０４ｂからの入力信号のいずれを選択するかを指示する外部入力信号５０６ｂが入力される。
選択回路５０５ａ、５０５ｂは、後続の信号経路の各パスに接続されている。
後続の信号経路には、実施の形態１と同様に、複数の交差器５１２により構成される２つのパスが含まれる。
なお、作図上の理由から、デバイス３（５１１ｃ）の内部構成は図示を省略しているが、図１の信号経路３５０ｃとアービタ３０３が含まれ、信号経路３５０ｃの前段に分岐経路５０３ｃ、５０３ｄに接続する選択回路と、分岐経路５０４ｃ、５０４ｄに接続する選択回路が配置されている。
そして、デバイス２（５１１ｂ）と同様に、各選択回路が図１の信号経路３５０ｃの各パスに接続されている。

図５の範囲５０７では、デバイス１（５１１ａ）からの信号が基板上で接続経路５０１の分岐経路５０３ａ、５０４ｂに分岐し、また、接続経路５０２の分岐経路５０４ａ、５０４ｂに分岐する。
そして、分岐経路５０３ａ、５０３ｂを通った信号のそれぞれがデバイス２（５１１ｂ）の選択回路５０５ａに入力され、分岐経路５０４ａ、５０４ｂを通った信号のそれぞれがデバイス２（５１１ｂ）の選択回路５０５ｂに入力される。
そして、選択回路５０５ａでは、外部入力信号５０６ａに従って、分岐回路５０３ａからの入力信号、分岐回路５０３ｂからの入力信号のいずれを選択し、選択した信号を後段の信号経路のパスに出力する。
同様に、選択回路５０５ｂでは、外部入力信号５０６ｂに従って、分岐回路５０４ａからの入力信号、分岐回路５０４ｂからの入力信号のいずれかを選択し、選択した信号を後段の信号経路のパスに出力する。
デバイス３（５１１ｃ）においても、分岐経路５０３ｃ、５０３ｄ、５０４ｃ、５０４ｄからの入力信号に対して同様の動作を行う。

実施の形態３のビット生成器５００は、実施の形態１のビット生成器３００（図１）、すなわち、複数デバイスから構成されるＰＵＦ回路に対して変更を行ったが、単一デバイス（図７）に対してこの変更を行うことも可能である。
実施の形態３は、１つの信号を２つの分岐経路に分岐させているが、分岐経路の数はデバイスのピン数や基板サイズによって上限が決まる任意の数である。
分岐経路の数を増加させることでＰＵＦに対する基板特性の寄与が増加する。

以上のように、実施の形態３のビット生成器は、基板上に配線されるデバイス間の接続経路に分岐経路を設け、デバイスにおいて複数の分岐経路から入力した信号を選択可能としたことにより、基板の特性によっても出力が異なるビット生成器を実現する。
つまり、図５の分岐経路５０３ａ、５０３ｂ、５０４ａ、５０４ｂに着目すると、分岐経路５０３ａ、５０３ｂ、５０４ａ、５０４ｂは、それぞれ同じ長さとなるように調整されているが、実際には微差が生じている。
このため、分岐経路５０３ａ、５０３ｂ、５０４ａ、５０４ｂにおける経路長の差と、デバイス内の信号経路のパス間のパス長差の組合せにより生じる固有の特性（流通経路の経路長）を反映させた出力信号を生成することができる。
これにより、実施の形態１で説明したデバイスの組合せによる特性に基板の特性を組み合わせることが可能になり、複数デバイスと基板との組合せにおける同一性を識別可能となる。
このため、デバイスの組合せが同じであっても、それらを別の基板に搭載すると正常動作しなくなるため、実施の形態１および２と比較して、より強固な模倣品対策が実現可能となる。

以上、本実施の形態では、単一もしくは複数個の半導体デバイスとそれらが搭載された基板との組合せに対する固有情報を生成する装置を説明した。
また、単一の半導体デバイスに対する固有情報を生成する回路における、半導体デバイスの特性を発生させる部分回路、もしくは、その分割に対し、基板上の配線を回路の一部として取り入れた回路構成を説明した。

実施の形態４．
図６は、本実施の形態に係るビット生成器６００（信号処理システム）の構成例を示す。

図６に示すビット生成器６００は、特許文献１の回路を３個の半導体デバイスに分割実装し、さらにデバイスが搭載される基板の配線をＰＵＦの特性回路として含む。
図３と比較して、図６は破線で示される範囲６０７が異なっている。
なお、図６は、要部のみを示しており、破線で示される範囲６０７以外の構成は、図３と同様である。
範囲６０７において、デバイス間の接続経路６０１には、複数に分岐する分岐経路６０２が含まれ、分岐経路６２０が次の順序のデバイス２（５１１ｂ）に収容される。
分岐経路６０２ａ、６０２ｂ、６０２ｃ、６０２ｄは、各デバイスが配置される基板の配線により構成される。
また、デバイス２（６１１ｂ）内に選択回路６０３が設けられている。
そして、選択回路６０３には、分岐回路６０２ａ−ｄからの入力信号のうちのいずれを選択するかを指示する外部入力信号６０４が入力される。
なお、作図上の理由から、デバイス３（６１１ｃ）の内部構成は図示を省略しているが、図３の信号経路４５０ｃと周波数比較回路４０３が含まれ、信号経路４５０ｃの前段に分岐経路６０５ａ−ｄに接続する選択回路が配置されている。
そして、デバイス２（６１１ｂ）と同様に、当該選択回路が図３の信号経路４５０ｃのＮ個のリングオシレータに接続されている。

図６の範囲６０７では、デバイス１（６１１ａ）から信号が基板上で接続経路６０１の分岐経路６０２ａ−ｄに分岐し、分岐経路６０２ａ−ｄを通った信号のそれぞれがデバイス２（６１１ｂ）の選択回路６０３に入力される。
そして、選択回路６０３では、外部入力信号６０４に従って、分岐経路６０２ａ−ｄからの入力信号のうちのいずれかを選択し、選択した信号を後段の信号経路のＮ個のリングオシレータに出力する。
デバイス３（６１１ｃ）においても、分岐経路６０５ａ−ｄからの入力信号に対して同様の動作を行う。

なお、図６では分岐経路の数を４としているが、分岐経路の数はデバイスのピン数や基板サイズによって上限が決まる任意の数である。
分岐経路の数を増加させることでＰＵＦに対する基板特性の寄与が増加する。

このように、本実施の形態では、実施の形態３と同様の効果をリングオシレータを用いた構成により実現する方式を説明した。

１００ビット生成器、１０１遅延発生回路、１０２交差器、１０３選択信号、１０４信号、１０５アービタ、１０６出力信号、１５０信号経路、２００ビット生成器、２０１リングオシレータ群、２０２リングオシレータ、２０３信号線、２０４選択回路、２０５入力信号、２０６信号線、２０７周波数比較回路、２０８出力信号、２５０信号経路、３００ビット生成器、３０１半導体デバイス、３０２交差器、３０３アービタ、３０４出力信号、３５０信号経路、３６０接続経路、４００ビット生成器、４０１半導体デバイス、４０２制御回路、４０３周波数比較回路、４０４選択回路、４０５入力信号、４０６出力信号、４１０リングオシレータ群、４５０信号経路、４６０接続経路、５００ビット生成器、５０１接続経路、５０２接続経路、５０３分岐経路、５０４分岐経路、５０５選択回路、５０６外部入力信号、５１１半導体デバイス、５１２交差器、６００ビット生成器、６０１接続経路、６０２分岐経路、６０３選択回路、６０４外部入力信号、６０５分岐経路、６１１半導体デバイス。

Claims

複数のデバイスが所定の基板上に順序づけて配置される信号処理システムであって、
信号が流れる信号経路と、前記信号経路を終端し前記信号経路を流れた信号を監視する出力信号生成回路とが含まれ、前記信号経路を流れた信号に対する監視結果に基づき前記信号経路に固有の特性を反映する出力信号が前記出力信号生成回路により生成されるＰＵＦ（ＰｈｙｓｉｃａｌＵｎｃｌｏｎｅａｂｌｅＦｕｎｃｔｉｏｎ）回路の信号経路が前記複数のデバイスの各々に構成され、
各デバイスの信号経路は、接続経路を介して、次の順序のデバイスの信号経路と接続され、
前記複数のデバイスにおける信号経路及び前記基板の配線により構成されるデバイス間の接続経路により流通経路が構成され、
前記ＰＵＦ回路の出力信号生成回路が、前記複数のデバイスのうちの最後の順序のデバイスに配置されて前記流通経路を終端し、
所定の信号がデバイスの順序に従って前記流通経路を流れ、最後の順序のデバイスの前記出力信号生成回路に入力され、
最後の順序のデバイスの前記出力信号生成回路が、入力した信号を監視し、監視結果に基づき、前記流通経路に固有の特性を反映する出力信号を生成することを特徴とする信号処理システム。
デバイス間の接続経路は、複数に分岐する分岐経路を含み、
複数の分岐経路の各々が、次の順序のデバイスに収容されていることを特徴とする請求項１に記載の信号処理システム。
各デバイスは、前記複数の分岐経路と後続の信号経路とに接続している信号選択回路を有し、
前記信号選択回路は、前記複数の分岐経路から複数の信号を入力し、入力した前記複数の信号の中から特定の信号を選択し、選択した信号を、後続の信号経路に出力することを特徴とする請求項２に記載の信号処理システム。
前記信号処理システムは、
それぞれのパス長が同一になるように設定されている複数のパスが信号経路に含まれ、前記出力信号生成回路が各パスを流れた信号の前記出力信号生成回路への到達タイミングを監視し、パスごとの信号の到達タイミングの差に基づきパス間のパス長差の特性を反映する出力信号が前記出力信号生成回路により生成されるＰＵＦ回路の信号経路が前記複数のデバイスの各々に構成され、
各デバイスの信号経路の複数のパスは、接続経路に含まれる複数のパスを介して、次の順序のデバイスの信号経路の複数のパスと接続され、
前記複数のデバイスにおける信号経路及びデバイス間の接続経路により構成される流通経路に複数のパスが含まれ、
所定の信号がデバイスの順序に従って前記流通経路の各パスを流れ、最後の順序のデバイスの前記出力信号生成回路に入力され、
最後の順序のデバイスの前記出力信号生成回路が、前記流通経路の各パスを流れた信号の前記出力信号生成回路への到達タイミングを監視し、パスごとの信号の到達タイミングの差に基づき、前記流通経路におけるパス間のパス長差の特性を反映する出力信号を生成することを特徴とする請求項１〜３のいずれかに記載の信号処理システム。
前記信号処理システムは、
それぞれが同一周波数の信号を生成するように設定されている複数のリングオシレータと複数のリングオシレータにより生成された複数の信号の中から所定数の信号を選択する選択回路とを備える信号経路が含まれ、前記出力信号生成回路が前記選択回路により選択された信号の周波数を監視し、監視結果に基づき、複数のリングオシレータにおける周波数特性を反映する出力信号が前記出力信号生成回路により生成されるＰＵＦ回路の信号経路が前記複数のデバイスの各々に構成され、
各デバイスの信号経路は、リングオシレータ及び選択回路が含まれない接続経路を介して、次の順序のデバイスの信号経路と接続され、
前記複数のデバイスにおける信号経路及びデバイス間の接続経路により流通経路が構成され、
前記流通経路において、デバイスの信号経路ごとに、接続経路から入力された信号が複数のリングオシレータに出力され、複数のリングオシレータで生成された複数の信号から特定の信号が選択回路で選択され、選択された信号が接続経路に出力される動作が繰り返され、
最後の順序のデバイスの信号経路の選択回路で選択された信号が、最後の順序のデバイスの前記出力信号経路に入力され、
最後の順序のデバイスの前記出力信号生成回路が、入力した信号の周波数を監視し、監視結果に基づき、前記複数のデバイスの信号経路内のリングオシレータの周波数特性を反映する出力信号を生成することを特徴とする請求項１〜３のいずれかに記載の信号処理システム。