KR20110081992A - 데이터 신뢰성을 증가시키는 메모리 장치 프로그래밍 - Google Patents

데이터 신뢰성을 증가시키는 메모리 장치 프로그래밍 Download PDF

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KR20110081992A
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Abstract

메모리 어레이를 프로그래밍하기 위한 방법들, 메모리 장치들, 및 메모리 시스템들이 개시된다. 한 이러한 방법에서, 프로그램될 데이터의 타겟 신뢰성이 판정된다. 메모리 어레이의 서로 다른 그룹들의 메모리 셀들의 상대적 신뢰성이 판정된다. 데이터는 타겟 신뢰성에 대응하는 상대적 신뢰성을 갖는 어레이의 메모리 셀 그룹에 프로그램된다.

Description

데이터 신뢰성을 증가시키는 메모리 장치 프로그래밍{PROGRAMMING A MEMORY DEVICE TO INCREASE DATA RELIABILITY}
본 발명은 일반적으로 메모리 장치들에 관한 것으로, 특정 실시예에서 본 발명은 비휘발성 메모리 장치들에 관계된 것이다.
메모리 장치들은 컴퓨터들 또는 그외 전자장치들 내에 내부 반도체 집적회로들을 포함할 수 있다. 랜덤-액세스 메모리(RAM), 판독전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 정적 RAM(SRAM), 동기식 동적 RAM(SDRAM), 및 플래시 메모리를 포함한 많은 서로 다른 유형들의 메모리가 있다.
플래시 메모리 장치들은 광범위한 전자 응용들을 위한 비휘발성 메모리의 보급원으로 개발되었다. 플래시 메모리 장치들은 전형적으로 고 메모리 밀도들, 고 신뢰성, 및 저 전력 소비를 가능하게 하는 1-트랜지스터 메모리 셀을 사용한다. 플래시 메모리의 일반적 용도는 개인용 컴퓨터들, PDA들(personal digital assistants), 디지털 카메라들, 및 셀룰라 전화들을 포함한다. 기본 입력/출력 시스템(BIOS)와 같은 프로그램 코드 및 시스템 데이터는 전형적으로 개인용 컴퓨터 시스템들에서 사용하기 위해 플래시 메모리 장치들에 저장된다.
전자 시스템들의 성능 및 복잡성이 증가함에 따라, 시스템에 메모리를 추가해야 할 필요도 증가한다. 그러나, 시스템의 비용들을 계속하여 감소시키기 위해서, 부품수는 최소로 유지되어야 한다. 이것은 집적회로의 메모리 밀도를 증가시킴으로써 달성될 수 있다.
비휘발성 메모리에서 메모리 밀도는 복수 레벨 셀들(MLC)을 사용함으로써 증가될 수 있다. MLC 메모리는 부가적 셀들을 추가하고/하거나 다이의 크기를 증가시키지 않고 집적회로에 저장된 데이터량을 증가시킨다. MLC 방법은 각각의 메모리 셀 내 2 이상의 데이터 비트들을 저장한다.
그러나, MLC는 셀당 복수 상태들을 사용하기 위해서 임계 전압들을 더 엄격히 제어할 것을 요구한다. MLC 메모리 장치는 전형적으로 부분적으로는 더 밀접한 간격의 임계전압들을 요구하는 상태들의 양이 증가된 것에 기인하여 단일 레벨 셀(SLC) 메모리 장치보다 비트 오류율이 더 크다. 사진들을 저장하기 위해 사용되는 메모리 장치 내 배드(bad) 비트는 코드를 저장하는 메모리 장치 내 배드 비트보다는 더 용이하게 묵인될 수 있다. 사진 내 배드 비트는 수백만 화소들 중 한 배드 화소만을 야기할 수도 있겠지만 코드 혹은 그외 데이터 내 한 배드 비트는 전체 프로그램의 동작에 영향을 미치는 변질된 명령을 의미할 수도 있다.
위에 언급한 이유로, 그리고 본 명세서를 읽고 이해했을 때 당업자들에게 명백하게 될 이하 언급되는 다른 이유들로, 이 기술에서는 증가된 신뢰성과 함께 고 밀도를 갖는 메모리 장치에 대한 필요성이 있다.
도 1은 메모리 시스템의 일실시예의 블록도이다.
도 2는 도 1의 메모리 어레이에 따라 비휘발성 메모리 어레이의 부분의 일실시예의 개략도이다.
도 3은 신뢰성 판정에 기초하여 메모리 어레이에 데이터를 프로그래밍하는 방법의 일실시예의 흐름도이다.
도 4는 신뢰성 판정에 기초하여 메모리 어레이에 데이터를 프로그래밍하는 방법의 대안적 일실시예의 흐름도이다.
발명의 다음 상세한 설명에서, 이의 일부를 이루며 예시로서 발명이 실시될 수 있는 특정 실시예들이 도시된 첨부된 도면들을 참조한다. 도면들에서, 몇몇 도면에서 동일 구성요소에 동일 참조부호를 사용한다. 이들 실시예들은 당업자들이 발명을 실시할 수 있게 할만큼 충분히 상세히 기술된다. 다른 실시예들이 이용될 수 있고, 본 발명의 범위 내에서 구조적, 논리적, 및 전기적 변경들이 행해질 수 있다. 따라서, 다음 상세한 설명은 제한적 의미로 취해지지 않아야 하며 본 발명의 범위는 첨부된 청구항들 및 이의 균등물들에 의해서만 정의된다.
도 1은 비휘발성 메모리 장치(100)를 포함하는 메모리 시스템(120)의 기능 블록도이다. 메모리 장치(100)는 본 프로그래밍 실시예들을 이해하는데 도움을 주는 메모리의 특징들에 중점을 두기 위해 단순화되었다. 메모리 장치(100)는 외부 제어기(110)에 결합된다. 제어기(110)는 마이크로프로세서 혹은 이외 어떤 다른 유형의 제어회로일 수 있다.
메모리 장치(100)는 도 2에 도시되고 이하 논의되는 것들과 같은 비휘발성 메모리 셀 어레이(130)를 포함한다. 메모리 어레이(130)는 뱅크들의 워드라인 행들과 같은 액세스 라인들과 비트라인 열들(column)과 같은 데이터 라인들로 배열된다. 일실시예에서, 메모리 어레이(130)의 열들은 직렬 스트링들의 메모리 셀들로 구성된다. 이 기술에 공지된 바와 같이, 어레이가 NAND 아키텍처인지, AND 아키텍처인지, NOR 아키텍처인지는 비트라인들에 셀들의 연결에 따라 결정된다.
I/O 회로(160)를 통해 제공되는 어드레스 신호들을 래치하기 위해 어드레스 버퍼 회로(140)가 제공된다. 메모리 어레이(130)에 액세스하기 위해서 어드레스 신호들이 행 디코더(144) 및 열 디코더(146)에 의해 수신되어 디코딩된다. 어드레스 입력 연결들의 수는 메모리 어레이(130)의 밀도 및 아키텍처에 좌우됨을 당업자들은 본 설명에 따라 알게 될 것이다. 즉, 어드레스들의 수는 메모리 셀의 수가 증가됨에 따라 그리고 뱅크 및 블록의 수가 증가됨에 따라 증가한다.
메모리 장치(100)는 감지 증폭기 회로(150)를 사용하여 메모리 어레이 열들에서 전압 혹은 전류 변화들을 감지함으로써 메모리 어레이(130) 내 데이터를 읽는다. 일실시예에서, 감지 증폭기 회로(150)는 메모리 어레이(130)로부터 한 행의 데이터를 판독하고 래치하기 위해 결합된다. 복수의 데이터 연결들을 통해 제어기(110)와의 어드레스 통신뿐만 아니라 양방향 데이터 통신을 위해서 데이터 입력 및 출력 버퍼 회로(160)가 포함된다. 메모리 어레이에 데이터를 기입하기 위해 기입회로(155)가 제공된다.
메모리 제어회로(170)는 프로세서(110)로부터 제어 연결들(172) 상에 제공되는 신호들을 디코딩한다. 이들 신호들은 데이터 판독, 데이터 기입(프로그램), 및 소거 동작들을 포함한 메모리 어레이(130)에 대한 동작들을 제어하기 위해 사용된다. 메모리 제어 회로(170)는 메모리 제어신호들을 발생하기 위한 상태머신, 시퀀서, 혹은 이외 어떤 다른 유형의 제어기일 수 있다. 일실시예에서, 메모리 제어회로(170)는 도 3에 도시된 프로그래밍 실시예를 수행하게 구성된다. 메모리 제어회로(170)는 메모리 어레이(130)로부터 데이터의 판독을 제어하게 더욱 구성된다.
도 2는 이하 논의되는 데이터 전송 방법의 실시예들이 동작하는 비휘발성 메모리 셀들의 직렬 스트링들을 포함하는 NAND 아키텍처 메모리 어레이(201)의 부분의 개략도이다. 이하의 논의가 NAND 메모리 장치를 언급할지라도, 본 실시예들은 이러한 아키텍처로 제한되는 것은 아니며 다른 메모리 장치 아키텍처들에서도 사용될 수 있다.
어레이는 직렬 스트링들(204, 205)과 같은 열들로 배열된 비휘발성 메모리 셀(201)(예를 들면, 플로팅 게이트) 어레이로 구성된다. 셀들(201)의 각각은 각각의 직렬 스트링들(204, 205)에서 드레인과 소스가 서로 결합된다. 복수의 직렬 스트링들(204, 205)에 걸쳐 있는 워드라인(WL0 ~ WL31)은 행 내에 메모리 셀들의 제어 게이트들을 바이어스하기 위해서 행 내에 각 메모리 셀의 제어 게이트들에 연결된다. 비트라인들(BL1, BL2)은 결국엔 한 특정의 비트라인 상에 전류를 감지함으로써 각 셀의 상태를 검출하는 감지 증폭기들(도시되지 않음)에 연결된다.
메모리 셀들의 각각의 직렬 스트링들(204, 205)은 소스 선택 게이트(216, 217)에 의해 소스 라인(206)에, 그리고 드레인 선택 게이트(212, 213)에 의해 개개의 비트라인(BL1, BL2)에 결합된다. 소스 선택 게이트들(216, 217)은 이들의 제어 게이트들에 결합된 소스 선택 게이트 제어라인 SG(S)(218)에 의해 제어된다. 드레인 선택 게이트들(212, 213)은 드레인 선택 게이트 제어 라인 SG(D)(214)에 의해 제어된다.
각각의 메모리 셀은 단일 레벨 셀(SLC) 혹은 복수 레벨 셀(MLC)으로서 프로그램될 수 있다. 각각의 셀의 임계 전압(Vt)은 셀에 저장된 데이터를 나타낸다. 예를 들어, SLC에서, 0.5V의 Vt는 프로그램된 셀을 나타낼 수도 있고 -0.5V의 Vt는 소거된 셀을 나타낼 수도 있을 것이다. MLC는 각각이 다른 상태를 나타내는 복수의 Vt 범위들을 가질 수 있다. 복수 레벨 셀들은 셀에 저장된 특정 전압 범위에 비트 패턴을 할당함으로써 통상적인 플래시 셀의 아날로그 본질을 이용할 수 있다. 이 기술은 셀에 할당된 전압 범위들의 량에 따라, 셀당 2 이상의 비트들을 저장할 수 있게 한다.
드레인측에 가장 가까운 메모리 스트링들의 맨 위와 소스라인에 가장 가까운 메모리 스트링들의 맨 아래에 있는 메모리 셀들에 프로그램된 데이터는 스트링의 다른 영역들에 프로그램된 데이터보다는 통계적으로 비트 오류율이 더 높다. 이에 따라, 더 높은 신뢰성을 요구하는 데이터는 메모리 스트링들의 더 중앙 영역들에 프로그램될 수도 있을 것이다. 비트 오류율이 높아도 묵인할 수 있는 데이터는 메모리 스트링들의 상측 및 하측 영역들에 프로그램될 수 있다.
프로그램 코드는 전형적으로 프로그래밍에서 오류들을 묵인할 수 없다. 한개의 오류 비트는 올바르게 동작하는 프로그램과 전혀 동작하지 못하는 프로그램 간의 차이를 의미한다. 이에 따라, 프로그램 코드는 메모리 스트링들의 신뢰성이 더 높은 영역에 프로그램되는 것에서 더 득을 볼 것이다.
이미지 데이터는 전형적으로 더 높은 오류율을 묵인할 수 있다. 변질된 이미지 데이터는 이미지의 일부 화소들이 빠지거나 맞는 데이터를 표시하지 않게 될 것임을 의미할 것이다. 그러나, 수백만 화소들의 이미지에서 몇개의 변질된 화소들은 일반 사람은 알아차리지 못할 것이다. 이에 따라, 이미지 데이터는 비트 오류율이 더 높은 스트링의 영역들에 프로그램될 수 있다.
메모리 셀의 신뢰성의 일면은 얼마나 정확하게 타겟 임계전압으로 프로그램될 수 있는가와 이어서 이 임계전압을 얼마나 잘 보유할 수 있는가에 의해 결정된다. MLC 장치에서는 프로그래밍 마진들이 SLC 메모리에 비해 비교적 작기 때문에 타겟 임계전압을 유지하는 메모리 셀이 요망된다.
메모리의 영역의 상대적 신뢰성(예를 들면, 비트 오류율)은 나머지 메모리 어레이에 관련하여 상대적이다. 예를 들어, 메모리 셀들의 비교적 신뢰성이 낮은 영역은 나머지 메모리 어레이보다 비트 오류율이 더 크다. 이 영역은, 앞에서 논의된 바와 같이, 어레이의 드레인측에 더 가까운 몇개의 워드라인들과 어레이의 소스측에 더 가까운 몇개의 워드라인들일 수도 있을 것이다. 반대로, 메모리 셀들의 비교적 높은 신뢰성의 영역은 나머지 메모리 어레이보다 비트 오류율이 더 낮다. 이 영역은 어레이의 중앙 영역일 수도 있을 것이다.
도 3은 프로그래밍 신뢰성을 개선하기 위해서 비휘발성 메모리 셀들을 프로그램하기 위한 방법의 일실시예의 흐름도이다. 이 실시예는 맨 위에 워드라인들과 맨 아래에 워드라인들이 신뢰성이 가능 낮은 것으로 가정한다(예를 들면, 가장 큰 비트 오류율을 갖는다). 대안적 실시예들은 상측에 2개 이상의 워드라인들과 하측에 2개 이상의 워드라인들이 신뢰성이 가장 낮은 것으로 가정할 수 있다. 또한, 직렬 스트링의 상측에 신뢰성이 덜한 워드라인들의 량은 직렬 스트링의 하측에 신뢰성이 덜한 워드라인들의 량과 같을 필요는 없다.
도 3을 참조하면, 프로그램될 데이터의 유형이 판정된다(301). 이 판정은 데이터가 이미지인지 아니면 코드인지를 판정하는 알고리즘을 수행하는 제어기에 의해 행해질 수 있다. 다른 실시예에서, 사용자는 데이터 유형 또는 요구되는 신뢰성의 표시를 입력할 수 있다.
데이터로 프로그램될 메모리 어레이의 영역은 프로그램될 데이터의 타겟 신뢰성에 기초하여 결정된다(303). 앞에 기술된 바와 같이, 더 높은 신뢰성을 요구하는 데이터는 메모리의 직렬 스트링들의 더 중앙의 부분에 프로그램된다. 더 높은 비트 오류율을 묵인할 수 있는 데이터는 직렬 스트링의 바깥쪽 부분들에 프로그램된다.
실제 프로그래밍 동작이 수행되고(305), 프로그래밍이 성공적이었는지를 판정하기 위해 검증 동작이 이어진다. 이 동작은 데이터의 유형(예를 들면, 코드인지 이미지인지) 및 프로그램될 메모리의 영역의 결정에 응하여 수행된다.
비휘발성 메모리 셀의 전형적인 프로그래밍 동작 중에, 프로그램될 선택된 메모리 셀의 제어 게이트는 일련의 증분되는 전압 프로그래밍 펄스들로 바이어스된다. 초기 프로그래밍 펄스는 소정의 프로그래밍 전압(예를 들면, 대략 16V)보다 큰 초기 전압에서 시작한다. 이어지는 프로그래밍 펄스들은 스텝 전압만큼 증분적으로 증가된다.
셀의 임계전압이 타겟 프로그램 레벨로 증가하였는지를 판정하기 위해 각 프로그래밍 펄스 후에 검증 동작이 수행된다. 검증 펄스는 전형적으로, 각 프로그래밍 펄스 사이에서 선택된 워드라인들(즉, 메모리 제어 게이트들)를 바이어스하는 램프(ramp) 전압이다. 선택된 워드라인 상에 메모리 셀들은 셀들이 프로그램되어 있는 임계전압에 램프 전압이 도달할 때 턴 온 한다. 메모리 셀들이 턴 온 할 때 프로그램되는 메모리 셀들에 결합된 비트라인들 상에 전류가 흐른다. 이 전류 흐름은 메모리 셀에 저장된 데이터가 타겟 데이터와 동일한지는 판정하기 위해 비교 동작이 수행되어야 함을 비교 회로에 지시하는 감지 증폭기들에 의해 검출된다.
도 4의 흐름도에 도시된 또 다른 실시예에서, 메모리 어레이의 최소 신뢰성의 워드라인들은 집적회로의 실험 테스트에 의해 판정될 수 있다. 이것은 어느 영역들이 더 정확하게 프로그램될 수 있고 어느 영역이 전하를 더 잘 보유하는지를 판정하기 위해 메모리 어레이의 서로 다른 영역들에 일련의 기입 및 이로부터 판독에 의해 달성될 수 있다. 직렬 스트링의 중앙에 워드라인의 메모리 셀들이 다른 워드라인들보다 비트 오류율이 더 높은 것으로 판명된다면, 이 특정의 워드라인의 메모리 셀들을 플래그(flag) 하고 이 셀들은 더 높은 오류율들을 묵인할 수 있는 데이터용으로 사용된다.
도 4를 참조하면, 프로그래밍 방법은 다른 워드라인들(402)에 비해 더 높은 비트 오류율을 갖는 어레이의 메모리 셀들의 워드라인들을 판정한다. 이것은 메모리 장치의 실험 테스트에 의해 달성된다.
프로그램될 데이터의 유형이 판정된다(404). 다른 실시예에서와 같이, 이것은 데이터 유형을 판정하는 알고리즘을 실행하는 제어기에 의해서, 혹은 사용자 입력에 의해서, 혹은 이외 어떤 다른 데이터 판정 방법에 의해서 달성될 수 있다.
이어서 데이터의 유형 및 메모리 어레이의 신뢰성이 다른 영역들의 판정에 응하여 데이터가 프로그램된다(406). 더 큰 비트 오류율을 묵인할 수 있는 데이터는 덜 신뢰성 있는 영역들에 프로그램되고 고 비트 오류율을 묵인할 수 없는 데이터는 메모리 어레이의 더 신뢰성 있는 영역들에 프로그램된다.
결론
요약하여, 하나 이상의 실시예들은 저장되는 데이터의 타겟 신뢰성과 데이터가 저장될 메모리의 영역의 상대적 신뢰성에 기초하여 메모리 어레이의 영역들에 데이터를 저장한다. 비교적 큰 신뢰성 타겟을 갖는 데이터(예를 들면, 프로그램 코드)는 다른 영역들보다 더 신뢰성 있는 것으로 발견된 메모리의 영역(예를 들면, 직렬 메모리 스트링들의 중앙 부분들)에 저장된다. 비교적 낮은 타겟 신뢰성을 갖는 데이터(예를 들면, 이미지 데이터)는 다른 영역들보다 덜 신뢰성 있는 것으로 발견된 메모리의 영역(예를 들면, 직렬 메모리 스트링들의 상측 및 하측 워드라인들)에 저장된다.
특정 실시예들이 여기에 예시되고 기술되었을지라도, 동일 목적을 달성하기 위해 계산되는 어떠한 배열이든 도시된 특정 실시예들을 대신할 수 있음을 당업자들은 알 것이다. 발명의 많은 적응들이 당업자들에게 명백할 것이다. 따라서, 이 출원은 발명의 임의의 적응들 또는 변형들도 포함한다. 이 발명은 분명히 다음의 청구항들 및 이들의 균등물들에 의해서만 제한되는 것이다.

Claims (20)

  1. 메모리 어레이를 프로그래밍하는 방법에 있어서,
    프로그램될 데이터의 타겟 신뢰성을 판정하는 단계; 및
    상기 타겟 신뢰성에 응하여 판정된 상기 메모리 어레이의 영역들에 상기 데이터를 프로그래밍하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서, 상기 영역들은 상기 어레이의 드레인측에 인접하고 상기 어레이의 소스 라인에 인접한 상기 어레이의 메모리 셀들을 포함하는, 방법.
  3. 청구항 1에 있어서, 프로그래밍은 초기 프로그래밍 전압을 갖는 적어도 한 프로그래밍 펄스를 발생하는 단계를 포함하고 임의의 후속되는 프로그래밍 펄스들은 이전 프로그래밍 펄스에 대해 스텝 전압만큼 증가되는, 방법.
  4. 청구항 3에 있어서, 각각의 후속 프로그래밍 펄스는 검증 펄스가 선행되는, 방법.
  5. 청구항 1에 있어서, 상기 영역은 상기 어레이의 상측 액세스 라인에 결합된 메모리 셀들 및 상기 어레이의 하측 액세스 라인에 결합된 메모리 셀들을 포함하는, 방법.
  6. 청구항 1에 있어서, 상기 타겟 신뢰성은 프로그래밍될 데이터의 유형에 응하여 판정되는, 방법.
  7. 청구항 6에 있어서, 상기 데이터의 유형은 이미지 데이터 및 프로그램 코드 중 하나를 포함하는, 방법.
  8. 청구항 1에 있어서, 판정단계는 상기 타겟 신뢰성의 표시에 대응하는 사용자 입력을 수신하는 단계를 포함하는, 방법.
  9. 청구항 1에 있어서, 상기 메모리 어레이의 고 비트 오류율 영역들을 판정하는 단계;
    상기 메모리 어레이에 프로그램될 데이터의 유형을 판정하는 단계; 및
    적어도 부분적으로 상기 고 비트 오류율 영역들 및 상기 데이터 유형에 응하여 판정되는 상기 메모리 어레이의 영역들에 상기 데이터를 프로그래밍하는 단계를 더 포함하는, 방법.
  10. 청구항 9에 있어서, 상기 고 비트 오류율 영역들을 판정하는 단계는 어느 메모리 셀들이 정확하게 전하를 보존할 수 없는지를 판정하기 위해 상기 메모리 어레이에 실험적 테스트를 수행하는 단계를 포함하는, 방법.
  11. 청구항 10에 있어서, 상기 실험 테스트는 상기 메모리 어레이에 일련의 기입 및 판독 동작들을 포함하는, 방법.
  12. 청구항 10에 있어서, 상기 실험 테스트는 상기 메모리 어레이의 영역들이 얼마나 정확하게 타겟 임계전압으로 프로그램될 수 있는지를 판정하는 단계를 포함하는, 방법.
  13. 청구항 9에 있어서, 상기 데이터를 프로그래밍하는 단계는 비교적 고 비트 오류율을 갖는 상기 메모리 어레이의 영역들에 이미지 데이터를 프로그래밍하고 비교적 저 비트 오류율을 갖는 상기 메모리 어레이의 영역들에 프로그램 코드 데이터를 프로그래밍하는 단계를 포함하는, 방법.
  14. 청구항 9에 있어서, 상기 데이터의 프로그래밍을 검증하는 단계를 더 포함하는, 방법.
  15. 비휘발성 메모리 장치에 있어서,
    메모리 셀들의 비교적 저 신뢰성 영역들을 갖는 메모리 어레이; 및
    상기 메모리 장치의 동작을 제어하기 위한 것으로, 비교적 낮은 타겟 신뢰성을 갖는 데이터로 메모리 셀들의 비교적 낮은 신뢰성 영역들을 프로그램하게 구성된 메모리 제어회로를 포함하는, 비휘발성 메모리 장치.
  16. 청구항 15에 있어서, 상기 메모리 어레이는 NAND 아키텍처를 포함하는, 비휘발성 메모리 장치.
  17. 청구항 15에 있어서, 상기 메모리 제어회로는 상기 비교적 낮은 신뢰성 영역들 이외의 메모리 셀들의 영역들에 비교적 높은 타겟 신뢰성을 갖는 데이터를 프로그램하게 더욱 구성된, 비휘발성 메모리 장치.
  18. 청구항 17에 있어서, 상기 비교적 낮은 타겟 신뢰성을 갖는 상기 메모리 셀들의 영역들은 고 비트 오류율을 갖는 메모리 셀들을 포함하는, 비휘발성 메모리 장치.
  19. 메모리 시스템에 있어서,
    메모리 신호들로 상기 메모리 시스템의 동작을 제어하기 위한 시스템 제어기; 및
    상기 시스템 제어기에 결합되고 상기 메모리 신호들에 응하여 동작하는 메모리 장치를 포함하며, 상기 메모리 장치는,
    비교적 낮은 신뢰성을 갖는 제 1 그룹의 메모리 셀들 및 비교적 높은 신뢰성을 갖는 제 2 그룹의 메모리 셀들을 갖는 비휘발성 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 결합되고, 프로그램될 데이터 유형을 받아들이고 상기 데이터 유형 및 상기 메모리 셀들의 그룹의 상대적 신뢰성에 응하여 상기 제 1 그룹의 메모리 셀들 혹은 상기 제 2 그룹의 메모리 셀들 중 하나에 데이터를 프로그램하게 프로그래밍 신호를 발생시키도록 구성된 메모리 제어회로를 포함하는, 메모리 시스템.
  20. 청구항 19에 있어서, 메모리 제어회로는 이미지 데이터를 상기 제 1 그룹의 메모리 셀들에 프로그램하고 코드 데이터를 상기 제 2 그룹의 메모리 셀들에 프로그램하게 더욱 구성된, 메모리 시스템.
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