CN114974334A - 半导体存储装置 - Google Patents

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CN114974334A CN202110833925.4A CN202110833925A CN114974334A CN 114974334 A CN114974334 A CN 114974334A CN 202110833925 A CN202110833925 A CN 202110833925A CN 114974334 A CN114974334 A CN 114974334A
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Abstract

实施方式的非易失性存储器(2)具有：具备多个存储器单元晶体管(MT)的存储器单元阵列(23)；分别与多个存储器单元晶体管(MT)的多个栅极连接的多个字线(WL)；与多个字线(WL)的至少一个连接的VPGM监视器(34)；以及定序器(27)。定序器(27)在向存储器单元阵列(23)写入数据时，在对从多个字线(WL)之中选择的选择字线WLs施加了写入电压VPGM时，通过VPGM监视器34检测选择字线WLs的电压，进行检测出的检测电压DV是否达到了规定值的判定。

Description

半导体存储装置
相关申请的引用
本申请以2021年02月18日提出申请的在先的日本专利申请第2021－024460号的优先权的利益为基础，并且要求其利益，在此通过引用包含其内容整体。
技术领域
本发明的实施方式涉及半导体存储装置。
背景技术
存在省略了验证动作的半导体存储装置。
发明内容
发明的实施方式目的在于提供一种写入性能提高了的半导体存储装置。
一个实施方式的半导体存储装置具有：存储器单元阵列，具备多个存储器单元晶体管；多个字线，分别与所述多个存储器单元晶体管的多个栅极连接；电压检测电路，与所述多个字线的至少一个字线连接；以及控制电路，在向所述存储器单元阵列写入数据时，在对从所述多个字线之中选择的选择字线施加了写入电压时，通过所述电压检测电路检测所述选择字线的电压，进行检测出的检测电压是否达到了规定值的判定。
根据上述构成，能够提供写入性能提高了的半导体存储装置。
附图说明
图1是本实施方式的存储器系统的框图。
图2是本实施方式的非易失性存储器的框图。
图3是本实施方式的读出放大器的框图。
图4是本实施方式的非易失性存储器的电路图。
图5是表示本实施方式的写入动作的流程图。
图6是表示本实施方式的选择字线的电压与检测电压的图表。
图7是本实施方式的其他例的非易失性存储器的框图。
图8是本实施方式的其他例的非易失性存储器的电路图。
图9是表示本实施方式的变形例1的写入动作的流程图。
图10是表示本实施方式的变形例2的写入动作的流程图。
图11是表示本实施方式的变形例3的选择字线的电压与电压检测定时的图表。
图12是表示本实施方式的变形例4的选择字线的电压与电压检测定时的图表。
图13是表示本实施方式的变形例5的规定值的设定方法的图。
图14是表示本实施方式的变形例6的规定值的设定方法的图。
图15是本实施方式的变形例7的非易失性存储器的框图。
图16是表示本实施方式的变形例7的擦除动作的流程图。
具体实施方式
以下，参照附图对实施方式进行说明。
(存储器系统的构成)
图1是存储器系统的框图。本实施方式的存储器系统具备存储器控制器1和非易失性存储器2。存储器系统能够与主机连接。主机例如是个人计算机、便携终端等电子设备。
非易失性存储器2是非易失性地存储数据的半导体存储装置，例如具备NAND型闪存。在本实施方式中，对非易失性存储器2是具有每个存储器单元晶体管MT能够存储1bit的存储器单元晶体管MT的NAND存储器、即1bit/Cell(SLC：Single Level Cell，单级单元)的NAND存储器的情况进行说明，但并不限定于此。
例如，非易失性存储器2也可以是具有每个存储器单元晶体管MT能够存储2bit或3bit的存储器单元晶体管MT的NAND存储器、即2bit/Cell(MLC：Mulitplr Level Cell，多级单元)或3bit/Cell(TLC：Triple Level Cell，三级单元)等多值单元的NAND存储器。非易失性存储器2被三维化。
存储器控制器1与非易失性存储器2经由NAND总线而连接。存储器控制器1按照来自主机的写入请求控制向非易失性存储器2的数据的写入。另外，存储器控制器1按照来自主机的读出请求控制从非易失性存储器2的数据的读出。存储器控制器1具备RAM(RandomAccess Memory)11、处理器12、主机接口13、ECC(Error Check and Correct，错误检查和纠正)电路14以及存储器接口15。RAM11、处理器12、主机接口13、ECC电路14以及存储器接口15彼此通过内部总线16而相互连接。
主机接口13将从主机接收到的请求、作为用户数据的写入数据等输出至内部总线16。另外，主机接口13将从非易失性存储器2读出的用户数据、来自处理器12的响应等发送至主机。
存储器接口15基于处理器12的指示，控制将用户数据等向非易失性存储器2写入的写入处理以及将用户数据等从非易失性存储器2读出的读出处理。
RAM11在将从主机接收到的用户数据存储到非易失性存储器2之前暂时储存。RAM11在将从非易失性存储器2读出的数据发送至主机之前暂时储存。RAM11例如是SRAM(Static Random Access Memory)、DRAM(Dynamic Random Access Memory)等通用存储器。
处理器12统一控制存储器控制器1。处理器12例如是CPU(Central ProcessingUnit)、MPU(Micro Processing Unit)等。处理器12在从主机经由主机接口13接收到请求的情况下，按照该请求进行控制。例如，处理器12根据来自主机的请求，指示存储器接口15向非易失性存储器2写入用户数据。另外，处理器12按照来自主机的请求，指示存储器接口15从非易失性存储器2读出用户数据。
处理器12针对存储于RAM11的用户数据，决定非易失性存储器2上的储存区域(以下，称作存储器区域)。用户数据经由内部总线16储存于RAM11。处理器12对作为写入单位的页单位的数据、即页数据实施存储器区域的决定。在本说明书中，将储存于非易失性存储器2的1页的用户数据定义为单元数据。单元数据例如由ECC电路14编码并作为码字(日文：符号語)储存于非易失性存储器2。
另外，编码不是必须的。存储器控制器1也可以不进行编码而将单元数据储存于非易失性存储器2，但在图1中，作为一个构成例，示出了进行编码的构成。在存储器控制器1不进行编码的情况下，页数据与单元数据一致。另外，可以基于一个单元数据生成一个码字，也可以基于单元数据被分割后的分割数据生成一个码字。另外，也可以使用多个单元数据生成一个码字。
处理器12按每个单元数据决定写入目的地的非易失性存储器2的存储器区域。对非易失性存储器2的存储器区域分配物理地址。处理器12使用物理地址来管理单元数据的写入目的地的存储器区域。处理器12指定所决定的存储器区域的物理地址，指示存储器接口15将用户数据写入非易失性存储器2。处理器12管理用户数据的逻辑地址(主机所管理的逻辑地址)与物理地址的对应。处理器12在接收到来自主机的包含逻辑地址的读出请求的情况下，确定与逻辑地址对应的物理地址，指定物理地址，并指示存储器接口15读出用户数据。
ECC电路14对储存于RAM11的用户数据进行编码并生成码字。另外，ECC电路14对从非易失性存储器2读出的码字进行解码。
在图1中，示出了存储器控制器1分别具备ECC电路14和存储器接口15的构成例。然而，ECC电路14也可以内置于存储器接口15。另外，ECC电路14也可以内置于非易失性存储器2。
在从主机接收到写入请求的情况下，存储器控制器1如以下那样进行动作。处理器12将写入数据暂时存储于RAM11。处理器12读出存储在RAM11的数据，并输入至ECC电路14。ECC电路14对所输入的数据进行编码，并将码字提供给存储器接口15。存储器接口15将所输入的码字写入非易失性存储器2。
在从主机接收到读出请求的情况下，存储器控制器1如以下那样进行动作。存储器接口15将从非易失性存储器2读出的码字提供给ECC电路14。ECC电路14对所输入的码字进行解码，并将解码后的数据存储于RAM11。处理器12将存储在RAM11的数据经由主机接口13发送至主机。
(非易失性存储器的构成)
图2是非易失性存储器2的框图。非易失性存储器2具备逻辑控制电路21、输入输出电路22、存储器单元阵列23、读出放大器24、行解码器25、寄存器26、定序器27、电压生成电路28、地址译码器29、驱动器30、输入输出用焊盘组31、逻辑控制用焊盘组32以及电源输入用端子组33。
逻辑控制电路21以及输入输出电路22经由NAND总线而与存储器控制器1连接。输入输出电路22经由NAND总线与存储器控制器1之间收发信号DQ(例如DQ0～DQ7)。
逻辑控制电路21经由NAND总线从存储器控制器1接收外部控制信号(例如，芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读出使能信号RE、/RE以及写保护信号/WP)。另外，逻辑控制电路21经由NAND总线向存储器控制器1发送就绪·忙信号R/B。
逻辑控制电路21当接收到来自存储器控制器1的外部控制信号时，根据外部控制信号向输入输出电路22输出内部控制信号。
输入输出电路22根据来自逻辑控制电路21的内部控制信号，将从输入输出用焊盘组31输入的数据输出至读出放大器24内的数据锁存电路XDL以及寄存器26。另外，将来自多个数据锁存电路XDL或寄存器26的数据输出至输入输出用焊盘组31。
存储器单元阵列23具备多个存储器单元晶体管MT(图4)。存储器单元阵列23如后述那样，具备多个块(存储器块)BLK。多个块BLK分别具备多个存储器单元晶体管(存储器单元)MT。为了控制施加于存储器单元晶体管MT的电压，在存储器单元阵列23中配设多个位线、多个字线以及源极线等。关于各块BLK的具体构成之后进行叙述。
输入输出用焊盘组31为了与存储器控制器1之间进行包含数据在内的各信号的收发，具备与信号DQ＜7：0＞以及数据选通信号DQS、/DQS对应的多个端子(焊盘)。
逻辑控制用焊盘组32为了与存储器控制器1之间进行各信号的收发，具备与芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、允许写入信号/WE、读出使能信号RE、/RE以及写保护信号/WP对应的多个端子(焊盘)。附加在信号名中的"/"表示低电平有效(active low)。
信号/CE使非易失性存储器2的选择成为可能。信号CLE能够将作为信号DQ发送的指令锁存在指令寄存器中。信号ALE能够将作为信号DQ发送的地址锁存在地址寄存器中。信号/WE使写入成为可能。信号RE使读出成为可能。信号/WP禁止写入以及擦除。信号R/B表示非易失性存储器2为就绪状态(能够受理来自外部的命令的状态)、还是忙状态(无法受理来自外部的命令的状态)。存储器控制器1通过接收信号R/B，能够了解非易失性存储器2的状态。
电源输入用端子组33为了从外部向非易失性存储器2供给各种动作电源，具备输入电源电压Vcc、VccQ、Vpp、接地电压Vss的多个端子。电源电压Vcc作为动作电源一般是从外部提供的电路电源电压，例如被输入3.3V左右的电压。电源电压VccQ例如被输入1.2V的电压。电源电压VccQ在存储器控制器1与非易失性存储器2之间收发信号时使用。电源电压Vpp是比电源电压Vcc高的电源电压，例如被输入12V的电压。
读出放大器24从寄存器26接收列地址，并对该列地址进行解码。读出放大器24基于解码后的列地址，选择某一位线BL(图4)。另外，读出放大器24在读出数据时，对从存储器单元晶体管MT读出到位线BL的数据进行检测以及放大。另外，读出放大器24在写入数据时将写入数据传送至位线BL。
读出放大器24具有读出放大器单元组24A以及数据寄存器24B。读出放大器单元组24A具备与多个位线BL对应的多个读出放大器单元SAU。
图3是读出放大器24的框图。图3示出了存储器单元晶体管MT为TLC(Triple LevelCell)的情况。如图示那样，读出放大器24具备分别按每个位线BL而设置的多个感测单元SAU(SAU0～SAU(K－1))。
多个感测单元SAU分别具备读出放大器部SA、两个数据锁存电路(以下，也简称为数据锁存器)ADL以及SDL。数据锁存电路ADL暂时保持写入数据。即，数据锁存电路ADL用于基于存储器控制器1的数据向非易失性存储器2的写入。
数据寄存器24B具备多个数据锁存电路XDL。
这些读出放大器部SA、数据锁存电路ADL以及SDL通过总线而连接，以便能够相互收发数据。而且，该总线还与数据锁存电路XDL连接。
读出放大器24具有分别储存1页量的数据的多个数据锁存电路ADL、XDL、SDL。
另外，在存储器单元晶体管MT为多值单元、例如TLC(Triple Level Cell)的情况下，数据锁存电路除了数据锁存电路ADL之外，如虚线所示，还包括数据锁存电路BDL、CDL。在该情况下，数据锁存电路ADL、BDL、CDL用于存储器单元晶体管MT保持2比特以上的数据的多值动作。即，数据锁存电路ADL用于保持下级页。数据锁存电路BDL用于保持中级页。数据锁存电路CDL用于保持上级页。另外，读出放大器单元SAU所具备的数据锁存电路的数量能够根据一个存储器单元晶体管MT保持的比特数而任意地变更。
读出放大器部SA在读出动作时，检测读出到对应的位线BL的数据，判定数据为“0”数据还是“1”数据。另外，读出放大器部SA在写入动作时，基于写入数据对位线BL施加电压。
数据寄存器24B在数据的读出时，暂时保持由读出放大器24检测出的数据，并将其串行地传送至输入输出电路22。另外，数据寄存器24B在写入数据时，暂时保持从输入输出电路22串行传送的数据，并将其传送至读出放大器24。数据寄存器24B由SRAM等构成。
数据寄存器24B具备与多个读出放大器单元SAU对应的数量的数据锁存电路XDL。数据锁存电路XDL与输入输出电路22连接。数据锁存电路XDL是用于读出放大器24与外部的数据传送的电路，暂时保持从输入输出电路22发送的写入数据，另外，暂时保持从读出放大器单元SAU发送的读出数据。更具体而言，输入输出电路22与多个读出放大器单元SAU之间的数据传送经由1页量的多个数据锁存电路XDL而进行。输入输出电路22接收到的写入数据经由数据锁存电路XDL传送至数据锁存电路ADL。由读出放大器部SA读出的读出数据经由数据锁存电路XDL传送至输入输出电路22。
行解码器25从寄存器26接收行地址，并对该行地址进行解码。行解码器25基于解码后的行地址，进行字线的选择动作。然后，行解码器25向所选择的块传送写入动作、读出动作以及擦除动作所需的多个电压。
寄存器26具备指令寄存器、地址寄存器以及状态寄存器等。指令寄存器暂时保持指令。地址寄存器暂时保持地址。状态寄存器暂时保持非易失性存储器2的动作所需的数据。寄存器26例如由SRAM构成。
作为控制电路的定序器27从寄存器26接收指令，按照基于该指令的序列控制非易失性存储器2。
电压生成电路28从非易失性存储器2的外部接收电源电压，使用该电源电压，生成写入动作、读出动作以及擦除动作所需的多个电压。电压生成电路28经由驱动器30将所生成的电压供给至存储器单元阵列23、读出放大器24以及行解码器25等。
地址译码器29按照来自定序器27的控制信号，依次参照寄存器26的地址数据，对其地址数据进行解码，并控制与地址数据对应的多个信号线的状态。在此，地址译码器29使与地址数据对应的电压选择线为“H”状态，使除此以外的块选择线BSL(图4)以及电压选择线VSL(图4)为“L”状态。
驱动器30基于寄存器26内的块地址BA以及页地址PA，生成各种电压信号，经由行解码器25向所选择的块BLK供给各种电压。
驱动器30包括多个VPGM监视器34。各VPGM监视器34设于全局字线。各VPGM监视器34是与各字线WL连接，并检测各字线WL的电压的电压检测电路。全局字线是向多个块BLK供给信号的字线。各VPGM监视器34是按照来自定序器27的控制信号，检测供给至各字线WL的写入时的编程电压VPGM的检测电路。各VPGM监视器34可以是进行模拟电压彼此的比较的电路，也可以是将电压转换为数字值并进行数字值彼此的比较的电路。各VPGM监视器34在定序器27的控制之下，能够将检测出的电压值输出至定序器27。
图4是非易失性存储器2的电路图。
如上述那样，存储器单元阵列23具有多个(在图4中为三个)块BLK。存储器单元阵列23的各块BLK具有多个(在图4中为三个)串单元SU。在图4中，仅示出了一个串单元SU的构成，但其他串单元SU也具有相同的构成。各串单元SU具有多个存储器串MS(在图4中为四个)。各存储器串MS在此为NAND串。各存储器串MS的一端经由位线BL而与周边电路PC连接。各存储器串MS的另一端经由共用的源极线SL而与周边电路PC连接。另外，在图4中，仅示出了一个块BLK的构成，但其他块BLK也具有相同的构成。
各存储器串MS具备串联连接在位线BL与源极线SL间的漏极选择晶体管STD、多个存储器单元晶体管MT以及源极选择晶体管STS。以下，也将漏极选择晶体管STD以及源极选择晶体管STS简称为选择晶体管。
各存储器单元晶体管MT是具备作为沟道区域发挥功能的半导体层、包含电荷存储膜的栅极绝缘膜以及栅极电极的电解效应型的晶体管。存储器单元晶体管MT的阈值电压根据电荷存储膜中的电荷量而变化。存储器单元晶体管MT能够存储1比特或多比特的数据。在各存储器单元晶体管MT的栅极电极连接有字线WL。在各块BLK内，各字线WL在多个串单元SU间共用。即，多个字线WL的每一个共同连接于一个块BLK中的所有串单元SU。
选择晶体管STD、STS是具备作为沟道区域发挥功能的半导体层、栅极绝缘膜以及栅极电极的场效应型的晶体管。在漏极选择晶体管STD的栅极电极连接有漏极选择栅极线SGD。在源极选择晶体管STS的栅极电极连接有源极选择栅极线SGS。漏极选择栅极线SGD按每个串单元SU而对应地设置。各漏极选择栅极线SGD共同连接于一个串单元SU中的所有存储器串MS。源极选择栅极线SGS共同连接于一个块BLK中的所有存储器串MS。
周边电路PC包括读出放大器24、行解码器25、寄存器26(图2)、定序器27、电压生成电路28、地址译码器29以及驱动器30。
行解码器25包括与多个块BLK对应的多个块选择电路41。各块选择电路41包含多个块选择晶体管42。另外，在图4中，仅示出了与一个块BLK对应的块选择电路41的构成，但其他块选择电路41也具有相同的电路构成。多个块选择晶体管42与多个漏极选择栅极线SGD、多个(在图4中为五条)字线WL以及源极选择栅极线SGS对应地设置。
块选择晶体管42是场效应型的耐压晶体管。各块选择晶体管42的一端与对应的漏极选择栅极线SGD、对应的字线WL或源极选择栅极线SGS电连接。各块选择晶体管42的另一端与对应的布线CG电连接。一个块选择电路41内的各块选择晶体管42的栅极电极共同连接于来自地址译码器29的对应的块选择线BSL。
驱动器30具备多个电压选择电路43、43w。如图4所示，驱动器30具备与多个选择栅极线SGD对应的多个电压选择电路43。另外，驱动器30具备与多个字线WL对应的多个电压选择电路43w。而且，驱动器30具备与选择栅极线SGS对应的电压选择电路43。
各电压选择电路43、43w具有多个(在此为三个)电压选择晶体管44。另外，在图4中，仅示出了两个电压选择电路43w的电路构成，但各电压选择电路43、43w的电路构成也相同。各电压选择晶体管44是场效应型的耐压晶体管。
电压选择电路43的各电压选择晶体管44的一端与布线CG连接。电压选择电路43w的各电压选择晶体管44的一端经由VPGM监视器34而与布线CG连接。
即，各电压选择晶体管44的一端经由对应的布线CG以及对应的块选择晶体管42而与对应的字线WL或选择栅极线SGC、SGS电连接。
各电压选择晶体管44的另一端与对应的工作电压生成单元45连接。如图4所示，各电压选择晶体管44的另一端与对应的工作电压输出端子28a电连接。
各电压选择晶体管44的栅极电极与对应的电压选择线VSL连接。
电压生成电路28具有多个(在此为三个)工作电压生成单元45。在各工作电压生成单元45例如连接有电源电压Vcc、Vss的供给端子。各工作电压生成单元45是如下电路：按照来自定序器27的控制信号，在进行对存储器单元阵列23的读出动作、写入动作以及擦除动作时，依次生成对源极线SL、各字线WL以及各选择栅极线SGD、SGS施加的工作电压，并输出至多个工作电压输出端子28a。
另外，虽然未图示，但各工作电压生成单元45按照来自定序器27的控制信号，也依次生成对各位线BL施加的工作电压，并输出至各位线BL。
多个块选择线BSL以及多个电压选择线VSL与地址译码器29连接。地址译码器29按照来自定序器27的控制信号，依次参照寄存器26的地址数据，对其地址数据进行解码，使与地址数据对应的多个块选择线BSL以及多个电压选择线VSL的一部分为“H”状态，并使其他多个块选择线BSL以及其他多个电压选择线VSL为“L”状态。
定序器27依次对保持于寄存器26的指令进行解码，并向读出放大器24、行解码器25、驱动器30以及电压生成电路28输出内部控制信号。
另外，定序器27适当向寄存器26输出表示自己的状态的状态数据。例如，在执行写入序列或擦除序列时，输出表示写入序列或擦除序列是否已正常地结束的信息作为状态数据。
(动作)
接下来，对本实施方式的存储器系统的动作进行说明。
在写入数据时，驱动器30的各电压选择晶体管44根据来自定序器27的控制信号而成为接通或断开状态。通过各电压选择晶体管44的接通及断开，对各字线WL以及选择栅极线SGD、SGS施加规定的电压。
例如，对被选择为数据的写入对象的字线WL(以下，将选择字线称作WLs)施加规定的编程电压VPGM。
图5是表示写入动作的处理的流程图。图6是表示在施加了编程电压VPGM时选择字线WLs的电压与由VPGM监视器34检测出的检测电压DVT1的图表。
在步骤S1中，对选择字线WLs施加规定的编程电压VPGM。将施加于选择字线WLs的实际的电压设为电压DV。
在步骤S2中，在施加了编程电压VPGM之后，检测经过一定时间后的选择字线WLs的电压。定序器27经由控制信号线LC控制设于选择字线WLs的VPGM监视器34，检测施加编程电压VPGM后的选择字线WLs的电压。如图6所示，在从编程电压VPGM的施加定时T0经过规定的时间Tp后的检测定时T1，定序器27检测选择字线WLs的电压作为检测电压DVT1。规定的时间Tp被预先设定。在本实施方式中，检测选择字线WLs的电压的定时仅为一次。
在步骤S3中，判定由VPGM监视器34检测出的检测电压DVT1是否超过了规定值TH。规定值TH被预先设定，并被写入非易失性存储器2的规定的存储区域。定序器27预先读出规定值TH。
规定值TH是设想在对选择字线WLs施加了超过该规定值TH的电压时，在各存储器单元晶体管MT存储所希望的电荷量而预先设定的电压。
在检测电压DVT1超过了规定值TH的情况下(S3：是)，定序器27结束图5的处理。
在检测电压DVT1未超过规定值TH的情况下(S3：否)，在步骤S4中，向存储器控制器1输出状态不良。具体而言，定序器27将表示编程状态不良的状态数据写入寄存器26。
在步骤S3之后，在步骤S5中，执行不良块处理。不良块处理是将包含在步骤S1中施加了编程电压VPGM的选择字线WLs的块在此后视为不良块(即缺陷块)来应对的处理。
在步骤S5之后，定序器27结束图5的写入处理。
另外，在此，定序器27执行S1～S5的处理，但也可以通过与定序器27不同的电路，执行S1～S5的处理的全部或者一部分。
使用图6，对步骤S3进行更详细地说明。在图6中，在选择字线WLs的电压DV如实线所示那样发生了变化的情况下，检测电压DVT1超过规定值TH(S3：是)，因此定序器27结束图5的写入处理。
在图6中，在选择字线WLs的电压DV如双点划线所示那样发生了变化的情况下，检测电压DVT1未超过规定值TH(S3：否)，因此定序器27向存储器控制器1通知状态不良(S4)，执行不良块处理，结束图5所示的写入处理。
另外，在上述例子中，各VPGM监视器34设于各字线WL中的全局字线，但也可以设于各字线WL中的局部字线。局部字线是与各块BLK对应的字线。
图7是本实施方式的其他例的非易失性存储器2的框图。图8是本实施方式的其他例的非易失性存储器2的电路图。在图7以及图8中，对与图2以及图4相同的构成要素标注相同的附图标记。在图7以及图8中，图4中的各VPGM监视器34按各块BLK内的每个局部字线而设置。在图7中，多个VPGM监视器34设于存储器单元阵列23与行解码器25之间，表示为VPGM监视器部35。
VPGM监视器34设于行解码器25与存储器单元阵列23之间、且局部字线WL上。即，各VPGM监视器34设于各局部字线WL。
各VPGM监视器34经由控制信号线LC被定序器27控制，向定序器27输出检测电压。
定序器27控制与选择字线WLs对应的VPGM监视器34，能够获得检测电压DVT1。定序器27中的处理与图5相同。
因而，根据本实施方式，在存储器系统中，由于在写入动作中不执行验证动作，因此能够高速地进行数据的写入。由此，根据本实施方式，能够提供写入性能提高了的半导体存储装置。
(变形例1)
在上述实施方式中，各存储器单元晶体管MT是能够存储1比特数据的SLC，但也可以是能够存储2比特以上的数据的多值单元。在各存储器单元晶体管MT为多值单元的情况下，与检测电压DVT1比较的规定值为多个。
图9是表示变形例1的写入动作的处理的流程图。
在此，对各存储器单元晶体管MT是能够存储2比特数据的MLC的例子进行说明。由于各存储器单元晶体管MT是MLC，因此各存储器单元晶体管MT可以具有四个电压。由此，规定值为三个。四个电压为Er、A、B、C，规定值为第一至第三规定值TH1～TH3。
在步骤S11中，对选择字线WLs施加规定的编程电压VPGM(A～C)。规定的编程电压VPGM(A～C)例如是存储器单元晶体管MT的阈值电压成为电平Er与A之间的电压VA以上的电压。
在步骤S12中，检测施加编程电压VPGM后的选择字线WLs的电压。定序器27经由控制信号线LC控制设于选择字线WLs的VPGM监视器34，检测施加编程电压VPGM后的选择字线WLs的电压。
在步骤S13中，判定由VPGM监视器34检测出的检测电压DVT1是否超过了规定值TH1。规定值TH1是设想在对选择字线WLs施加了超过该规定值TH1的电压时，在各存储器单元晶体管MT中存储与电平A对应的规定的电荷量而预先设定的电压。将TH1替换为图6中的TH。
在检测电压DVT1超过了规定值TH1的情况下(S13：是)，在步骤S14中，对选择字线WLs施加规定的编程电压VPGM(B～C)。规定的编程电压VPGM(B～C)例如是存储器单元晶体管MT的阈值电压成为电平A与B之间的电压VB以上的电压。
在检测电压DVT1未超过规定值TH1的情况下(S13：否)，在步骤S4中，向存储器控制器1输出状态不良。在步骤S4之后，在步骤S5中，执行不良块处理。
在S5之后，定序器27结束图9的写入处理。
在步骤S4之后，在步骤S15中，检测施加编程电压VPGM后的选择字线WLs的电压。定序器27经由控制信号线LC控制设于选择字线WLs的VPGM监视器34，检测施加编程电压VPGM后的选择字线WLs的电压。
在步骤S16中，判定由VPGM监视器34检测出的检测电压DVT1是否超过了规定值TH2。规定值TH2是设想在对选择字线WLs施加了超过该规定值TH2的电压时，在各存储器单元晶体管MT中存储与电平B对应的规定的电荷量而预先设定的电压。将TH2替换为图6中的TH。
在检测电压DVT1超过了规定值TH2的情况下(S16：是)，在步骤S17中，对选择字线WLs施加规定的编程电压VPGM(C)。规定的编程电压VPGM(C)例如是存储器单元晶体管MT的阈值电压成为电平B与C之间的电压VC以上的电压。
在检测电压DVT1未超过规定值TH2的情况下(S16：否)，定序器27执行步骤S4以及步骤S5的处理。在步骤S5之后，定序器27结束图9的写入处理。
在步骤S17之后，在步骤S18中，检测施加编程电压VPGM后的选择字线WLs的电压。定序器27经由控制信号线LC控制设于选择字线WLs的VPGM监视器34，检测施加编程电压VPGM后的选择字线WLs的电压。
在步骤S19中，判定由VPGM监视器34检测出的检测电压DVT1是否超过了规定值TH3。规定值TH3是设想在对选择字线WLs施加了超过该规定值TH3的电压时，在各存储器单元晶体管MT中存储与电平C对应的规定的电荷量而预先设定的电压。将TH3替换为图6中的TH。
在检测电压DV超过了规定值TH3的情况下(S19：是)，定序器27结束图9的处理。
在检测电压DVT1未超过规定值TH3的情况下(S19：否)，定序器27执行步骤S4以及步骤S5的处理。在步骤S5之后，定序器27结束图9的写入处理。
如以上那样，在多个存储器单元晶体管MT的每一个为能够存储多个比特数据的多值单元的情况下，为了区分多个比特数据，规定值为多个，定序器27进行检测电压DVT1是否达到了多值的每一个的判定。
以上的例是各存储器单元晶体管MT为能够存储2比特数据的例子，但在各存储器单元晶体管MT为能够存储3比特以上的数据的TLC、QLC、PLC等情况下，本实施方式也同样能够应用。
(变形例2)
在上述实施方式中，在写入动作中，在编程动作之后，不进行验证动作，检测选择字线WLs的电压来判定写入的成功与否，但写入动作也可以包含验证动作。
图10是表示本变形例2的定序器27中的写入动作的流程图。
在步骤S21中，对选择字线WLs施加规定的编程电压VPGM。
在步骤S22中，对写入的数据执行验证动作。
在步骤S23中，判定验证动作的结果、所选择的存储器单元晶体管MT是否达到了验证电平，即是否通过了验证。所选择的存储器单元晶体管MT达到了验证电平意味着在所选择的存储器单元晶体管MT中写入了数据。
由此，在通过了验证的情况下(S23：是)，定序器27结束处理。
在未通过验证的情况下(S23：否)，步骤S24再次对选择字线WLs施加规定的编程电压VPGM。
在步骤S25中，检测施加编程电压VPGM后的选择字线WLs的电压。定序器27控制设于选择字线WLs的VPGM监视器34(或者35)，检测施加编程电压VPGM后的选择字线WLs的电压。
定序器27判定由VPGM监视器34检测出的检测电压DVT1是否超过了规定值TH(S26)。
在检测电压DVT1超过了规定值TH的情况下(S26：是)，定序器27结束图10的写入处理。
在检测电压DVT1未超过规定值TH的情况下(S26：否)，在步骤S4中，向存储器控制器1输出状态不良，在步骤S5中，执行不良块处理。
即，根据本变形例2，在写入动作中，对最初的VPGM施加进行验证动作，在不通过验证时，根据VPGM监视器34的检测电压DVT1，判定写入状态。即使不通过验证，若检测电压DVT1超过了规定值TH，则也可以认为写入成功。
另外，在VPGM施加在编程序列中有多次的情况下，也可以在最初的VPGM施加时，进行验证动作，在最后的VPGM施加时，基于VPGM监视器34的检测电压DV来判定写入状态。
(变形例3)
选择字线WLs的电压的检测定时也可以是能够进行设定变更。
图11是表示本变形例3的选择字线WLs的电压的变化的图表。
在图11中，如双点划线所示，也存在施加编程电压VPGM后的选择字线WLs的电压DV的变化缓慢的情况。在这样的情况下，在图11的检测定时T2，选择字线WLs的检测电压DVT2未达到规定值TH。在本变形例3中，定序器27通过VPGM监视器34检测选择字线WLs的电压DV的定时能够进行设定变更。由此，能够延迟电压检测定时，在图11的检测定时T2a，能够检测选择字线WLs的检测电压DVT2a。电压检测定时根据半导体存储装置的特性而设定。
(变形例4)
在上述的实施方式以及变形例3中，选择字线WLs的电压DV的检测定时为一次，但也可以进行多次检测。
图12是表示本变形例4的选择字线WLs的电压的变化与电压检测定时的图表。
在图12中，电压检测定时设置2次。如双点划线所示，也存在选择字线WLs的电压DV暂时上升，但之后下降的情况。在图12中，在第一检测定时T11和之后的检测定时T12这2次，检测选择字线WLs的检测电压DVT11和检测电压DVT12。两个检测定时根据选择字线WLs的特性而设定。在本变形例4中，定序器27通过VPGM监视器34检测选择字线WLs的电压DV的定时为2次，定序器27根据关于检测电压DVT11与DVT12的判定结果来决定写入是否成功。另外，在本变形例中，电压的检测定时为2次，但也可以更多。
通过设置多次电压的检测定时，能够更准确地决定数据写入是否成功。
例如，在第一检测定时T11，检测电压DVT11超过了规定值TH，但在第二检测定时T12，检测电压DVT12低于规定值TH。在这种情况下，由于检测电压DVT11超过了规定值TH，因此定序器27也可以判定为写入成功。
在第一检测定时T11检测电压DVT11低于规定值TH、但在第二检测定时T12检测电压DVT12超过了规定值TH的情况下，定序器27也可以判定为写入成功。
或者，也可以是若在第一检测定时T11与第二检测定时T12这两方检测到的电压均不超过规定值TH，则判定为写入不成功。另外，也可以在第一检测定时T11与第二检测定时T12如TH1、TH2那样变更规定值。第一检测定时T11处的规定值TH1可以比第二检测定时T12的规定值TH2大，也可以比第二检测定时T12的规定值TH2小。即，在多个检测定时，规定值能够分别设定为不同的值。
(变形例5)
在上述的实施方式以及各变形例中，规定值TH被任意地预先设定，但也可以基于写入时的设定电压(所谓的修整电压)来设定。写入时的设定电压(所谓的修整电压)在非易失性存储器2的制造时，基于非易失性存储器2的个体差，设定并存储在各非易失性存储器2中。
图13是表示本变形例5的规定值TH的设定方法的图。在图13中，规定值TH以来自修整电压Vtr的偏置电压值Voff来设定。即，规定值TH基于根据非易失性存储器2的个体差设定的修整电压而设定。
偏置电压值Voff能够进行设定变更。由此，通过根据每个半导体存储装置的特性来变更偏置电压值Voff，能够可靠地检测选择字线WLs的电压。
(变形例6)
在上述变形例5中，规定值TH基于相对于写入时的设定电压(所谓的修整电压)的偏置电压值Voff而设定，但也可以基于相对于写入时的设定电压(所谓的修整电压)的比率而设定。
图14是表示本变形例6的规定值TH的设定方法的图。在图14中，规定值TH(V)使用相对于修整电压Vtr(V0)的比率k来设定。比率k为(V/V0)。即，规定值TH基于根据非易失性存储器2的个体差设定的修整电压而设定。
比率k能够进行设定变更。由此，通过根据每个半导体存储装置的特性来变更比率k，能够可靠地检测选择字线WLs的电压。
(变形例7)
关于上述实施方式以及各变形例，在写入动作时，省略验证动作，确认各存储器单元晶体管MT的阈值电压是否成为了所希望的阈值电压，但也可以在数据的擦除动作中省略验证动作，检测擦除电压，确认各存储器单元晶体管的数据是否被擦除。
图15是本变形例7的非易失性存储器2的框图。在图15中，对与图2相同的构成要素标注相同的附图标记并省略说明，对不同的构成要素进行说明。
擦除电压VERA被施加于源极线SL。源极线SL共同连接于多个存储器单元晶体管MT的源极侧。施加于源极线SL电压由设于驱动器30的源极线SL的VERA监视器36检测。即，VERA监视器36是与源极线SL连接，并检测源极线SL的电压的电压检测电路。
图16是表示本变形例7的擦除动作的流程图。
在步骤S41中，对源极线SL施加规定的擦除电压VERA。
在步骤S42中，检测施加擦除电压VERA后的源极线SL的电压。定序器27经由控制信号线LC控制设于源极线SL的VERA监视器36，检测施加擦除电压VERA后的源极线SL的电压。检测定时如图6所示，在从擦除电压VERA的施加定时T0经过规定的时间Tp后的检测定时T1，检测源极线SL的电压。规定的时间Tp被预先设定。
另外，之后在图6、11、12中，将电压DV替换为源极线SL的电压。
在步骤S43中，判定由VERA监视器36检测出的源极线SL的检测电压DVT1是否超过了规定值THe。另外，之后在图6、11、12、13、14中，将规定值TH替换为规定值THe。
规定值The是设想在对源极线SL施加了超过该规定值THe的电压时各存储器单元晶体管MT的数据被擦除而预先设定的电压。
在检测电压DV超过了规定值THe的情况下(S43：是)，定序器27结束图16的处理。此时，电压DV如实线那样变化。
在检测电压DV未超过规定值THe的情况下(S43：否)，在步骤S4中，向存储器控制器1输出状态不良，在步骤S5中，执行不良块处理。此时，电压DV如双点划线那样变化。
如以上那样，定序器27在存储器单元阵列23的数据的擦除时，在对源极线SL施加了擦除电压VERA时，通过VERA监视器36检测源极线SL的电压，进行检测出的检测电压DVT1是否达到了规定值的判定。
在本变形例中，也可以如图11所示的变形例3那样，检测定时能够进行设定变更。
另外，在本变形例中，也可以如图12所示的变形例4那样，检测定时的次数为多次。
另外，在本变形例中，也可以如图13所示的变形例5那样，规定值THe基于来自擦除时的设定电压(所谓的修整电压Vtr)的偏置电压而设定。另外，在图13、图14中，将Vtr替换为在擦除时施加于源极线SL的设定电压Vtr。
另外，在本变形例中，也可以如变形例6那样，规定值THe基于相对于擦除时的设定电压(所谓的修整电压Vtr)的比率而设定。
如以上那样，根据上述的实施方式以及各变形例，在存储器系统中，在写入动作或擦除动作中不执行验证动作，因此能够高速地进行数据的写入或擦除。
由此，根据本实施方式，能够提供写入性能提高了的半导体存储装置。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而例示的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围、主旨中，并且包含在权利要求书所记载的发明及其等效的范围中。

Claims (14)

1.一种半导体存储装置，具有：
存储器单元阵列，具备多个存储器单元晶体管；
多个字线，分别与所述多个存储器单元晶体管的多个栅极连接；
电压检测电路，与所述多个字线的至少一个字线连接；以及
控制电路，在向所述存储器单元阵列写入数据时，在对从所述多个字线之中选择的选择字线施加了写入电压时，通过所述电压检测电路检测所述选择字线的电压，进行检测出的检测电压是否达到了规定值的判定。
2.如权利要求1所述的半导体存储装置，其中，
所述控制电路通过所述电压检测电路检测所述选择字线的电压的定时能够进行设定变更。
3.如权利要求1所述的半导体存储装置，其中，
所述定时仅为一次。
4.如权利要求1所述的半导体存储装置，其中，
所述控制电路通过所述电压检测电路检测所述选择字线的电压的定时为多个，
所述控制电路基于关于所述多个检测电压的判定结果，进行所述判定。
5.如权利要求1所述的半导体存储装置，其中，
所述多个存储器单元晶体管的每一个能够存储1比特数据。
6.如权利要求1所述的半导体存储装置，其中，
所述多个存储器单元晶体管的每一个是能够存储多个比特数据的多值单元，
为了区分所述多个比特数据，所述规定值为多个，
所述控制电路进行所述检测电压是否达到了所述多值的每一个的判定。
7.如权利要求1所述的半导体存储装置，其中，
所述控制电路对所述数据向所述存储器单元阵列的写入进行验证动作，在不通过验证时，进行所述判定。
8.如权利要求1所述的半导体存储装置，其中，
所述规定值基于修整电压而设定，所述修整电压根据所述半导体存储装置的个体差而设定。
9.如权利要求1所述的半导体存储装置，其中，
所述多个存储器单元晶体管在所述存储器单元阵列内被分为多个块，
所述电压检测电路与全局字线连接，该全局字线将包含所述写入电压的多个信号供给至所述多个块。
10.如权利要求1所述的半导体存储装置，其中，
所述多个存储器单元晶体管在所述存储器单元阵列内被分为多个块，
所述电压检测电路与各块内的局部字线连接。
11.如权利要求1所述的半导体存储装置，其中，
所述多个存储器单元晶体管在所述存储器单元阵列内被分为多个块，
所述控制电路进行将包含所述检测电压未达到所述规定值的所述选择字线的块作为缺陷块来应对的处理。
12.一种半导体存储装置，具有：
存储器单元阵列，具备多个存储器单元晶体管；
多个字线，分别与所述多个存储器单元晶体管的多个栅极连接；
源极线，共同连接于所述多个存储器单元晶体管的源极侧；
电压检测电路，与所述源极线连接，检测所述源极线的电压；以及
控制电路，在所述存储器单元阵列的数据的擦除时，在对所述源极线施加了擦除电压时，通过所述电压检测电路检测所述源极线的电压，进行检测出的检测电压是否达到了规定值的判定。
13.如权利要求12所述的半导体存储装置，其中，
所述规定值基于修整电压而设定，所述修整电压根据所述半导体存储装置的个体差设定。
14.如权利要求11所述的半导体存储装置，其中，
所述多个存储器单元晶体管在所述存储器单元阵列内被分为多个块，
所述控制电路进行将包含所述检测电压未达到所述规定值的所述选择字线的块作为缺陷块来应对的处理。
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