JP2006196153A - キャッシュ機能を有するワイアードオアタイプのページバッファとこれを含む不揮発性半導体メモリ装置、およびその駆動方法 - Google Patents

Abstract

【課題】ワイアードオア方式でプログラム確認読み出しが可能であり、キャッシュ機能を有するページバッファとこれを含む不揮発性半導体メモリ装置、およびその駆動方法を提供する。
【解決手段】キャッシュ機能をするキャッシュラッチブロックを内蔵する。前記キャッシュラッチブロックによって、プログラム動作の際、一番目のページデータを除いた残りのページデータのデータローディング時間はほとんど必要でないので、全体プログラム所要時間が著しく短縮される。また、一方向に内部出力線を駆動する出力ドライバーを含むので、ワイアードオア方式でプログラム確認読み出しが可能である。よって、プログラム確認読み出しにかかる時間が著しく減少する。
【選択図】図３

Description

本発明は不揮発性半導体メモリ装置に係り、特に、ワイアードオア（Ｗｉｒｅｄ ＯＲ）仕組みを有する不揮発性半導体メモリ装置のページバッファに関するものである。

一般に、不揮発性半導体メモリ装置のメモリセルに対するプログラムおよび読み出しは、選択されたメモリセルに対応するビットラインの電圧を制御することで行われる。このようなビットラインの駆動のために、不揮発性半導体メモリ装置は、メモリセルにプログラムされるかまたはメモリセルから読み出されるデータを一時格納するページバッファを内蔵する。

図１は従来の不揮発性半導体メモリ装置を示す図、図２は図１のページバッファ（ＰＢＰ）の一つと対応するＹゲート（ＹＧ）を代表的に示す図である。従来のページバッファ（ＰＢＰ）においては、メモリセルに書き込まれるデータに対応するデータが感知ラッチブロック１５０にロードされてラッチされる。そして、前記感知ラッチブロック１５０に格納されたデータはビットライン（ＢＬｅ、ＢＬｏ）に反映され、以後、メモリセルのプログラムが進む。また、メモリセルから読み出されるデータに対応するデータも前記感知ラッチブロック１５０に一時格納される。そして、Ｙゲート信号（Ｙａ＜ｎ：１＞）に応答して、前記感知ラッチブロック１５０に格納されたデータがグローバルデータ線（ＧＤＬ）に伝送される。

ところが、従来の不揮発性半導体メモリ装置では、図１および図２に示すように、各ページバッファ（ＰＢＰ）の内部データ線（ＩＤＬ）はＹゲート（ＹＧ）を介してグローバルデータ線（ＧＤＬ）に共通的に連結される。そして、前記グローバルデータ線（ＧＤＬ）から前記ページバッファ（ＰＢＰ）の感知ラッチノード（ＮＬＡＴＰ）までのデータ伝送経路は、データのプログラムおよび読み出し時に共に利用される。これにより、従来の不揮発性半導体メモリ装置では、グローバルデータ線（ＧＤＬ）と各内部データ線（ＩＤＬ）の電荷共有（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）現象によって、前記ページバッファ（ＰＢＰ）の感知ラッチノード（ＮＬＡＴＰ）に格納されるデータがフリップ（ｆｌｉｐ）されることができる。

したがって、従来の不揮発性半導体メモリ装置におけるプログラム確認読み出しは、複数のプログラムされたメモリセルのデータを一度に確認するワイアードオア（Ｗｉｒｅｄ ＯＲ）方式でなく、各メモリセルのデータを一つずつ確認するＹ−スキャン方式で行われる。これにより、従来の不揮発性半導体メモリ装置では、プログラム確認読み出し時間が長くなるという問題点が発生する。

一方、最近の不揮発性半導体メモリ装置には、以前にロードされたページデータがプログラムされる間に、つぎにプログラムされるページデータがページバッファのキャッシュラッチブロックにロードされるキャッシュ機能が要求されている。このような、キャッシュ機能によって、連続してプログラム動作が行われる時、データのプログラム速度が著しく改善可能である。

したがって、本発明は従来技術の問題点を解決するためになされたもので、ワイアードオア方式でプログラム確認読み出しが可能であり、キャッシュ機能を有するページバッファおよびこれを含む不揮発性半導体メモリ装置、およびその駆動方法を提供することにその目的がある。

前記のような技術的課題を達成するための本発明の一観点によれば、所定のビットラインのデータに対応するデータをプログラムして格納する複数のメモリセルを有する不揮発性半導体メモリ装置のページバッファが提供される。本発明のページバッファは、所定の応答伝送ノードの状態によって論理状態が制御されて前記ビットラインに反映される所定のメインラッチデータをラッチして格納するメインラッチノードを含むメインラッチブロックと、外部から提供される入力データの論理状態によって制御されるとともに所定のダンピング制御信号に応答して前記応答伝送ノードに反映される所定のキャッシュラッチデータをラッチして格納するキャッシュラッチノードを含むキャッシュラッチブロックと、前記メインラッチデータに対応して、前記入力データの伝送経路とは電気的に分離される所定の内部出力線を一方向に駆動する出力ドライバーとを備える。前記キャッシュラッチブロックは、以前の前記メインラッチデータが前記メモリセルにプログラムされる間、つぎにプログラムされるデータをロードして格納することができる。

また、前記のような技術的課題を達成するための本発明のほかの観点によれば、不揮発性半導体メモリ装置が提供される。本発明の不揮発性半導体メモリ装置は、複数のビットラインを含み、対応するビットラインのデータをプログラムして格納する複数のメモリセルを含む前記メモリセルアレイと、対応する各自のビットラインと送受信されるデータに対応するデータをメインラッチデータとして格納する複数のページバッファと、前記ページバッファのメインラッチデータのそれぞれに対応して駆動されることができ、前記ページバッファのメインラッチデータのいずれか一つが所定の論理状態であれば、前記ページバッファの残りメインラッチデータの論理状態にかかわらず、所定の出力ドライビング電圧に駆動される前記内部出力線とを備える。前記ページバッファのそれぞれは本発明の一面によるページバッファと同一である。

また、前記のような技術的課題を達成するための本発明のさらにほかの観点によれば、不揮発性半導体メモリ装置のプログラム方法が提供される。本発明のプログラム方法が適用される不揮発性半導体メモリ装置は、対応するビットラインのデータをプログラムして格納する複数のメモリセルを含むメモリセルアレイと、所定のメインラッチデータを格納するページバッファと、前記メインラッチデータに対応して駆動できる内部出力線とを含む。前記ページバッファは前記メインラッチデータをラッチして格納する前記メインラッチブロックと、所定のキャッシュラッチデータを格納するキャッシュラッチブロックと、前記メインラッチデータに対応して前記内部出力線を一方向に駆動する出力ドライバーとを含む。本発明の不揮発性半導体メモリ装置のプログラム方法は、外部から提供される入力データの論理状態に対応して、前記キャッシュラッチブロックに前記キャッシュラッチデータを格納するデータローディング段階と、前記キャッシュラッチデータに対応する前記メインラッチデータを前記メインラッチブロックに格納するデータダンピング段階と、前記メインラッチデータを前記ビットラインに反映し、前記ビットラインの電圧レベルを用いて前記メモリセルをプログラムするプログラム実行段階とを備える。つぎにプログラムされる前記キャッシュラッチデータを格納する前記データローディング段階が、以前の前記メインラッチデータを用いる前記プログラム実行段階が進行される間に行われる。

前記のような本発明の不揮発性半導体メモリ装置によれば、キャッシュ機能を行うキャッシュラッチブロックを内蔵する。前記キャッシュラッチブロックによって、本発明の不揮発性半導体メモリ装置のプログラム動作の際、一番目のページデータを除いた残りのページデータのデータローディング時間はほとんど必要でない。これにより、本発明の不揮発性半導体メモリ装置によれば、全体プログラム所要時間が著しく短縮される。

また、本発明の不揮発性半導体メモリ装置は、一方向に前記内部出力線を駆動する出力ドライバーを含む。したがって、本発明の不揮発性半導体メモリ装置は、ワイアードオア（ｗｉｒｅｄ ＯＲ）方式でプログラム確認読み出しが可能である。よって、本発明の不揮発性半導体メモリ装置によれば、プログラム確認読み出しに必要な時間が著しく減少する。

本発明と本発明の動作上の利点および本発明の実施によって達成される目的を充分に理解するためには、本発明の望ましい実施形態を例示する添付図面および添付図面に記載した内容を参照しなければならない。各図面を理解するにおいて、同一部材はできるだけ同一参照符号で示すことを留意しなければならない。

本発明のページバッファおよびこれを含む不揮発性半導体メモリ装置は、メインラッチブロックとキャッシュラッチブロックを備えて具現されるので、キャッシュ機能を支援する。本発明によるキャッシュ機能とは、以前にロードされたページデータがプログラムされる間に、つぎにプログラムされるページデータがページバッファのキャッシュラッチブロックにロードされることを意味する。このようなキャッシュ機能によって、連続的にプログラム動作を実行する時、一番目のページデータをロードする時間を除き、残りのページデータのデータローディング時間はほとんど必要でない。すなわち、残りのページデータのローディング時間はキャッシュラッチブロックからメインラッチブロックに１回ダンピングする非常に短い時間が必要であるばかりである。これについては以下に詳細に説明する。

そして、本明細書では、隣接した二つのビットラインが一つのビットライン対をなす構造の実施形態を示して説明する。しかし、本発明の技術的思想は二つのビットラインが一つのビットライン対をなす構造の実施形態だけでなく、各ビットラインに別個のカラムアドレス（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ）によって選択される構造によっても実現することができることは当業者には自明である。したがって、本明細書では、対をなす二つのビットライン、すなわち偶数ビットラインと奇数ビットラインは別に区別しなく、単に‘ビットライン’と称することもできる。

以下、添付図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。

図３は本発明の一実施形態による不揮発性半導体メモリ装置を示す図である。図３に示すように、本発明の不揮発性半導体メモリ装置は、メモリセルアレイ１０、ページバッファセット２００、出力スイッチ４００、データ線プレチャージ回路５００、およびデータ線ラッチ回路６００を備える。

前記メモリセルアレイ１０は、複数のビットライン（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）を含み、対応するビットライン（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）のデータをプログラムして格納する複数のメモリセルを含む。このような、前記メモリセルアレイ１０は図４に具体的に示す。

図４を参照すれば、前記メモリセルアレイ１０は、対応するビットライン（ＢＬｅ、ＢＬｏ）にそれぞれ連結される複数のセルストリング（ｃｅｌｌ ｓｔｒｉｎｇｓ、ＳＴｅ＜ｎ：１＞、ＳＴｏ＜ｎ：１＞）からなる。各セルストリング（ＳＴｅ＜ｎ：１＞、ＳＴｏ＜ｎ：１＞）は、図４に示すように、対応するビットライン（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）に連結されるストリング選択トランジスタ（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｎｇ ｔｒａｎｓｉｓｔｏｒ、ＳＳＴ）、共通ソースライン（ｃｏｍｍｏｎ ｓｏｕｒｃｅｌｉｎｅ、ＣＳＬ）に連結されるグラウンド選択トランジスタ（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｎｇ ｔｒａｎｓｉｓｔｏｒ、ＧＳＴ）、および前記ストリング選択トランジスタ（ＳＳＴ）と前記グラウンド選択トランジスタ（ＧＳＴ）との間に直列に連結されるメモリセル（ＭＣ）から構成される。そして、前記ビットライン（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）はページバッファセット２００に電気的に連結される。

前記メモリセル（ＭＣ）は、ソース、ドレイン、フローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）および制御ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を有するフローティングゲートトランジスタで具現される。前記メモリセル（ＭＣ）は、周知のように、チャンネルホットエレクトロン（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ、以下、‘ＣＨＥ’という）またはファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ、以下、‘Ｆ−Ｎ’という）トンネリング現象を用いて、プログラムが実行される。この際、前記メモリセル（ＭＣ）は、それぞれのビットライン（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）の電圧レベルに対応するデータをプログラムする。

また、図３を参照すれば、前記ページバッファセット２００は、対応するビットライン対（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）ごとに配置される複数のページバッファ（ＰＢＮ＜ｎ：１＞）を含む。前記ページバッファ（ＰＢＮ＜ｎ：１＞）は連結関係でだけ違いがあり、みんな同一の構造で具現できる。したがって、本明細書では、前記ページバッファ（ＰＢＮ＜ｎ：１＞）を区別せず、添え字を省略した一つのページバッファ（ＰＢＮ）のみについて説明する。また、前記ビットライン対（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）に対しても添え字を省略する。

図５は図３のページバッファ（ＰＢＮ）を具体的に示す回路図である。前記ページバッファ（ＰＢＮ）は、対応するそれぞれのビットライン（ＢＬｅ、ＢＬｏ）と送受信されるデータを所定のメインラッチノード（ＭＬＡＭ）に‘メインラッチデータ（ＭＬＤ）’として格納する。図５を参照すれば、前記ページバッファ（ＰＢＮ）は、ビットラインバイアスブロック２１０、ビットライン遮断ブロック２２０、プレチャージブロック２３０、メインラッチブロック２５０、出力ドライバー２６０、およびキャッシュラッチブロック２７０を含む。

前記ビットラインバイアスブロック２１０は、対をなす二つのビットライン（ＢＬｅ、ＢＬｏ）のいずれか一つを選択し、バイアス電圧を制御する。前記ビットライン遮断ブロック２２０は、前記ビットライン（ＢＬｅ、ＢＬｏ）と前記センシングノード（ＮＳＥＮ）の連結を制御する。前記プレチャージブロック２４０は、所定のセンシングプレチャージ信号（／ＰＲＳＥＮ）に応答して、前記メインラッチブロック２５０の前記センシングノード（ＮＳＥＮ）を電源電圧（ＶＣＣ）にプレチャージする。

前記ビットラインバイアスブロック２１０、ビットライン遮断ブロック２２０、プレチャージブロック２３０の構成および作用は、図５を参照して、当業者に容易に理解できるので、本明細書では、それについての具体的な説明は省略する。

前記メインラッチブロック２５０は、所定のメインラッチノード（ＮＬＡＭ）を含む。本明細書において、前記メインラッチノード（ＮＬＡＭ）のデータは‘メインラッチデータ（ＭＬＤ）’という。前記‘メインラッチデータ（ＭＬＤ）’は、所定の応答伝送ノード（ＮＣＰＡ）の状態によって論理状態が制御される。そして、前記‘メインラッチデータ（ＭＬＤ）’は、最終的に前記ビットライン（ＢＬｅ、ＢＬｏ）に反映される。

前記出力ドライバー２６０は、前記‘メインラッチデータ（ＭＬＤ）’に対応して、内部出力線（ＩＤＯＵＴ）を一方向に駆動する。すなわち、前記内部出力線（ＩＤＯＵＴ）は論理“Ｈ”の前記‘メインラッチデータ（ＭＬＤ）’によって出力ドライビング電圧（ＶＯＤＲ）（本実施形態では、接地電圧（ＶＳＳ））に駆動される。

そして、前記内部出力線（ＩＤＯＵＴ）のデータは、前記出力スイッチ（４００、図３参照）を通じて、最終的に外部に提供される。この際、前記内部出力線（ＩＤＯＵＴ）は、外部から前記メインラッチノード（ＮＬＡＭ）までの入力データの伝送経路とは電気的に分離される。したがって、前記‘メインラッチデータ（ＭＬＤ）’の論理状態は、前記内部出力線（ＩＤＯＵＴ）の電圧レベルによる影響が排除される。

より詳しく説明すると、前記内部出力線（ＩＤＯＵＴ）は自分と連結される複数のページバッファ（ＰＢＮ＜ｎ：１＞、図３参照）の前記‘メインラッチデータ（ＭＬＤ）’のそれぞれによって駆動される。したがって、前記ページバッファ（ＰＢＮ＜ｎ：１＞）の前記‘メインラッチデータ（ＭＬＤ）’のいずれか一つが所定の論理状態（本実施形態では、論理“Ｈ”）の場合には、前記ページバッファ（ＰＢＮ＜ｎ：１＞）の残り‘メインラッチデータ（ＭＬＤ）’の論理状態がみんな “Ｌ”であると言っても、前記内部出力線（ＩＤＯＵＴ）、最終的には前記グローバル出力線（ＧＤＯＵＴ）が前記出力ドライビング電圧（ＶＯＤＲ）に駆動される。

したがって、本発明のページバッファ（ＰＢＮ）を含む不揮発性半導体メモリ装置は、前記出力ドライバー２６０によって、ワイアードオア仕組みで具現することができる。すなわち、選択されたメモリセル（ＭＣ）のプログラムを確認するプログラム確認読み出しで、前記複数のページバッファ（ＰＢＮ＜ｎ：１＞）の前記‘メインラッチデータ（ＭＬＤ）’を同時に用いて、一度の確認読み出しを実行することで、前記複数のページバッファ（ＰＢＮ＜ｎ：１＞）と連結されるメモリセルのプログラム不良の有無が確認可能である。

したがって、本発明の不揮発性半導体メモリ装置はワイアードオア仕組みで具現可能であるので、プログラム確認読み出しに必要な時間が著しく減少する。

前記キャッシュラッチブロック２７０は所定のキャッシュラッチノード（ＮＣＡＬＡ）を含む。本明細書において、前記キャッシュラッチノード（ＮＣＡＬＡ）のデータは‘キャッシュラッチデータ（ＣＬＤ）’という。前記‘キャッシュラッチデータ（ＣＬＤ）’は、外部から提供される入力データの論理状態によって制御される。そして、前記‘キャッシュラッチデータ（ＣＬＤ）’は、所定のダンピング制御信号（ＤＵＭ）に応答して、最終的に前記キャッシュラッチノード（ＮＣＡＬＡ）に反映される。前記キャッシュラッチブロック２７０は、前記‘メインラッチデータ（ＭＬＤ）’が選択されたメモリセル（ＭＣ）にプログラムされる間に、つぎにプログラムされるデータをロードして、前記‘キャッシュラッチデータ（ＣＬＤ）’として格納することができる。

ついで、図５を参照して、前記メインラッチブロック２５０、前記出力ドライバー２６０、および前記キャッシュラッチブロック２７０を詳細に説明する。

前記メインラッチブロック２５０は、前記センシングノード（ＮＳＥＮ）、メインラッチ部２５１、センシング応答部２５７、およびバッファ選択部２５９を含む。前記センシングノード（ＮＳＥＮ）は前記ビットライン（ＢＬｅ、ＢＬｏ）から提供されるデータを受信するためのもので、ビットライン遮断ブロック２２０を介してビットライン（ＢＬｅ、ＢＬｏ）と電気的に連結される。

前記メインラッチ部２５１は前記メインラッチノード（ＮＬＡＭ）を含み、前記応答伝送ノード（ＮＣＰＡ）の状態に対応するデータを前記‘メインラッチデータ（ＭＬＤ）’として格納する。

前記センシング応答部２５７は、前記センシングノード（ＮＳＥＮ）および所定の読み出しラッチ信号（ＲＬＡＴ）に応答して、前記応答伝送ノード（ＮＣＰＡ）にセンシング応答電圧（本実施形態では、接地電圧（ＶＳＳ））を提供する。前記バッファ選択部２５９は、前記‘メインラッチデータ（ＭＬＤ）’に対応するデータを前記センシングノード（ＮＳＥＮ）を介して、最終的に前記ビットライン（ＢＬｅ、ＢＬｏ）に提供する。

一方、前記出力ドライバー２６０は、データ読み出しの際、前記‘メインラッチデータ（ＭＬＤ）’に対応して、前記内部出力線（ＩＤＯＵＴ）を駆動する。望ましくは、前記出力ドライバー２６０は、第１出力ドライビングトランジスタ２６１と第２出力ドライビングトランジスタ２６３を含む。前記第１出力ドライビングトランジスタ２６１は、前記‘メインラッチデータ（ＭＬＤ）’によってゲートされる。すなわち、第１出力ドライビングトランジスタ２６１は、前記‘メインラッチデータ（ＭＬＤ）’が論理“Ｈ”である時、ターンオン（ｔｕｒｎ−ｏｎ）される。前記第２出力ドライビングトランジスタ２６３は、前記メインラッチ選択アドレス（ＹＭｒ）にゲートされて、前記内部出力線（ＩＤＯＵＴ）を前記接地電圧（ＶＳＳ）に駆動する。

したがって、本実施形態によれば、前記‘メインラッチデータ（ＭＬＤ）’が論理“Ｈ”である時、前記メインラッチ選択アドレス（ＹＭｒ）の論理“Ｈ”への遷移に応答して、前記内部出力線（ＩＤＯＵＴ）は接地電圧（ＶＳＳ）に駆動される。

そして、前記キャッシュラッチブロック２７０は、キャッシュラッチ部２７１およびキャッシュダンピング部２７３を備える。前記キャッシュラッチ部２７１は前記キャッシュラッチノード（ＮＣＡＬＡ）を含む。そして、前記キャッシュラッチ部２７１は、外部から提供される入力データに対応する前記‘キャッシュラッチデータ（ＣＬＤ）’を前記キャッシュラッチノード（ＮＣＡＬＡ）に格納する。そして、前記キャッシュダンピング部２７３は前記ダンピング制御信号（ＤＵＭ）に応答し、前記キャッシュラッチノード（ＮＣＡＬＡ）のデータによって所定のキャッシュ駆動電圧（ＶＣＡＤＲ）を前記応答伝送ノード（ＮＣＰＡ）に提供する。

前記キャッシュラッチ部２７１は、より具体的に、キャッシュラッチ手段２７１ａ、第１キャッシュラッチトランジスタ２７１ｂ、および第２キャッシュラッチトランジスタ２７１ｃを含む。前記キャッシュラッチ手段２７１ａは、第１および第２内部入力線（ＩＤＩ、ｎＩＤＩ）のデータに対応するデータを前記キャッシュラッチノード（ＮＣＡＬＡ）に格納する。

前記第１キャッシュラッチトランジスタ２７１ｂは前記第１内部入力線（ＩＤＩ）に応答してゲートされ、前記キャッシュラッチノード（ＮＣＡＬＡ）に第１論理状態（本実施形態では、論理“Ｌ”）のデータが格納されるようにする。前記第２キャッシュラッチトランジスタ２７１ｃは前記第２内部入力線（ｎＩＤＩ）に応答してゲートされ、前記キャッシュラッチノード（ＮＣＡＬＡ）に第２論理状態（本実施形態では、論理“Ｈ”）のデータが格納されるようにする。

一方、前記第１内部入力線（ＩＤＩ）と前記第２内部入力線（ｎＩＤＩ）は、入力データによって選択的に活性化される。本実施形態では、前記ビットライン（ＢＬ）をプログラム禁止状態に制御しようとする場合は、前記第１内部入力線（ＩＤＩ）が“Ｈ”に活性化される。そして、前記ビットライン（ＢＬ）にプログラムしようとするメモリセル（ＭＣ）が連結される場合は、前記第２内部入力線（ｎＩＤＩ）が“Ｈ”に活性化される。

好ましくは、前記キャッシュラッチ部２７１はキャッシュドライビングトランジスタ２７１ｄをさらに含む。前記キャッシュドライビングトランジスタ２７１ｄは、所定のキャッシュラッチ選択アドレス（ＹＣｒ）に応答してゲートされる。ここで、前記キャッシュラッチ選択アドレス（ＹＣｒ）は、前記キャッシュラッチ部２７１のデータローディング時に活性化され、前記内部出力線（ＩＤＯＵＴ）に共通的に連結される複数のページバッファ（ＰＢＮ）のなかで一つを選択する。

前記キャッシュダンピング部２７３は、前記キャッシュ駆動電圧（ＶＣＡＤＲ）と前記応答伝送ノード（ＮＣＰＡ）との間に直列に形成される第１キャッシュダンピングトランジスタ２７３ａおよび第２キャッシュダンピングトランジスタ２７３ｂを含む。前記キャッシュダンピング部２７３は前記キャッシュラッチノード（ＮＣＡＬＡ）によって駆動されて、前記キャッシュ駆動電圧（ＶＣＡＤＲ）を前記応答伝送ノード（ＮＣＰＡ）に伝送し、最終的には前記メインラッチノード（ＮＬＡＭ）に対応するデータが格納されるように制御される。

好ましくは、前記キャッシュ駆動電圧（ＶＣＡＤＲ）は接地電圧（ＶＳＳ）である。そして、前記第１キャッシュダンピングトランジスタ２７３ａと前記第２キャッシュダンピングトランジスタ２７３ｂはそれぞれ前記ダンピング制御信号（ＤＵＭ）と前記キャッシュラッチノード（ＮＣＡＬＡ）に応答してゲートされるＮＭＯＳトランジスタである。

また、図３を参照すれば、本発明の不揮発性半導体メモリ装置は、入力データ制御器３００および出力スイッチ４００を含む。前記入力データ制御器３００は、所定のブロックデコーディング信号（／ＢＬＤＥＣ）の論理“Ｌ”に応答して、イネーブルされる。ここで、前記ブロックデコーディング信号（／ＢＬＤＥＣ）は内部出力線（ＩＤＯＵＴ）を特定する信号である。すなわち、前記ブロックデコーディング信号（／ＢＬＤＥＣ）は、一つの内部出力線（ＩＤＯＵＴ）に連結されるページバッファ（ＰＢＮ）（図３では、ページバッファセット２００）を特定するアドレス信号である。

前記入力データ制御器３００は、第１グローバル入力線（ＧＤＩ）および第２グローバル入力線（ｎＧＤＩ）の論理状態に対応して、前記第１内部入力線（ＩＤＩ）および第２内部入力線（ｎＩＤＩ）のいずれか一つを活性化させる。そして、前記第１内部入力線（ＩＤＩ）および第２内部入力線（ｎＩＤＩ）のデータは前記キャッシュラッチブロック２７０に提供される。ここで、前記第１グローバル入力線（ＧＤＩ）および第２グローバル入力線（ｎＧＤＩ）のデータは入力データに対応し、データの入力時に相反する論理状態を有する。

したがって、前記第１内部入力線（ＩＤＩ）および第２内部入力線（ｎＩＤＩ）のいずれか一つも前記入力データに対応して活性化される。結局、前記入力データに対応するデータが前記キャッシュラッチブロック２７０に提供される。

前記出力スイッチ４００は、所定のワイアードオアリング信号（／ＷＯＲＥＮ）および前記ブロックデコーディング信号（／ＢＬＤＥＣ）に応答して、前記内部出力線（ＩＤＯＵＴ）と前記グローバル出力線（ＧＤＯＵＴ）を電気的に連結する。ここで、ワイアードオアリング信号（／ＷＯＲＥＮ）は、本発明の不揮発性半導体メモリ装置において、一つの内部出力線（ＩＤＯＵＴ）に連結されるページバッファから提供されるデータを一度に確認するワイアードオア（Ｗｉｒｅｄ ＯＲ）動作の際に“Ｌ”に活性化される信号である。

したがって、前記出力スイッチ４００は、前記ワイアードオア区間であるか、または前記ブロックデコーディング信号（／ＢＬＤＥＣ）によって前記ページバッファセット２００が選択される時、前記内部出力線（ＩＤＯＵＴ）と前記グローバル出力線（ＧＤＯＵＴ）を電気的に連結する。

図６は図３の入力データ制御器３００および出力スイッチ４００を具体的に示す図である。図６を参照すれば、前記入力データ制御器３００は、第１〜第２デコーダ論理ゲート３０１、３０３を備える。

前記第１デコーダ論理ゲート３０１は、前記ブロックデコーディング信号（／ＢＬＤＥＣ）によってイネーブルされ、前記第１グローバル入力線（ＧＤＩ）のデータを反転して前記第１内部入力線（ＩＤＩ）に提供する。そして、前記第２デコーダ論理ゲート３０３は、前記ブロックデコーディング信号（／ＢＬＤＥＣ）によってイネーブルされ、前記第２グローバル入力線（ｎＧＤＩ）のデータを反転して前記第２内部入力線（ｎＩＤＩ）に提供する。

また、図６を参照すれば、前記出力スイッチ４００は、スイッチ論理ゲート４１０とスイッチトランジスタ４２０を含む。前記スイッチ論理ゲート４１０は、前記ブロックデコーディング信号（／ＢＬＤＥＣ）と前記ワイアードオアリング信号（／ＷＯＲＥＮ）を論理積して、前記スイッチトランジスタ４２０を制御するスイッチ制御信号（ＳＷ）を発生する。

前記スイッチトランジスタ４２０は、前記ブロックデコーディング信号（ＢＬＤＥＣ）または前記ワイアードオアリング信号（／ＷＯＲＥＮ）が“Ｌ”に活性化される時、前記内部出力線（ＩＤＯＵＴ）のデータを前記グローバル出力線（ＧＤＯＵＴ）に提供する。

つぎに、前記キャッシュラッチブロック２７０へのデータローディングおよび前記メインラッチブロック２５０へのデータダンピングを説明する。

図７は本発明の不揮発性半導体メモリ装置のプログラム動作中のデータダンピングまでの主要信号および主要ノードのタイミング図で、ビットラインをプログラム可能な状態に制御する場合のタイミング図である。そして、図８は図７のプログラム動作によるデータの流れを説明するための図である。

図７を参照すれば、キャッシュラッチセットアップ区間（Ｐ１Ａ）で、前記キャッシュラッチ選択アドレス（ＹＣｒ）と前記第１内部入力線（ＩＤＩ）が共に“Ｈ”になれば、前記キャッチラッチノード（ＮＣＡＬＡ）が“Ｌ”にセットアップされる。以後、データローディング区間（Ｐ１Ｂ）で、前記キャッシュラッチ選択アドレス（ＹＣｒ）と前記第２内部入力線（ｎＩＤＩ）が共に“Ｈ”になって、前記キャッチラッチノード（ＮＣＡＬＡ）が“Ｌ”から“Ｈ”にフリップされる（図８の（１）参照）。

一方、メインラッチセットアップ区間（Ｐ１Ｃ）で、前記メインラッチ選択アドレス（ＹＭｒ）と前記メインラッチセッティング信号（ＭＬＳＥＴ）が共に“Ｈ”になれば、前記メインラッチノード（ＮＬＡＭ）が“Ｌ”にセットアップされる。以後、データダンピング区間（Ｐ１Ｄ）で、前記ダンピング制御信号（ＤＵＭ）が“Ｈ”になれば、前記キャッシュラッチブロック２７０のキャッシュ伝送部２５３が電流パスを形成し、前記応答伝送ノード（ＮＣＰＡ）は“Ｌ”に制御される。ついで、メインラッチ選択アドレス（ＹＭｒ）と前記メインラッチローディング信号（ＭＬＬＤ）が共に“Ｈ”になれば、前記メインラッチノード（ＮＬＡＭ）は“Ｌ”から“Ｈ”にフリップされる（図８の（２）参照）。そして、前記メインラッチノード（ＮＬＡＭ）に対応するデータ、すなわちノードＮ２３１の“Ｌ”データが前記ビットライン（ＢＬｅ、ＢＬｏ）に反映され、前記ビットライン（ＢＬｅ、ＢＬｏ）はプログラム可能状態に制御される（図８の（３）参照）。

つぎに、ビットラインがプログラム禁止状態に制御される場合を説明する。図９は本発明の不揮発性半導体メモリ装置のプログラム動作中のデータダンピングまでの主要信号および主要ノードのタイミング図で、ビットラインをプログラム禁止状態に制御する場合のタイミング図である。そして、図１０は図９のプログラム動作によるデータの流れを説明するための図である。

図９のキャッシュラッチセットアップ区間（Ｐ２Ａ）で、図７のキャッシュラッチセットアップ区間（Ｐ１Ａ）と同様に、前記キャッチラッチノード（ＮＣＡＬＡ）が“Ｌ”にセットアップされる。以後、データローディング区間（Ｐ２Ｂ）では、前記キャッシュラッチ選択アドレス（ＹＣｒ）と前記第１内部入力線（ＩＤＩ）が共に“Ｈ”になるので、前記キャッチラッチノード（ＮＣＡＬＡ）は“Ｌ”を維持する（図１０の（１）参照）。

一方、図９のメインラッチセットアップ区間（Ｐ２Ｃ）では、図７のメインラッチセットアップ区間（Ｐ１Ｃ）と同様に、前記メインラッチノード（ＮＬＡＭ）が“Ｌ”にセットアップされる。以後、データダンピング区間（Ｐ１Ｄ）で、前記ダンピング制御信号（ＤＵＭ）が“Ｈ”になっても、前記キャッチラッチノード（ＮＣＡＬＡ）が“Ｌ”であるので、前記キャッシュラッチブロック２７０のキャッシュ伝送部２５３は電流パスを形成することができない。よって、前記応答伝送ノード（ＮＣＰＡ）はフローティング（ｆｌｏａｔｉｎｇ）状態になる。この場合、前記メインラッチ選択アドレス（ＹＭｒ）と前記メインラッチローディング信号（ＭＬＬＤ）が共に“Ｈ”になっても、前記メインラッチノード（ＮＬＡＭ）は“Ｌ”を維持する。そして、前記メインラッチノード（ＮＬＡＭ）に対応するデータ、すなわちノードＮ２３１の“Ｈ”データが前記ビットライン（ＢＬｅ、ＢＬｏ）に反映され、前記ビットライン（ＢＬｅ、ＢＬｏ）はプログラム禁止状態に制御される（図１０の（２）参照）。

図１１は本発明の不揮発性半導体メモリ装置のプログラム動作中のデータダンピング以後の主要信号および主要ノードのタイミング図である。

図１１を参照すれば、図７および図９のデータダンピング（Ｐ１Ｄ、Ｐ２Ｄ）以後に、高電圧イネーブル（Ｐ３Ａ）、ビットラインセットアップ（Ｐ３Ｂ）、プログラム実行（Ｐ３Ｃ）の過程が進む。図１１のタイミング図によれば、偶数ビットライン（ＢＬｅ）はプログラム可能状態に制御され、奇数ビットライン（ＢＬｏ）はプログラム禁止状態に制御される。このような進行過程は、図１１を参照すれば、当業者であれば容易に理解することができるので、それについての具体的な説明は省略する。ただし、図１１を参照すれば、メインラッチノード（ＮＬＡＭ）のデータがビットライン（ＢＬｅ、ＢＬｏ）に反映され、選択されたメモリセルに対するプログラム実行が進む間に、各ページバッファの前記キャッシュラッチブロック２７０には、つぎにプログラムすべきデータがロードされる。

そして、現在のメインラッチノード（ＮＬＡＭ）に格納されるデータによるメモリセルのプログラムが完了した後は、各ページバッファの前記キャッシュラッチブロック２７０に格納されるデータが前記メインラッチブロック２５０に同時にダンピングされる。

前記のように、本発明の不揮発性半導体メモリ装置はキャッシュ機能を持っている。したがって、本発明の不揮発性半導体メモリ装置によれば、連続的にプログラム動作を実行する時、一番目のページデータをロードする時間を除けば、残りのページデータのデータローディング時間はほとんど必要でない。したがって、本発明の不揮発性半導体メモリ装置によれば、連続的にプログラム動作のプログラム速度が著しく改善される。

つぎに、本発明の不揮発性半導体メモリ装置のプログラム確認読み出し動作を説明する。

図１２は本発明の不揮発性半導体メモリ装置の確認読み出し動作での主要信号および主要ノードのタイミング図で、プログラムが“パス（ｐａｓｓ）”の場合のタイミング図である。そして、図１３は図１２の確認読み出し動作によるデータの流れを説明するための図である。

図１２を参照すれば、データ引き出し区間（Ｐ５Ａ）で、前記センシングプレチャージ信号（／ＰＲＳＥＮ）が“Ｌ”になれば、前記センシングノード（ＮＳＥＮ）は電源電圧（ＶＣＣ）にフリーチャージされる。この際、前記‘メインラッチデータ（ＭＬＤ）’は論理“Ｈ”である。そして、選択されたメモリセルに対するプログラムが‘パス’状態であるので、前記ビットライン（ＢＬｅ、ＢＬｏ）はほとんど維持する。

その後、データフリップ区間（Ｐ５Ｂ）で、前記ビットライン遮断信号（ＢＬＳＨＦ）が“Ｈ”になっても、前記センシングノード（ＮＳＥＮ）はほぼ電源電圧（ＶＣＣ）を維持する。この際、前記読み出しラッチ信号（ＲＬＡＴ）および前記メインラッチセッティング信号（ＭＬＳＥＴ）が“Ｈ”になれば、前記メインラッチノード（ＮＬＡＭ）が“Ｈ”から“Ｌ”にフリップされる（図１３の（１）参照）。

ついで、ワイアードオア区間（Ｐ５Ｃ）で、前記メインラッチ選択アドレス（ＹＭｒ）が“Ｈ”になっても、前記内部出力線（ＩＤＯＵＴ）は接地電圧（ＶＳＳ）に駆動されない（図１３の（２）参照）。そして、前記ワイアードオアリング信号（／ＷＯＲＥＮ）は“Ｌ”になる。この場合、前記グローバル出力線（ＧＤＯＵＴ）が前記内部出力線（ＩＤＯＵＴ）と連結されても、前記グローバル出力線（ＧＤＯＵＴ）はフリーチャージされた論理“Ｈ”をそのまま維持する。このように、前記グローバル出力線（ＧＤＯＵＴ）の論理“Ｈ”が確認されることにより、プログラムしようとするすべてのメモリセル（ＭＣ）に対するプログラム実行が“パス”であることが確認される。

つぎに、プログラムが不良（ｆａｉｌ）の場合の確認読み出しを説明する。図１４は本発明の不揮発性半導体メモリ装置の確認読み出し動作での主要信号および主要ノードのタイミング図で、プログラムが“不良（ｆａｉｌ）”の場合のタイミング図である。そして、図１５は図１４の確認読み出し動作によるデータの流れを説明するための図である。

図１４を参照すれば、データ引き出し区間（Ｐ６Ａ）で、前記センシングノード（ＮＳＥＮ）は電源電圧（ＶＣＣ）にフリーチャージされる。この際、前記‘メインラッチデータ（ＭＬＤ）’は論理“Ｈ”である。そして、選択されたメモリセルに対するプログラムが‘不良’状態であるので、前記ビットライン（ＢＬｅ、ＢＬｏ）は接地電圧（ＶＳＳ）と電流パス（ｐａｔｈ）を形成する。

その後、データフリップ区間（Ｐ６Ｂ）で、前記ビットライン遮断信号（ＢＬＳＨＦ）が“Ｈ”になれば、前記センシングノード（ＮＳＥＮ）は接地電圧（ＶＳＳ）になる。この際、前記読み出しラッチ信号（ＲＬＡＴ）および前記メインラッチセッティング信号（ＭＬＳＥＴ）が“Ｈ”になっても、前記メインラッチノード（ＮＬＡＭ）はフリップされないで、“Ｈ”を維持する（図１５の（１）参照）。

続いて、ワイアードオア区間（Ｐ５Ｃ）で、前記メインラッチ選択アドレス（ＹＭｒ）が“Ｈ”になれば、前記内部出力線（ＩＤＯＵＴ）は接地電圧（ＶＳＳ）に駆動される（図１５の（２）参照）。以後、前記ワイアードオアリング信号（／ＷＯＲＥＮ）が“Ｌ”になれば、前記グローバル出力線（ＧＤＯＵＴ）は論理“Ｌ”になる。このように、前記グローバル出力線（ＧＤＯＵＴ）の論理“Ｌ”が確認されることにより、プログラムしようとするすべてのメモリセル（ＭＣ）の少なくともいずれか一つに対するプログラム実行が“不良”であることが確認される。

このように、本発明の不揮発性半導体メモリ装置のプログラム確認読み出しは、複数のプログラムされたメモリセルのデータを一度に確認するワイアードオア方式で具現されることができる。したがって、本発明の不揮発性半導体メモリ装置は、プログラム確認読み出しに必要な時間を著しく減少させることができる。

本発明は添付図面に示す一実施形態を参照して説明したが、これは例示的なものに過ぎなく、本発明の技術分野の当業者であれば、これから多様な変形および均等な他の実施形態が可能なことが理解できる。したがって、本発明の真正な技術的保護範囲は特許請求範囲の技術的思想によって決定されなければならない。

本発明は、キャッシュ機能およびワイアードオア（ｗｉｒｅｄ ＯＲ）方式でプログラム確認読み出しを行って全体プログラム所要時間を著しく短縮させるもので、不揮発性半導体メモリ装置に適用可能である。

従来の不揮発性半導体メモリ装置を示す図である。 図１のページバッファの一つと対応するＹゲートを代表的に示す図である。 本発明の一実施形態による不揮発性半導体メモリ装置を示す図である。 図３のメモリセルアレイを示す図である。 図３のページバッファを具体的に示す回路図である。 図３の入力データ制御器および出力スイッチを具体的に示す図である。 本発明の不揮発性半導体メモリ装置のプログラム動作中でのデータダンピングまでの主要信号および主要ノードのタイミング図で、ビットラインをプログラム可能状態に制御する場合のタイミング図である。 図７のプログラム動作によるデータの流れを説明するための図である。 本発明の不揮発性半導体メモリ装置のプログラム動作中でのデータダンピングまでの主要信号および主要ノードのタイミング図で、ビットラインをプログラム禁止状態に制御する場合のタイミング図である。 図９のプログラム動作によるデータの流れを説明するための図である。 本発明の不揮発性半導体メモリ装置のプログラム動作中でのデータダンピング以後の主要信号および主要ノードのタイミング図である。 本発明の不揮発性半導体メモリ装置の確認読み出し動作での主要信号および主要ノードのタイミング図で、プログラムが“パス（ｐａｓｓ）”の場合のタイミング図である。 図１２の確認読み出し動作によるデータの流れを説明するための図である。 本発明の不揮発性半導体メモリ装置の確認読み出し動作での主要信号および主要ノードのタイミング図で、プログラムが“不良（ｆａｉｌ）”の場合のタイミング図である。 図１４の確認読み出し動作によるデータの流れを説明するための図である。

符号の説明

２００ ページバッファセット
ＢＬｅ、ＢＬｏ ビットライン
ＣＬＤ キャッシュラッチデータ
ＧＤＩ、ｎＧＤＩ 第１および第２グローバル入力線
ＧＤＯＵＴ グローバル出力線
ＩＤＩ、ｎＩＤＩ 第１および第２内部入力線
ＩＤＯＵＴ 内部出力線
ＮＬＡＭ メインラッチノード
ＭＬＤ メインラッチデータ
ＮＣＡＬＡ キャッシュラッチノード
ＮＣＰＡ 応答伝送ノード
ＮＳＥＮ センシングノード
ＰＢＮ ページバッファ
ＶＣＡＤＲ キャッシュ駆動電圧
ＶＯＤＲ 出力ドライビング電圧
ＹＣｒ キャッシュラッチ選択アドレス
ＹＭｒ キャッシュラッチ選択アドレス
／ＢＬＤＥＣ ブロックデコーディング信号

Claims (10)

1. 所定のビットラインのデータに対応するデータをプログラムして格納する複数のメモリセルを有する不揮発性半導体メモリ装置のページバッファにおいて、
   所定の応答伝送ノードの状態によって論理状態が制御されて前記ビットラインに反映される所定のメインラッチデータをラッチして格納するメインラッチノードを含むメインラッチブロックと、
   外部から提供される入力データの論理状態によって制御されるとともに所定のダンピング制御信号に応答して前記応答伝送ノードに反映される所定のキャッシュラッチデータをラッチして格納するキャッシュラッチノードを含むキャッシュラッチブロックと、
   前記メインラッチデータに対応して、前記入力データの伝送経路とは電気的に分離される所定の内部出力線を一方向に駆動する出力ドライバーと、
   を備え、
   前記キャッシュラッチブロックは、以前の前記メインラッチデータが前記メモリセルにプログラムされる間、つぎにプログラムされるデータをロードして格納することができることを特徴とする、不揮発性半導体メモリ装置のページバッファ。
2. 前記キャッシュラッチブロックは、
   前記キャッシュラッチノードを含み、前記入力データに対応する前記キャッシュラッチデータを前記キャッシュラッチノードに格納するキャッシュラッチ部と、
   前記ダンピング制御信号に応答して、前記キャッシュラッチデータによって所定のキャッシュ駆動電圧を前記応答伝送ノードに提供するキャッシュダンピング部と、
   を備えることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置のページバッファ。
3. 前記キャッシュラッチ部は、
   前記キャッシュラッチノードを含むキャッシュラッチ手段と、
   前記キャッシュラッチノードに第１論理状態の前記キャッシュラッチデータが格納されるように、所定の第１内部入力線に応答してゲートされる第１キャッシュラッチトランジスタと、
   前記キャッシュラッチノードに第２論理状態の前記キャッシュラッチデータが格納されるように、所定の第２内部入力線に応答してゲートされる第２キャッシュラッチトランジスタと、
   を備え、
   前記第１論理状態と前記第２論理状態は相反する論理状態であり、
   前記第１内部入力線と前記第２内部入力線は、前記入力データによって、選択的に活性化されることを特徴とする、請求項２に記載の不揮発性半導体メモリ装置のページバッファ。
4. 前記キャッシュダンピング部は、前記キャッシュ駆動電圧と前記応答伝送ノードとの間に直列に形成され、それぞれ前記ダンピング制御信号と前記キャッシュラッチノードに応答してゲートされる第１キャッシュダンピングトランジスタおよび第２キャッシュダンピングトランジスタを備えることを特徴とする、請求項２に記載の不揮発性半導体メモリ装置のページバッファ。
5. 前記キャッシュ駆動電圧は接地電圧であり、
   前記第１キャッシュダンピングトランジスタおよび前記第２キャッシュダンピングトランジスタはＮＭＯＳトランジスタで具現されることを特徴とする、請求項４に記載の不揮発性半導体メモリ装置のページバッファ。
6. 前記ページバッファは、前記メインラッチデータに対応するデータを前記ビットラインに提供するバッファ選択部をさらに備えることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置のページバッファ。
7. 所定のビットラインのデータに対応するデータをプログラムして格納する複数のメモリセルを有する不揮発性半導体メモリ装置のページバッファにおいて、
   所定のメインラッチデータをラッチして格納し、前記メインラッチデータに対応して前記ビットラインが駆動されるようにするメインラッチブロックと、
   所定の入力データに対応するキャッシュラッチデータを格納し、前記メインラッチブロックに前記メインラッチデータが格納されるように制御するために、所定のダンピング制御信号に応答して前記キャッシュラッチデータに対応するデータを前記メインラッチブロックに提供する前記キャッシュラッチブロックと、
   前記メインラッチデータに対応して、外部に提供されるデータを伝送するとともに前記入力データの伝送経路とは電気的に分離される内部出力線を一方向に駆動する出力ドライバーと、
   を備えることを特徴とする、不揮発性半導体メモリ装置のページバッファ。
8. 不揮発性半導体メモリ装置において、
   複数のビットラインを含み、対応するビットラインのデータをプログラムして格納する複数のメモリセルを含む前記メモリセルアレイと、
   対応する各自のビットラインと送受信されるデータに対応するデータをメインラッチデータとして格納する複数のページバッファと、
   前記ページバッファのメインラッチデータのそれぞれに対応して駆動されることができ、前記ページバッファのメインラッチデータのいずれか一つが所定の論理状態であれば、前記ページバッファの残りメインラッチデータの論理状態にかかわらず、所定の出力ドライビング電圧に駆動される前記内部出力線と、
   を備え、
   前記ページバッファのそれぞれは、
   前記メインラッチデータをラッチして格納し、前記メインラッチデータに対応するデータを前記ビットラインに反映するメインラッチブロックと、
   所定の入力データに対応するキャッシュラッチデータを格納し、前記メインラッチブロックに前記メインラッチデータが格納されるように制御するために、所定のダンピング制御信号に応答して、前記キャッシュラッチデータに対応するデータを前記メインラッチブロックに提供するキャッシュラッチブロックと、
   前記メインラッチデータに対応して、外部に提供されるデータを伝送するとともに前記入力データの伝送経路とは電気的に分離される内部出力線を一方向に駆動する出力ドライバーと、
   を備えることを特徴とする、不揮発性半導体メモリ装置。
9. 前記キャッシュラッチブロックは、前記キャッシュラッチデータが前記入力データに対応するように制御するために、所定の第１内部入力線および第２内部入力線を受信し、
   前記不揮発性半導体メモリ装置は、前記入力データに前記キャッシュラッチデータが前記入力データに対応するように制御するために、前記キャッシュラッチブロックに提供される第１内部入力線および第２内部入力線の論理状態を制御する入力データ制御器をさらに備えることを特徴とする、請求項８に記載のマルチビート不揮発性半導体メモリ装置。
10. 対応するビットラインのデータをプログラムして格納する複数のメモリセルを含むメモリセルアレイと、所定のメインラッチデータを格納するページバッファと、前記メインラッチデータに対応して駆動できる内部出力線とを含む不揮発性半導体メモリ装置であって、前記ページバッファは前記メインラッチデータをラッチして格納する前記メインラッチブロックと、所定のキャッシュラッチデータを格納するキャッシュラッチブロックと、前記メインラッチデータに対応して前記内部出力線を一方向に駆動する出力ドライバーとを含むようになった不揮発性半導体メモリ装置のプログラム方法において、
    外部から提供される入力データの論理状態に対応して、前記キャッシュラッチブロックに前記キャッシュラッチデータを格納するデータローディング段階と、
    前記キャッシュラッチデータに対応する前記メインラッチデータを前記メインラッチブロックに格納するデータダンピング段階と、
    前記メインラッチデータを前記ビットラインに反映し、前記ビットラインの電圧レベルを用いて前記メモリセルをプログラムするプログラム実行段階と、
    を備え、
    つぎにプログラムされる前記キャッシュラッチデータを格納する前記データローディング段階が、以前の前記メインラッチデータを用いる前記プログラム実行段階が進行される間に行われることを特徴とする、不揮発性半導体メモリ装置のプログラム方法。

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