JP2006031873A

JP2006031873A - 半導体記憶装置

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Publication number: JP2006031873A
Application number: JP2004211330A
Authority: JP
Inventors: Koichi Kawai; 鉱一河合
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-07-20
Filing date: 2004-07-20
Publication date: 2006-02-02
Anticipated expiration: 2024-07-20
Also published as: US7110294B2; US7502258B2; US20060018157A1; US20060256627A1; US7286420B2; US20080043550A1; JP4102338B2

Abstract

【課題】チップ面積削減を可能とする不良カラム置換方式を採用した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うセンスアンプ回路と、前記メモリセルアレイの各カラムの良否を示すデータを保持する第１のデータ保持回路と、前記第１のデータ保持回路から読み出されたデータを保持し、その出力により不良カラムアドレスをスキップする制御を行う第２のデータ保持回路とを有する。
【選択図】図１

Description

この発明は、半導体記憶装置に係り、特に不良カラムを冗長カラムで置換するカラムリダンダンシー方式に関する。

大容量半導体記憶装置では通常、不良チップを救済するために、リダンダンシー方式が適用される。この種の半導体記憶装置では、メモリチップ内部に、不良アドレス記憶回路と、その不良アドレスと外部アドレスとの比較を行うアドレス比較回路とが設けられる。外部アドレスが入力されたとき、アドレス比較回路は不良アドレスと外部アドレスとの一致検出を行って置換信号を出力し、これにより不良部分を冗長セルアレイで置き換えるという制御が行われる。

電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の一つであるＮＡＮＤ型フラッシュメモリにおいても、その様なリダンダンシー方式が用いられる（例えば、特許文献１参照）。

不良アドレス記憶回路には、フューズ回路やＲＯＭ回路が用いられる。これらのフューズ回路やＲＯＭ回路を設けることなく、メモリセルアレイ内に他の各種初期設定データと共に不良アドレスデータを記憶する方式も提案されている（例えば、特許文献２参照）。この場合、不良アドレスデータは、電源投入時に自動的に読み出されて、不良アドレスレジスタに転送される。そしてこの不良アドレスレジスタが保持する不良アドレスデータに基づいて、以後不良アドレス置換制御が行われる。
特開２００２−１００１９２号公報特開２００１−１７６２９０号公報

ＮＡＮＤ型フラッシュメモリでは特に、大容量化が進むにつれて、カラム数が増加する。カラム数が増加すると、一定の救済効率を確保するためには、冗長カラム数も増加する必要がある。冗長カラム数が増加すれば、不良アドレス記憶回路やアドレス比較回路のチップ占有面積が増大する。

従来のリダンダンシー方式では、メモリセルアレイ内に不良アドレスを記憶するとしても、外部アドレスが不良アドレスかどうかを検知するためにアドレス比較回路が不可欠であった。また、外部から供給されるアドレスデータは、アドレス比較回路を通るために、それだけアクセス時間が長くなるという問題もある。

この発明は、チップ面積削減を可能とする不良カラム置換方式を採用した半導体記憶装置を提供することを目的としている。

この発明の一態様による半導体記憶装置は、
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うセンスアンプ回路と、
前記メモリセルアレイの各カラムの良否を示すデータを保持する第１のデータ保持回路と、
前記第１のデータ保持回路から読み出されたデータを保持し、その出力により不良カラムアドレスをスキップする制御を行う第２のデータ保持回路とを有する。

この発明によると、チップ面積削減を可能とする不良カラム置換方式を採用した半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示し、図２はメモリセルアレイ１の構成を示している。メモリセルアレイ１は、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、複数個（図３の例では１６個）直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ１５と、その両端をそれぞれソース線ＣＥＬＳＲＣとビット線ＢＬに接続するための選択ゲートトランジスタＳ１及びＳ２を有する。

ＮＡＮＤセルユニット内のメモリセルの制御ゲートは異なるワード線ＷＬ０−ＷＬ１５に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＳ，ＳＧＤに接続される。

１ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫ０，ＢＬＫ１，…が配置される。

ロウデコーダ２は、ロウアドレスに従ってワード線及び選択ゲート線を選択駆動するもので、ワード線ドライバ及び選択ゲート線ドライバを含む。センスアンプ回路３は、ビット線に接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねる。即ち、読み出し及び書き込みはページ単位で行われる。

メモリセルアレイ１は、通常のデータ読み出し／書き込みに用いられるノーマルセルアレイ１ａと、不良カラム置換のために用いられる冗長カラムセルアレイ１ｂとを有する。センスアンプ回路３にもこれらに対応して、ノーマルセンスアンプ回路３ａと冗長センスアンプ回路３ｂとが用意される。

図２では、各ビット線ＢＬにセンスアンプ回路３の一つのセンスアンプＰ／Ｂが配置される例を示している。しかしメモリセルアレイ１が微細化されると、センスアンプをビット線ピッチに配置することが困難になる。このため、大容量フラッシュメモリでは通常、隣接する二つのビット線が一つのセンスアンプを共有する方式を用いる。隣接する二つのビット線は選択的にセンスアンプに接続される。

図２の例では、１ワード線に沿って配列されたメモリセルの集合が１ページを構成する。隣接する２ビット線がセンスアンプを共有する方式では、１ワード線に沿ったメモリセルの集合は、２ページを構成する。

センスアンプ回路３と外部入出力端子Ｉ／Ｏとの間のデータ授受は、Ｉ／Ｏバッファ５を介し、データバス１０を介して行われる。センスアンプ回路３には、カラム選択信号ＣＳＬｉにより制御されるカラムゲート回路（トランジスタＱ０，Ｑ１，…，Ｑｉ，…）が付属し、カラムデコーダ４はこのカラムゲート制御を行う。例えば入出力端子Ｉ／Ｏが図２に示すように８個（Ｉ／Ｏ０−Ｉ／Ｏ７）として、上述のカラム制御によってセンスアンプ回路３と外部入出力端子Ｉ／Ｏとの間は、１バイト単位（カラム単位）でシリアルデータ転送が行われる。

入出力端子Ｉ／Ｏを介して供給されるアドレス“Ａｄｄ”は、アドレスレジスタ６を介してロウデコーダ２及びカラムデコーダ４に転送される。入出力端子Ｉ／Ｏを介して供給されるコマンド“Ｃｏｍ”は、コントローラ７でデコードされる。コントローラ７は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ等の外部制御信号とコマンドＣｏｍに基づいて、データ書き込み及び消去のシーケンス制御及び読み出しの動作制御を行う。

内部電圧発生回路８は、コントローラ７により制御されて、書き込み、消去及び読み出しの動作に必要な各種内部電圧を発生するもので、電源電圧より高い内部電圧を発生するためには昇圧回路が用いられる。ステータスレジスタ９は、チップが読み出し又は書き込みのレディ状態にあるか、ビジー状態にあるかを示すステータス信号Ｒ／Ｂをチップ外部に出力するためのものである。

図３は、センスアンプ回路３に付属する不良カラム切り離し用データ保持回路３２の部分の構成を１カラム分について示している。データ保持回路３２は、センスアンプ回路３に付属する各カラムのベリファイ判定回路３１に接続されている。ベリファイ判定回路３１は、書き込み或いは消去時のベリファイ読み出しにおいて、センスアンプ回路３がオール“１”状態（書き込み完了）になったことを検出するためのものである。

例えばデータ書き込み時、センスアンプ回路にロードされた書き込みデータ“０”，“１”（“１”は書き込み禁止）に応じてメモリセルアレイのビット線制御電圧が決定され、１ページ内のメモリセルに同時に書き込みが行われる。書き込みベリファイでは、“０”書き込みが確認されると、以後対応するセンスアンプの書き込みデータを“１”（書き込み禁止）とする制御が行われる。これにより１ページの書き込みが完了すると、センスアンプ回路はオール“１”状態になる。この状態を検知するのが、ベリファイ判定回路３１である。

ベリファイ判定回路３１は、センスアンプＰ／ＢのノードＮ１が全て“Ｌ”レベルになっているか否かを、ＮＯＲゲートを構成するＮＭＯＳトランジスタＱ２０，Ｑ２１，…，Ｑ２７により検出するものである。ＮＭＯＳトランジスタＱ２０，Ｑ２１，…，Ｑ２７のソースは、チェック信号ＣＨＫにより制御されるＮＭＯＳトランジスタＱ１０，Ｑ１１，…，Ｑ１７を介して接地される。トランジスタＱ２０，Ｑ２１，…，Ｑ２７のドレインは、ＰＭＯＳトランジスタＱ５０により通常“Ｈ”レベルに充電される共通ノードＮ２に接続されている。

一方、ノードＮ２はＰＭＯＳトランジスタＱ５１のゲートに接続されている。ＰＭＯＳトランジスタＱ５１のソースは、電流源ＰＭＯＳトランジスタＱ５２を介して電源Ｖｃｃに接続され、ドレインはチェック信号ＣＨＫｎにより制御されるＮＭＯＳトランジスタＱ３０を介して接地されている。これらのトランジスタＱ５１とＱ３０の接続ノードＮ３にはＮＭＯＳトランジスタＱ４０のゲートが接続され、ＮＭＯＳトランジスタＱ４０のドレインは、全メモリセルアレイに共通の判定用信号線ＣＯＭに接続されている。信号線ＣＯＭは通常“Ｈ”レベルに充電される。

不良カラム切り離し用のデータ保持回路３２のデータノードＮ４は、ＰＭＯＳトランジスタＱ５２のゲートに接続されている。このデータ保持回路３２は、不良カラムではノードＮ４が“Ｈ”となり、正常カラムではノードＮ４が“Ｌ”となる不良カラム切り離しデータが保持されている。

ベリファイ判定回路３１は、チェック信号ＣＨＫ＝“Ｈ”によりベリファイ判定を行う。カラム内のセンスアンプノードＮ１が全て“Ｌ”（データ“１”）でないと、ノードＮ２が放電され、ＰＭＯＳトランジスタＱ５１がオン、従ってＮＭＯＳトランジスタＱ４０がオンになり、信号線ＣＯＭがレベル低下する。即ちページ内の全てのセンスアンプでノードＮ１が“Ｌ”となったときに、信号線ＣＯＭのレベル低下がなく、書き込み（或いは消去）の完了が確認されることになる。

データ保持回路３２は、不良カラムについて、このベリファイ判定回路３１を非活性にするために設けられている。即ち不良カラムは、ノードＮ４＝“Ｈ”により電流源ＰＭＯＳトランジスタＱ５２を常時オフ状態に設定することで、ベリファイ判定が常にパスとなる状態に置かれる。言い換えれば、データ保持回路３２によって、ベリファイ判定に関して不良カラムが無視される状態に設定されている。

上述の不良カラム切り離しデータ保持回路３２は、各カラムの良否を指示するものであるから、一種の不良アドレス記憶回路ということができる。この実施の形態では、他に不良アドレス記憶回路やアドレス比較回路を設けることなく、このデータ保持回路３２のデータをカラムリダンダンシーに利用する。

なおデータ保持回路３２に設定される不良カラム切り離しデータ（即ち不良カラムアドレスデータ）は、例えばメモリセルアレイの初期設定データ記憶領域にプログラムされている。このメモリセルアレイ内の不良カラム切り離しデータは、電源投入を検出して自動的に読み出されて、データ保持回路３２に転送保持される。

図４に示すように、データ保持回路３２が保持する不良カラム切り離しデータは、図４に示すように、転送回路３３により、もう一つのデータ保持回路であるシフトレジスタ３４に転送されるようになっている。具体的には、データ読み出し或いは書き込み時にカラム選択に先立って、外部制御信号に従ってコントローラ７から出力される読み出しクロック信号ＣＬＫにより、先頭カラムから８カラム分のデータ保持回路３２の不良カラム切り離しデータが順次読み出され、シフトレジスタ３４にシリアル入力される。シフトレジスタ３４はここでは、冗長カラム数８に対応して８ビット用意されているが、このビット数は特に限定されるわけではない。

シフトレジスタ３４の最終段出力が、不良カラムアドレスをスキップするためのイネーブル信号ＥＮとして用いられる。上述のように予め先頭カラムアドレスから８カラム分の不良カラム切り離しデータが転送されると、最終段出力であるイネーブル信号ＥＮは、先頭カラムアドレスの良又は不良に対応して、“０”又は“１”となる。

以下カラム選択のアドレスインクリメントに従って、クロック信号ＣＬＫが出力されて、データ保持回路３２の不良カラムアドレスデータが順次入力され、イネーブル信号ＥＮが１カラムずつ出力されるという動作が行われる。

具体的に、データ読み出し動作時の不良カラム置換制御の動作を次に説明する。

図５はデータ読み出し動作制御のアルゴリズムを示し、図６はタイミング図を示している。コマンドラッチイネーブル信号ＣＬＥと共にデータ読み出しを指示するコマンド（例えば、“００ｈ”）が入力されると、コントローラ７は読み出し動作制御を開始する。アドレスラッチイネーブル信号ＡＬＥに続いて読み出しアドレス（ブロックアドレスとブロック内のページアドレス）が入力されると、コントローラ７はこれをアドレスレジスタ６に転送して保持させる（ステップＳ１）。

つづいて、コマンドラッチイネーブル信号ＣＬＥと共に読み出し開始コマンド（例えば、“３０ｈ”）が入力され、これがコントローラ７に設定されると（ステップＳ２）、ステータスレジスタ９がＲ／Ｂ＝“Ｌ”（ビジー）出力状態に設定され（ステップＳ３）、メモリセルアレイの選択ページの読み出し動作が行われる（ステップＳ４）。

図６に示すように、タイミングｔ０でビジー信号Ｒ／Ｂ＝“Ｌ”が出力され、その間にメモリセルアレイの選択ページのセルデータは、センスアンプ回路３に読み出される。この読み出し動作の間に、コントローラ７からは不良カラムデータ出力クロック信号ＣＬＫが出力され（タイミングｔ１）、不良カラム切り離しデータ保持回路３２の先頭カラムから８カラム分のカラムアドレスデータがシフトレジスタ３４に読み出される。図６には、この出力クロックＣＬＫに同期して、シフトレジスタ３４に、データ保持回路（ＢＣ０，ＢＣ１，…）３２の不良カラム切り離しデータが転送される様子を示している。ここで、“０”は正常、“１”は不良を示すものとする。

なお、データ出力動作が開始される前のデータ保持回路３２からシフトレジスタ３４への８ビットデータの転送は、一つの不良カラム出力クロック信号ＣＬＫにより並列に同時転送するものであってもよい。

メモリセルアレイ１からセンスアンプ回路３への読み出し動作が終わると、Ｒ／Ｂ＝“Ｈ”（レディ）が出力される（タイミングｔ２，ステップＳ５）。以下、センスアンプ回路３の読み出しデータを１バイトずつシリアル転送して出力する動作が行われる（ステップＳ６）。

読み出しデータ出力動作は、図６に示すように、外部から供給される制御信号である読み出しイネーブル信号ＲＥｎに同期して、アドレスレジスタ６内のカウンタによって、カラムアドレスがインクリメントされる。そして、このカラムアドレスインクリメントと同期して、コントローラ７からは不良カラム出力クロックＣＬＫが出力され、シフトレジスタ３４に順次不良カラム切り離しデータが転送される。このシフトレジスタ３４の最終段出力によって、以下に説明するように不良カラムをスキップする動作が行われる。

図７は、読み出しデータ出力時の８ビットシフトレジスタ３４の状態変化と、これによる不良カラムスキップの制御動作を示している。図７の“カラム０選択”の状態は、読み出しデータ出力動作開始時の初期状態（タイミングｔ２）であり、シフトレジスタ３４には、先頭から８カラム分のデータ保持回路（ＢＣ０−ＢＣ７）の不良カラム切り離しデータが保持されている。ここでは、第３カラム（ＢＣ２）と第６カラム（ＢＣ５）が不良（データ“１”）である場合を示している。

シフトレジスタ３４の最終段出力が、カラムデコーダ４のイネーブル信号ＥＮとして用いられる。図７のカラム０が選択された初期状態では、イネーブル信号は、ＥＮ＝“０”である。これにより、カラムデコーダの出力は活性化され、先頭カラム０を選択するカラム選択信号はＣＳＬ０＝“Ｈ”となる。このカラム選択信号ＣＳＬ０により第１カラムの読み出しデータが選択されて出力される。

次にカラム１が選択されると、シフトレジスタ３４は１ビットずつデータがシフトされると共に、カラム９対応のデータ保持回路（ＢＣ８）の不良カラム切り離しデータが入力される。その最終段出力は“０”（ＥＮ＝“０”）であり、これにより第２カラム選択信号ＣＳＬ１＝“Ｈ”が出力される。

次に、カラム２が選択されると、シフトレジスタ３４の最終段出力はＥＮ＝“０”となり、これはカラムデコーダを出力禁止状態にする。即ち、カラム２は不良であって、カラム選択信号ＣＳＬ２が出力されず、その読み出しデータは出力されない。

以下、同様の動作が行われる。図６では、カラム６までのカラム選択状態を示している。この様に、読み出しイネーブル信号ＲＥｎに同期したカラムアドレスインクリメントに従って、不良カラムはスキップし、正常カラムの読み出しデータのみを出力するという出力制御が行われる。

図８は、この実施の形態での不良カラム置換の様子を示している。比較のため、図９は、対応する従来方式での不良カラム置換の様子を示している。この例では、カラム数が２０４８（１１ビットのカラムアドレスＣＡ０−ＣＡ１０で選択される）であり、カラム２，５が不良であるとしている。また、冗長カラムとして、ＲＤ０−ＲＤ７の８カラムが用意されているものとする。

従来方式では、図９に示すように、不良カラム２，５が選択されたとき、それぞれが冗長カラムＲＤ０，ＲＤ１により置換される。これに対してこの実施の形態では、図８に示すように、不良カラム２，５が選択されると、これらのカラムはスキップされる。結果として、冗長カラムＲＤ０，ＲＤ１がカラム２０４６，２０４７として選択されることになる。

この実施の形態のような不良カラムスキップを行うためには、１２ビットのカラムアドレスカウントを備え、内部でのカラムアドレスインクリメントにより、２０４８カラムと８個の冗長カラムＲＤ０−ＲＤ７を順次選択できること、従ってこれらには１２ビットの内部カラムアドレスがＣＡ０−ＣＡ１１が、２０５６カラムまで選択できるように割り付けられていることが必要である。また、読み出しイネーブル信号ＲＥｎについても、必要なカラム数に冗長カラム数を加えた回数のトグルが必要となる。

データ書き込みの場合には、１ページの書き込みデータをセンスアンプ回路３にロードする動作において、読み出しデータ出力の場合と同様の不良カラムスキップが行われるようにする。

図１０は、データ書き込み制御のアルゴリズムを示している。書き込みコマンド（例えば、“８０ｈ”）がセットされて、コントローラ７は書き込み動作制御を開始する。最初に、ステータスレジスタ９がＲ／Ｂ＝“Ｌ”（ビジー）状態に設定され（ステップＳ１１）、続いて、図６で説明したデータ読み出し時と同様の読み出しクロックＣＬＫにより、データ保持回路３２の８カラム分の不良カラム切り離しデータがシフトレジスタ３４に読み出される（ステップＳ１２）。この不良カラムアドレスデータは、先のデータ読み出しの場合と同様に、書き込みデータをロードするときに、不良カラムスキップ動作に用いられるものである。

Ｒ／Ｂ＝“Ｈ”（レディ）になると（ステップＳ１３）、これを受けて外部から入力される書き込みアドレスがアドレスレジスタ６にセットされる（ステップＳ１４）。次いで、１ページの書き込みデータがセンスアンプ回路３にロードされる（ステップＳ１５）。

この書き込みデータロードは、読み出しデータ出力動作と同様のカラムアドレスインクリメントを伴って、１バイトずつ書き込みデータがシリアル転送されて、センスアンプ回路にロードされる。このデータロードの動作で、データ出力動作と同様に、カラムアドレスインクリメントと同期してデータ保持回路３２の不良カラム切り離しデータがシフトレジスタ３４に読み出され、このシフトレジスタ３４の最終段出力の“０”，“１”により、不良カラムスキップ制御が行われる。

書き込みデータがロードされた後、書き込み開始コマンド（例えば、“１０ｈ”）がセットされると（ステップＳ１６）、センスアンプ回路の書き込みデータに基づいてメモリセルアレイの選択ページへの書き込みが行われる（ステップＳ１７）。この書き込みは、よく知られているように、書き込み電圧印加と書き込みベリファイとを繰り返すことにより、行われる。

以上のようにこの実施の形態によれば、格別の不良アドレス記憶回路やアドレス比較回路を用いることなく、不良カラム置換制御が可能である。従ってＮＡＮＤ型フラッシュメモリの面積削減が可能になる。また、従来方式におけるようなアドレス比較回路に起因するアドレス信号転送の遅延がないため、高速のアクセスが可能になる。

実施の形態では、ＮＡＮＤ型フラッシュメモリを説明したが、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型等、他の形式のフラッシュメモリにも同様にこの発明を適用することができる。

この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。同フラッシュメモリのメモリセルアレイの構成を示す図である。同フラッシュメモリの各カラムに付属する不良カラム切り離しデータ保持回路を示す図である。不良カラム切り離しデータ保持回路と、そのデータが読み出されるシフトレジスタを示す図である。同フラッシュメモリのデータ読み出し制御のアルゴリズムを示す図である。同フラッシュメモリのデータ読み出し動作のタイミング図である。データ読み出し時のカラムアドレスインクリメントによるシフトレジスタのデータ状態変化を示す図である。同フラッシュメモリの不良カラム置換の様子を示す図である。従来方式による不良カラム置換の様子を図８と対比させて示す図である。同フラッシュメモリのデータ書き込み制御のアルゴリズムを示す図である。

符号の説明

１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、５…Ｉ／Ｏバッファ、６…アドレスレジスタ、７…コントローラ、８…内部電圧発生回路、９…ステータスレジスタ、１０…データバス、３１…ベリファイ判定回路、３２…不良カラム切り離しデータ保持回路、３３…転送回路、３４…シフトレジスタ。

Claims

電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイのデータ読み出しを行うセンスアンプ回路と、
前記メモリセルアレイの各カラムの良否を示すデータを保持する第１のデータ保持回路と、
前記第１のデータ保持回路から読み出されたデータを保持し、その出力により不良カラムアドレスをスキップする制御を行う第２のデータ保持回路とを有する
ことを特徴とする半導体記憶装置。
前記センスアンプ回路は、書き込みベリファイの結果を判定するためのベリファイ判定回路を有し、
前記第１のデータ保持回路は、前記ベリファイ判定回路に付属して設けられて、カラム毎に前記ベリファイ判定回路の活性又は非活性を決定する不良カラム切り離しデータを保持する
ことを特徴とする請求項１記載の半導体記憶装置。
前記第２のデータ保持回路はシフトレジスタであり、前記第１のデータ保持回路のデータは、読み出し及び書き込み時に内部カラムアドレスをインクリメントするための外部制御信号に従って順次読み出されて前記シフトレジスタにシリアル入力され、このシフトレジスタの出力により読み出し及び書き込み時に不良カラムアドレスをスキップする制御が行われる
ことを特徴とする請求項１記載の半導体記憶装置。
前記メモリセルアレイのカラム選択を行うカラムデコーダと、
前記メモリセルアレイの読み出し及び書き込みの動作制御を行うコントローラとを更に備え、
前記コントローラは、読み出し及び書き込み時に内部カラムアドレスをインクリメントするための外部制御信号に従って前記第１のデータ保持回路のデータを順次読み出してこれを前記第２のデータ保持回路にシリアル転送する制御を行い、
前記第２のデータ保持回路の出力が前記カラムデコーダの活性、非活性を制御する
ことを特徴とする請求項１記載の半導体記憶装置。
前記メモリセルアレイは、それぞれ直列接続された複数のメモリセルを含む複数のＮＡＮＤセルユニットを配列して構成されている
ことを特徴とする請求項１記載の半導体記憶装置。