JPH1131392A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1131392A JPH1131392A JP10465298A JP10465298A JPH1131392A JP H1131392 A JPH1131392 A JP H1131392A JP 10465298 A JP10465298 A JP 10465298A JP 10465298 A JP10465298 A JP 10465298A JP H1131392 A JPH1131392 A JP H1131392A
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Abstract
の高速書き込みを図る。 【解決手段】 NANDセルユニット内の全てメモリセ
ルに対して消去を実行した後、NANDセルユニット内
の全てのメモリセルに対して消去電圧と逆極性の事前書
き込み電圧を印加して事前書き込みを行い、過消去状態
のメモリセルをなくす。この後、NANDセルユニット
内の選択されたメモリセルの制御ゲートに20Vを印加
し、選択されたメモリセルの両隣のメモリセルの制御ゲ
ートに0Vを印加し、残りのメモリセルの制御ゲートに
11Vを印加して書き込みを行う。書き込みでは、書き
込みデータに応じて、メモリセルに印加する書き込み電
圧の印加時間を異ならしめる。
Description
憶装置に関し、特に、電気的書き込み可能なEEPRO
M、フラッシュメモリに関する。
して、半導体基板上に電荷蓄積層(浮遊ゲート)と制御
ゲートが積層形成されたMOSFET構造を有するもの
が知られている。通常、浮遊ゲートに蓄えられた電荷量
によって、データ“0”または“1”を記憶し1つのセ
ルに1ビットのデータを記憶する。
モリを実現させるため、1つのセルに多ビット分のデー
タを記憶させる多値記憶方式も知られている。例えば、
4値記憶方式では、データ“0”、“1”、“2”、
“3”を1つのセルに記憶させるため、データに対応し
た4つの電荷量を浮遊ゲートに蓄える。
説明する。
とし、中性状態より正の電荷を蓄えた状態を消去状態と
する。また、消去状態をデータ“0”に対応させる。例
えば、基板に高電圧(〜20V)を印加し、制御ゲート
を0Vとすることで消去が行われる。しかし、セルのし
きい値のバラツキ等により、印加電圧が高すぎて浮遊ゲ
ートの電荷量が高か過ぎる正レベルの電荷量になること
がある(これを、過消去と称する)。この過消去状態の
セルは、通常の書き込みパルス電圧を印加しても、浮遊
ゲートの電荷が所定の負のレベルにならず、書き込み、
特に“0”データの書き込みが失敗するおそれがある。
タ“1”の状態とする。データ“2”の状態も中性状態
より負の電荷を蓄えた状態であるが、負の電荷量がデー
タ“1”の状態の負の電荷量より多くされる。データ
“3”の状態はさらに負の電荷量が多くされる。
ドレインを0V、制御ゲートを高電圧(〜20V)とし
て、負の電荷を浮遊ゲートに蓄え、データ“1”、
“2”、“3”を書き込む。また、書き込み動作中、制
御ゲートを高電圧(〜20V)、基板を0V、ソース、
ドレイン、チャネルを正の電位として、浮遊ゲート中の
電荷を保持し、データ“0”をメモリセルに記憶する。
(“0”、“1”、“2”、“3”)がメモリセルにお
いて実現される。
するために、複数のメモリセルが直列に接続され、一端
が第1の選択トランジスタを介してビット線に接続さ
れ、他端がもう1つの選択トランジスタを介して共通ソ
ース線に接続されて、NAND型メモリセルユニットを
構成するものが知られている。
書き込み時に、ビット線を電源電圧VCC(例えば3
V)、第1の選択トランジスタのゲートをVCC、選択
メモリセルの制御ゲートを20V、選択されたメモリセ
ルの両隣のメモリセルの制御ゲートを0V、残りの非選
択メモリセルの制御ゲートを11Vとする。
型メモリセルユニット内のメモリセルのチャネルに転送
される電圧はVCC以下である。しかし、第1の選択ト
ランジスタが非導通となって以降、メモリセルの制御ゲ
ートとメモリセルのチャネルの静電容量結合によってチ
ャネル電圧は上昇する。
隣のメモリセルも非導通になる。例えば、結合比が50
%であれば、選択されたメモリセルのチャネル電位は、
単純計算で10Vとなる。また、非選択メモリセルのチ
ャネル電位は、5.5Vになる。
Vになれば、選択されたメモリセルの両隣のメモリセル
のしきい値が−5.5V以上の場合、選択されたメモリ
セルの両隣のメモリセルは非導通になる。逆にいえば、
−5.5V以上にデータ“0”の状態を制御しなければ
ならない。
ット線を0Vとする。書き込み後、メモリセルの状態を
確認(書き込みベリファイ)するが、もし、書き込みが
完全に行われてないメモリセルがあれば、その書き込み
不完全のメモリセルについてのみ再書き込みを行う。
度よく制御される。全ての選択されたメモリセルがベリ
ファイされれば、書き込みを終了する。1回の“1”、
“2”、“3”書き込み時間は同じに設定される。この
ため、書き込み時間を浮遊ゲートに貯める電荷が最も少
ない“1”書き込みに合せ、書き込み回数により全ての
データ“1”、“2”、“3”の書き込みを可能にす
る。
るメモリセルに“1”が書けて、次に、“2”書き込み
するメモリセルに“2”が書けて、最後に、“3”書き
込みするメモリセルに“3”が書ける。
して、“1”、“2”、“3”書き込み時間を同じに、
つまり、書き込み速度を等しくするように、ビット線電
圧を書き込みデータに応じて変える方法がある。
AND型メモリセルユニットでは、選択されたメモリセ
ルの両隣のメモリセルのしきい値が0Vに近いため、制
御ゲートが0Vであると、ビット線の0Vより大きい電
圧を、選択されたメモリセルに転送することができな
い。
比べ、より多くの量の電荷を浮遊ゲートに蓄える必要が
ある。しかし、浮遊ゲートに蓄えた電荷量が多いほど、
浮遊ゲートから自己電界によって単位時間当たりに浮遊
ゲートから抜ける電荷の量は増加する。よって、多値記
憶システムでは、データ保持時間が2値記憶システムに
比べて短くなる。
記憶システムの不揮発性半導体記憶装置においては、
“0”データ書き込み時の選択メモリセルのチャネル電
位が、他のメモリセルのチャネル電圧と分離されている
ので、選択メモリセルのチャネル電圧は十分に上昇す
る。ところが、過消去などでメモリセルのしきい値が負
の方向へ深くなりすぎると、選択されたメモリセルの両
隣のメモリセルが非導通にならず、選択されたメモリセ
ルのチャネル電位が十分に上昇せず、“0”データを正
しく書き込めないという問題がある。過消去は、何回も
消去を実行したり、消去電圧が高すぎると起こる。
に、1回の書き込み時間を示す書き込みパルスの長さが
“1”、“2”、“3”書き込みにかかわらず全て等し
いため、“1”、“2”、“3”書き込みの書き込み速
度が等しくならない。即ち、1回の書き込み時間を
“1”書き込みに合せ、“1”、“2”、“3”書き込
みは、書き込み回数により制御しているため、小刻みに
書き込みパルスを印加しなければならず、データ書き換
えが遅くなるという問題がある。
に比べて短くなるという問題があった。
ので、その目的とするところは、“0”データ書き込み
時において、選択されたメモリセルに印加される電圧を
十分に低くし、過消去があったとしても確実に“0”書
き込みができる不揮発性半導体記憶装置を提供すること
である。
多値レベルのデータを書き込むことができる不揮発性半
導体記憶装置を提供することである。
くなることを補償し、高信頼性を実現できる多値記憶の
不揮発性半導体メモリシステムを提供することである。
達成するために、本発明は以下に示す手段を用いてい
る。
は、直列接続された複数のメモリセルから構成されるN
ANDセルユニットと、前記NANDセルユニット内の
全てのメモリセルに対して消去電圧を印加して消去を行
う消去手段と、前記消去後に、前記NANDセルユニッ
ト内の全てのメモリセルに対して前記消去電圧と逆極性
の事前書き込み電圧を印加して事前書き込みを行う事前
書き込み手段と、前記事前書き込み後に、前記NAND
セルユニット内の選択されたメモリセルに書き込み電圧
を印加し、前記選択されたメモリセルの隣のメモリセル
に第1の電圧を印加し、残りのメモリセルに第2の電圧
を印加して書き込みを行う書き込み手段と、を具備する
ものである。
は、上記(1)に記載した不揮発性半導体記憶装置であ
って、かつ前記事前書き込み電圧は、前記書き込み電圧
より低いものである。
は、上記(1)に記載した不揮発性半導体記憶装置であ
って、かつ前記事前書き込み手段による事前書き込み後
に、前記NANDセルユニット内の全てのメモリセルが
消去状態であって、そのしきい値が所定の範囲内にとど
まっているか否かを確認する消去ベリファイを行う消去
ベリファイ手段をさらに具備し、前記事前書き込み及び
前記消去ベリファイを行った後に、前記書き込みを行う
ものである。
は、上記(3)に記載した不揮発性半導体記憶装置であ
って、かつ前記事前書き込み手段による事前書き込みと
前記消去ベリファイ手段による消去ベリファイを繰り返
し行い、前記NANDセルユニットの内のメモリセルの
うち、しきい値が前記所定の範囲内にとどまってないメ
モリセルが1つでも存在する場合には、前記事前書き込
みを終了させる制御回路をさらに具備するものである。
は、上記(4)に記載した不揮発性半導体記憶装置であ
って、かつ前記制御回路は、前記事前書き込みと前記消
去ベリファイの繰り返し回数が所定の回数に達しておら
ず、かつ、前記NANDセルユニット内のメモリセルの
うち、しきい値が前記所定の範囲内にとどまってないメ
モリセルが1つでも存在する場合には、前記消去を再び
行うものである。
は、上記(1)に記載した不揮発性半導体記憶装置であ
って、かつ前記書き込み電圧は、前記第1及び第2の電
圧よりも高く、前記第2の電圧は、前記第1の電圧より
も高いものである。
は、上記(6)に記載した不揮発性半導体記憶装置であ
って、かつ前記第1の電圧は、0Vであるものである。
消去後に少しだけ書き込みを進める。これによって、過
消去しても正常なメモリセルの“0”状態に戻すことが
でき、“0”書き込み時に選択されたメモリセルの隣の
メモリセルが非導通となり、メモリセルのデータが書き
変わらないようにさせることが実現できる。
は、n値(nは、3以上の自然数)のデータを記憶でき
る複数の不揮発性半導体メモリセルと、前記複数の不揮
発性半導体メモリセルに対して書き込み電圧を同時に印
加する書き込み動作と前記書き込み動作後に十分に書き
込みが行われたか否かを確認する書き込みベリファイ動
作を繰り返し行うデータ書き込み手段と、1回の書き込
み動作時に前記書き込み電圧を各不揮発性半導体メモリ
セルに与える時間を、各不揮発性半導体メモリセルに書
き込むデータの値によって異ならしめる時間設定手段
と、を具備するものである。
は、上記(8)に記載した不揮発性半導体記憶装置であ
って、かつ前記複数の不揮発性半導体メモリセルのうち
前記書き込みベリファイ動作で十分に書き込みが行われ
たことが確認されたメモリセルについては、前記確認が
行われた後の前記書き込み動作で前記書き込み電圧が印
加されないものである。
は、上記(8)に記載した不揮発性半導体記憶装置であ
って、かつ前記複数の不揮発性半導体メモリセルの全て
に対して、前記書き込みベリファイ動作で十分に書き込
みが行われたことが確認された場合には、前記複数の不
揮発性半導体メモリセルに対する前記書き込み動作を終
了させるものである。
は、上記(8)に記載した不揮発性半導体記憶装置であ
って、かつ前記書き込み動作と前記書き込みベリファイ
動作の繰り返し回数が所定の回数に達したときに、前記
複数の不揮発性半導体メモリセルのうち十分に書き込み
が行われていないメモリセルが1つでも存在する場合に
は、前記書き込み動作を終了させる制御回路をさらに具
備するものである。
は、上記(8)に記載した不揮発性半導体記憶装置であ
って、かつ前記複数の不揮発性半導体メモリセルは、同
一のワード線に接続されるものである。
は、上記(8)に記載した不揮発性半導体記憶装置であ
って、かつ直列接続された複数の不揮発性半導体メモリ
から構成されるNANDセルユニットを具備し、前記デ
ータ書き込み手段は、前記NANDセルユニット内の選
択された不揮発性半導体メモリセルに前記書き込み電圧
を印加し、前記選択された不揮発性半導体メモリセルの
隣に存在する不揮発性半導体メモリセルに第1の電圧を
印加し、残りの不揮発性半導体メモリセルの制御ゲート
に第2の電圧を印加するものである。
は、上記(13)に記載した不揮発性半導体記憶装置で
あって、かつ前記書き込み電圧は、第1及び第2の電圧
よりも高く、前記第2の電圧は、前記第1の電圧よりも
高いものである。
は、上記(14)に記載した不揮発性半導体記憶装置で
あって、かつ前記第1の電圧は、0Vであるものであ
る。
書き込みデータが“1”か“2”か“3”かによって、
1回の書き込みパルス長を制御する。これによって、
“1”、“2”、“3”書き込みそれぞれの書き込み速
度の差を補償でき、“1”書き込みにあわせて、小刻み
に書き込みパルスを印加しなければならないということ
がなくなり、データの書き換えが高速に行える。
ステムは、電気的に書き換え可能な不揮発性半導体メモ
リと、前記不揮発性半導体メモリを制御するコントロー
ラと、を具備し、前記コントローラは前記不揮発性半導
体メモリヘのデータ書き込み後、所定の時間が経過した
か否かを監視するものである。
ステムは、上記(16)に記載した不揮発性半導体メモ
リシステムであって、かつ前記不揮発性半導体メモリは
多値記憶するものである。
ステムは、上記(16)、または(17)に記載した不
揮発性半導体メモリシステムであって、かつ前記コント
ローラは、前記不揮発性半導体メモリヘのデータ書き込
み後、前記所定の時間が経過したことを検出すると、デ
ータのリフレッシュを行うものである。
ステムは、電気的に書き換え可能な不揮発性半導体メモ
リと、前記不揮発性半導体メモリを制御するコントロー
ラと、外部からの電源供給が無い場合でも前記コントロ
ーラヘ電源を供給するための電池と、外部との信号およ
び電源の受け渡しをするための外部端子と、を具備し、
前記コントローラは前記不揮発性半導体メモリヘのデー
タ書き込み後、所定の時間が経過したか否かを監視する
ものである。
ステムは、電気的に書き換え可能な不揮発性半導体メモ
リと、前記不揮発性半導体メモりを制御するコントロー
ラと、外部からの電源供給が無い場合でも前記コントロ
ーラヘ電源を供給するための電池と、前記不揮発性半導
体メモリヘ書き込まれた時間を記憶するメモリと、タイ
マーと、外部との信号および電源の受け渡しをするため
の外部端子と、を具備し、前記コントローラは前記不揮
発性半導体メモリヘのデータ書き込み後、所定の時間が
経過したか否かを監視するものである。
ステムは、上記(19)、または(20)に記載した不
揮発性半導体メモリシステムであって、かつ前記不揮発
性半導体メモリは多値記憶するものである。
ステムは、上記(19)乃至(21 )のいずれかに記載
した不揮発性半導体メモリシステムであって、かつ前記
コントローラは、前記不揮発性半導体メモリヘのデータ
書き込み後、前記所定の時間が経過したことを検出する
と、データのリフレッシュを行うものである。
ステムは、上記(19)乃至(21)のいずれかに記載
した不揮発性半導体メモリシステムであって、かつ前記
コントローラが前記不揮発性半導体メモリヘのデータ書
き込み後、前記所定の時間が経過したことを検出する
と、前記所定の時間が経過したことを示すためのインジ
ケータをさらに具備するものである。
ステムは、上記(19)乃至(21)のいずれかに記載
した不揮発性半導体メモリシステムであって、かつ前記
電池は再充電可能な電池であって、外部から電源が供給
されている間に充電されるものである。
ステムは、上記(19)乃至(21)のいずれかに記載
した不揮発性半導体メモリシステムであって、かつ前記
コントローラは、外部から電源が供給されない間は、前
記不揮発性半導体メモリヘの電源供給を遮断するもので
ある。
ステムは、上記(22)に記載した不揮発性半導体メモ
リシステムであって、かつ前記コントローラは、外部か
ら電源が供給されない間でかつリフレッシュ動作中でな
い時に、前記不揮発性半導体メモリヘの電源供給を遮断
するものである。
ータ書き換え後、どれだけの時間が経ったかを監視し続
けるので、データ保持が危うい場合を検出することがで
きる。この検出に応じて、データリフレッシュ等を行
い、データの消失を防ぎ、高信頼性を実現する。
揮発性半導体記憶装置の第1の実施形態を説明する。
揮発性半導体記憶装置、具体的には、4値記憶式NAN
Dフラッシュメモリの構成を示している。
ース線を含み、電気的にデータの書き換えが可能なメモ
リセルがマトリクス状に配置されたメモリセルアレイ1
に対して、ビット線を制御するためのビット線制御回路
2とワード線制御回路6が設けられる。
メモリセルアレイ1中のメモリセルのデータを読み出し
たり、ビット線を介してメモリセルアレイ1中のメモリ
セルの状態を検出したり、ビット線を介してメモリセル
アレイ1中のメモリセルに書き込み制御電圧を印加し
て、メモリセルに対し書き込みを行う。
回路を含み、カラムデコーダ3によって選択されたデー
タ記憶回路によって読み出されたメモリセルのデータ
は、データ入出力バッファ4を介してデータ入出力端子
5から外部へ出力される。また、外部からデータ入出力
端子5に入力された書き込みデータは、データ入出力バ
ッファ4を介して、カラムデコーダ3によって選択され
たデータ記憶回路に初期的な制御データとして入力され
る。
1中のワード線を選択し、読み出しあるいは書き込みあ
るいは消去に必要な電圧を与える。
2、カラムデコーダ3、データ入出力バッファ4、およ
びワード線制御回路6は、制御信号および制御電圧発生
回路7によって制御される。制御信号および制御電圧発
生回路7は、外部から制御信号入力端子8に入力される
制御信号によって制御される。
ット線制御回路2の構成を示している。
D型セルユニットの一端が選択トランジスタSを介して
ビット線BLに接続され、他端が選択トランジスタSを
介して共通ソース線SRCに接続される。メモリセルM
の制御ゲート電極はワード線WLに接続され、2つの選
択トランジスタSはそれぞれ選択ゲート線SG1,SG
2に接続される。
Mはページと言う単位を形成し、4ページで1ブロック
を構成する。ここでは、2ブロック分が示されている
が、任意の整数、例えば1024ブロックなどでもよ
い。ビット線BLはBL0〜BL4223の4,224
本が示されているが、任意の整数、例えば2112本な
どでもよい。
回路10を含む。ここでは、2本のビット線BLに対し
て1つ設けられているが、任意の整数本、例えば1本や
4本や6本や9本などでもよい。
3の出力信号であり、例えば、ビット線BL0とBL1
に接続されるデータ記憶回路10は、カラム選択信号C
SL0,CSL1によって選択され、メモリセルのデー
タはデータ入出力バッファ4に出力される。
CLS3によって選択されたビット線BL2,BL3に
接続されるデータ記憶回路10には、データ入出力バッ
ファ4から制御データが初期的に転送される。
のビット線のうちいずれか一方のビット線に接続される
メモリセルのデータを読み出す。また、データ記憶回路
10は、書き込み時も、2本のビット線のうちいずれか
一方のビット線に接続されるメモリセルに対し、制御デ
ータに従って書き込み制御電圧を印加する。
態を検出(ベリファイ)する際にも、2本のビット線の
うちいずれか一方のビット線に接続されるメモリセルの
書き込み状態を検出する。
択トランジスタSの構造を示している。
ル)の表面にn型の拡散層12が形成され、1方がドレ
イン、もう1方がソースとなる。
いはp型ウェル)上に絶縁膜13を介して浮遊ゲート1
4が形成され、さらにその上に絶縁膜15を介してワー
ド線WLとなる制御ゲート16が形成される。
(あるいはp型ウェル)上に絶縁膜17を介して選択ゲ
ート線SGとなる選択ゲート18が形成される。
以上の電圧を印加すると、浮遊ゲート14下にチャネル
が形成される。
間の容量が1fF、浮遊ゲート14とチャネルの容量が
1fF、チャネルと基板11間の容量が0.25fF、
n型拡散層12と基板11間の容量が計0.25fFと
すると、制御ゲート16とチャネル(またはn型拡散層
12)との容量結合比は、50%である。チャネルおよ
びn型拡散層12が浮遊状態の時、制御ゲート16が1
V上昇すると、チャネルあるいはn型拡散層12の電位
は、0.5V上昇する。
ニットと2つの選択トランジスタの構造を示している。
ANDセル列を構成する。NANDセル列の一端は、選
択トランジスタSを介して共通ソース線SRCに接続さ
れ、その他端は、選択トランジスタSを介してビット線
BLに接続される。
0Vにする。また、選択ゲート線SG1,SG2、ソー
ス線SRC、ビット線BLも20Vにする。消去するブ
ロックのワード線WL1〜WL4を0Vにすると、電子
が浮遊ゲートから基板へ放出され、しきい値が負になる
(データ“0”の状態)。消去しないブロックのワード
線WL1〜WL4を20Vにすると、そのブロックのメ
モリセルでは、電子が浮遊ゲートから基板へ放出されな
い。
を例えばWL2とすると、書き込み時は、選択されたワ
ード線WL2に書き込み電圧20Vが印加される。選択
されたワード線WL2の両隣の非選択ワード線WL1、
WL3には、0Vが与えられる。残りの非選択ワード線
WL4には11Vが与えられる。
VCCが与えられる。選択ゲート線SG2は0Vであ
る。非選択ブロックの全ワード線WLと全選択ゲート線
SGは、0Vである。書き込みを行うメモリセルは、ワ
ード線WL4に繋がるメモリセルからワード線WL1に
繋がるメモリセルへ向かって順番に選択される。
D型メモリセルユニットを構成しているが、例えば、8
個や16個のメモリセルから構成してもよい。16個の
メモリセルにより1つのユニットを構成する場合、書き
込み時に、例えば、ビット線側から4つ目のメモリセル
が選択されると、その制御ゲートに繋がるワード線に
は、書き込み電圧20Vが与えられる。
ット線側から3番目と5番目のメモリセルの制御ゲート
に繋がる2本のワード線には、0Vが与えられる。残り
の13個のメモリセルの制御ゲートに繋がる13本のワ
ード線には、11Vが与えられる。
目のメモリセルが選択されると、その制御ゲートに繋が
るワード線に書き込み電圧20Vが与えられる。選択さ
れたメモリセルの両隣に存在するビット線側から1番目
と3番目のメモリセルの制御ゲートに繋がる2本のワー
ド線には、0Vが与えられる。残りの13個のメモリセ
ルの制御ゲートに繋がる13本のワード線には、11V
が与えられる。
目のメモリセルが選択されると、その制御ゲートに繋が
るワード線に書き込み電圧20Vが与えられる。選択さ
れたメモリセルの隣に存在するビット線側から2番目の
メモリセルの制御ゲートに繋がるワード線には、0Vが
与えられる。残りの14個のメモリセルの制御ゲートに
繋がる14本のワード線には、11Vが与えられる。
セルのデータの一括消去を行い、各メモリセルがデータ
“0”を記憶している状態に揃えた後に例えばページ単
位で行われる。
“2”、“3”を書き込むときは、ビット線BLを0V
の書き込み制御電圧にする。メモリセルは、ワード線W
L4に繋がるものからワード線WL1に繋がるものへ順
番に選択されるため、選択されたメモリセルよりもビッ
ト線側に存在するメモリセルは、常に消去状態にあるこ
とになる。
ト線側に存在するメモリセルのワード線が0Vに設定さ
れていても、ビット線の書き込み制御電圧(0V)は、
選択されたメモリセルに転送される。
から浮遊ゲートへ電子が移動し、選択メモリセルのしき
い値が正になる。
ット線BLを電源電圧VCCの書き込み制御電圧にす
る。選択ゲートSG1が電源電圧VCCであるため、
“0”書き込み時はビット線側の選択ゲートSが非導通
になり、各メモリセルのチャネルとn型拡散層12は浮
遊状態となる。
が与えられた選択メモリセルのチャネルの電位及びワー
ド線に11Vが与えられた非選択メモリセルのチャネル
の電位は、それぞれ上昇する。そして、選択されたメモ
リセルの両隣に存在するメモリセルは、ワード線に0V
が与えられているため、チャネルの電位が所定値になる
と、非導通となる。
容量結合比が50%の場合、書き込み電圧20Vによっ
て約10Vまで上昇する。この場合、選択されたメモリ
セルの制御ゲートとチャネルの電位差が小さいため、選
択メモリセルの浮遊ゲートには電子が注入されず、デー
タ“0”書き込みが行える。
リセルのしきい値が過度に負の方に深いと、書き込み時
に、その制御ゲートに0Vを与えても非導通にならな
い。このため、後に詳しく説明するように、メモリセル
のデータを一括消去(選択ブロックのみ)した後、いわ
ゆる事前書き込みを行って、各メモリセルのしきい値を
制御している。
くときのビット線BLの書き込み制御電圧は0Vである
が、後に詳しく説明するように、その0Vの書き込み制
御電圧が印加される時間をデータに応じて調整する。
タ、“2”、“3”書き込み時よりも0Vの書き込み制
御電圧がビット線に印加される時間を短くする。これ
は、データ“1”を記憶させるためにメモリセルMの浮
遊ゲートに注入する電子量は、データ、“2”、“3”
を記憶させるために注入する電子より少なくてよいため
である。
それぞれ書き込むために、書き込みデータに応じてビッ
ト線に0Vの書き込み制御電圧を印加する時間を異なら
しめてもよい。具体的には、データ“1”、“2”、
“3”書き込みのための書き込み制御電圧の印加時間
は、それぞれ1μsec、5μsec、25μsecと
なる。
対応するメモリセルのしきい値は、0V以下に、データ
“1”に対応するメモリセルのしきい値は、0.3V〜
0.7Vの範囲に、データ“2”に対応するメモリセル
のしきい値は、1.5V〜1.9Vの範囲に、データ
“3”に対応するメモリセルのしきい値は、2.7V〜
3.1Vの範囲に設定される。
繋がるメモリセルが選択されているとすると、選択され
たブロックの選択ワード線WL2をVcgにする。選択
されたブロックの非選択ワード線WL1、WL3とWL
4は、例えば、Vread=4.5Vにする。選択され
たブロックの選択ゲート線SG1とSG2も、Vrea
d=4.5Vにする。非選択ブロックの全ワード線WL
及び選択ゲート線SG1は、0Vである。ソース線SR
Cは、寄生抵抗を介して0Vに接地される。
昇しなければ、 (1) Vcgを0Vにして、選択メモリセルがデータ
“1”か“2”か“3”を記憶していれば、1Vに充電
された浮遊状態のビット線の電圧は、1Vのままであ
る。一方、選択メモリセルがデータ“0”を記憶してい
れば、1Vに充電された浮遊状態のビット線の電圧は、
0.5Vに下がる。
モリセルがデータ“2”か“3”を記憶していれば、1
Vに充電された浮遊状態のビット線の電圧は、1Vのま
まである。選択メモリセルがデータ“0”か“1”を記
憶していれば、1Vに充電された浮遊状態のビット線の
電圧は、0.5Vに下がる。
モリセルがデータ“3”を記憶していれば、1Vに充電
された浮遊状態のビット線の電圧は、1Vのままであ
る。選択メモリセルがデータ“0”か“1”か“2”を
記憶していれば、1Vに充電された浮遊状態のビット線
の電圧は、0.5Vに下がる。
に記憶されているデータを判定することができる。
的な構成例を示している。
及びnチャネルMOSトランジスタQn3,Qn4,Q
n5で第1のサブデータ回路を構成する。また、クロッ
ク同期式インバータCI3,CI4及びnチャネルMO
SトランジスタのQn10,Qn11,Qn12で第2
のサブデータ回路を構成する。
れ書き込み時に、第1及び第2のサブデータを記憶す
る。第1及び第2のサブデータ回路は、それぞれ読み出
し時に、第1及び第2の読み出しサブデータを記憶す
る。
“H”レベルである状態は、第1のサブデータ回路が
“1”の第1の読み出しサブデータあるいは“1”の第
1のサブデータを記憶している状態である。また、第2
のサブデータ回路内のノードNai+1が“H”レベル
である状態は、第2のサブデータ回路が“1”の第2の
読み出しサブデータあるいは“1”の第2のサブデータ
を記憶している状態である。
“L”レベルの状態は、第1のサブデータ回路が“0”
の第1の読み出しサブデータあるいは“0”の第1のサ
ブデータを記憶している状態である。第2のサブデータ
回路内のノードNai+1が“L”レベルの状態は、第
2のサブデータ回路が“0”の第2の読み出しサブデー
タあるいは“0”の第2のサブデータを記憶している状
態である。
Qp2は、信号PRSTB1及びPRSTB2が“L”
となって第1及び第2のサブデータ回路に“0”のサブ
データを設定するものである。
n8は、第1及び第2のサブデータ回路とそれぞれ入出
力線IOL、IOUを電気的に接続するためのものであ
る。それぞれのゲート電極には、カラムデコーダ3から
の出力CSLi及びCSLi+1がそれぞれ与えられ
る。
ト線BLiとBLi+1に設けられたデータ記憶回路1
0の第1のサブデータ回路とデータ入出力線IOLが電
気的に接続される。データ入出力線IOL、IOUは、
データ入出力バッファ4に接続されていて、この第1あ
るいは第2のサブデータ回路にサブデータを設定するこ
とができる。あるいは、この第1あるいは第2のサブデ
ータ回路の読み出しサブデータをデータ入出力バッファ
4に出力することができる。
Qn9は、第1のサブデータ回路及び第2のサブデータ
回路のサブデータが全て“0”か否かを検出する。デー
タ記憶回路10は、この例では2112個あるので、2
112個の第1のサブデータと2112個の第2のサブ
データが全て“0”であれば、共通信号線PTと接地線
が非導通となって検出される。
n7は、第1のサブデータ回路に記憶されているサブデ
ータに応じて、ビット線BLの電圧を下げるためのもの
である。また、nチャネルMOSトランジスタQn1
3,Qn14は、第2のサブデータ回路に記憶されてい
るサブデータに応じて、ビット線BLの電圧を下げるた
めのものである。nチャネルMOSトランジスタQn1
5は、ビット線BLを充電するためのものである。
Qn18は、第1及び第2のサブデータ回路とビット線
BLiあるいはBLi+1の電気的接続を制御する。信
号BLC1が“H”でBLC2が“L”であれば、第1
及び第2のサブデータ回路とビット線BLiが電気的に
接続される。
であれば、第1及び第2のサブデータ回路とビット線B
Li+1が電気的に接続される。nチャネルMOSトラ
ンジスタQn17及びQn19は、ビット線BLiと電
圧VBL1の電気的接続、ビット線BLi+1と電圧B
L2の電気的接続を制御する。
BLiと電圧VBL1が電気的に接続される。信号PR
E2が“H”であれば、ビット線BLi+1と電圧VB
L2が電気的に接続される。
1を介してメモリセルMのデータあるいは書き込み状態
を示す信号が転送される。第1のサブデータ回路ではク
ロック同期式インバータCI1が、第2のサブデータ回
路ではクロック同期式インバータCI3が、ビット線B
Lの信号の論理レベルをセンスするセンスアンプとして
も働く。
構成は、図6に示されている。
pチャネルMOSトランジスタQp4で構成されるイン
バータ回路の入力端子がINで出力端子OUTである。
このインバータ回路を信号CLOCKとその反転信号C
LOCKBによって活性化したり非活性化するためnチ
ャネルMOSトランジスタQn21とpチャネルMOS
トランジスタQp3が設けられている。信号CLOCK
が“H”、CLOCKBが“L”で活性化され、信号C
LOCKが“L”、CLOCKBが“H”で非活性化さ
れる。
T2、PRO1、PRO2、BLC1、BLC2、PR
E1、PRE2、VRFY1、VRFY2、VRFY
3、PRO10、PRSTB1、PRSTB2、BIA
S、VBL1、VBL2、VREGは、制御信号及び制
御電圧発生回路7の出力信号で、図2にみられるデータ
記憶回路10の全てに共通である。信号PTも制御信号
及び制御電圧発生回路7に入力される。電圧VCCは電
源電圧で例えば3Vである。
あるいは“1”のサブデータを記憶し、各々、ビット線
信号の“H”レベルに応答して記憶されている“1”の
サブデータを“0”のサブデータに変更し、“0”のサ
ブデータを保持するよう構成されている。
1あるいはPRO2が“H”となってビット線BLの電
圧レベルがクロック同期式インバータCI1あるいはC
I3でセンスされる前に、第1あるいは第2のサブデー
タに応じて、ビット線BLの電圧レベルがnチャネルM
OSトランジスタQn4、5あるいはQn11、12に
よって調整される。
場合のみ、ビット線BLの電圧レベルは“H”にされ
る。信号PRO1あるいはPRO2が“H”となって、
このときビット線の“H”レベルがクロック同期式イン
バータCI1あるいはCI3の入力端子に転送される
と、ノードNaiあるいはNai+1が“L”レベルに
される。
あるいはCI4によって、“0”のサブデータが記憶さ
れる。よって、もともと記憶されている“0”のサブデ
ータは変更されない。もともと記憶されているサブデー
タが“1”の場合は、ビット線BLのレベルが“H”の
時“0”のサブデータに変更され記憶され、ビット線B
Lのレベルが“L”の時“1”のサブデータを保持す
る。
は図5に示した例に限定されず、種々様々な構成により
実現できる。
成の一例を示している。なお、図2に示されるブロック
ごとに、図7に示される回路が設けられることになる。
〜Nq)、Ri(i=0〜Nr)は、ブロックアドレス
信号である。Piのうち選択された1つだけがVCCと
なる。Qiのうち選択された1つだけがVCCとなる。
Riのうち選択された1つだけがVCCとなる。Np=
7、Nq=7、Nr=15で、Np×Nq×Nr=10
24ブロックが選択可能である。
の組み合わせが全て“H”になると、そのブロックは選
択される。信号Piは、nチャネルMOSトランジスタ
Qn25とpチャネルMOSトランジスタQp5に入力
される。信号Qiは、nチャネルMOSトランジスタQ
n26とpチャネルMOSトランジスタQp6に入力さ
れる。
タQn27とpチャネルMOSトランジスタQp7に入
力される。信号Pi、Qi、Riの組み合わせが全て
“H”になると、インバータI2の入力が“L”となっ
てこのブロックは選択される。このブロックが不良の場
合、フューズF1は切断される。
Qi、Riの組み合わせが全て“H”になっても、イン
バータI2の入力は“H”のままである。インバータI
2とpチャネルMOSトランジスタQp8で、インバー
タI2の入力は“H”に固定されている。
ションタイプnチャネルMOSトランジスタQnd1を
介して、nチャネルMOSトランジスタQn28〜Qn
31のゲートが“H”になる。また、信号SGD1、W
LD1〜4、SGD2がそれぞれ選択ゲート線SG1、
ワード線WL1〜WL4、選択ゲート線SG2に転送さ
れる。
WLGNDBが“L”であれば、NOR論理回路G2の
出力が“H”となり、nチャネルMOSトランジスタQ
n32〜Qn34が導通して、選択ゲート線SG1とワ
ード線WL1〜WL4は接地される。
24、キャパシタC1、C2、インバータI1、NAN
D論理回路G1は、電源電圧VCCより高い電圧VPP
RWを、選択されたブロックのnチャネルMOSトラン
ジスタQn28〜Qn31のゲートに転送するための回
路である。
“H”となる信号である。電圧VPPRWを転送する場
合、信号BWLHBを0Vにする。なぜなら、ディプレ
ッションタイプnチャネルMOSトランジスタQnd1
は、そのゲートが電源電圧VCCのとき、ドレインから
ソースへ電源電圧VCCを転送できるようにされてい
て、そのゲートが0Vのとき、ドレインからソースへ電
源電圧VCCを転送できないようにされているからであ
る。
SGD1、WLD1〜4、SGD2、VPPRWは、制
御信号及び制御電圧発生回路7の出力信号で、各ブロッ
クのワード線制御回路6全てに共通である。
データの読み出し動作を示す。
BLi、…、BL4222が選択され(代表としてBL
iを示す)、ワード線WL2が選択されている場合を示
す。また、信号VBL1,VBL2の電圧は0V、信号
BLC2の電圧は0V、信号PRE2の電圧はVCC、
ビット線BLi+1の電圧は0V、信号VRFY1の電
圧は0V、信号VRFY3の電圧は0V、信号PRO1
0の電圧は0V、信号CSLi,CSLi+1の電圧は
0V、信号VREGの電圧は0Vのままなので、図8へ
の表示を省略している。
SG1が4.5Vになる。同時に、信号PRE1がVC
Cから0V、BLC1が0Vから7Vとなってビット線
BLiが選択される。信号BIASが0Vから1.8V
となってビット線BLiが0.8Vに充電される。
い値は、断らない限り1Vとする。信号BIASが0V
となってビット線BLiの充電は終了する。続いて、選
択されたブロックの選択ゲート線SG2及び非選択ワー
ド線WL1、WL3、WL4が0Vから4.5Vにさ
れ、選択ワード線WL2が0Vから2.3Vにされる。
いるデータと、そのメモリセルのしきい値の関係を示し
ている。
メモリセルが“3”データを記憶している場合のみビッ
ト線BLiは、0.8Vのままである。それ以外の場合
は、ビット線BLiは、0.5V以下となる。一定期間
経った後、選択ゲート線SG2及び非選択ワード線WL
1〜WL4が0.0Vにされる。
た後、信号SEN2、LAT2をVCCから0Vにす
る。信号PRSTB2をVCCから0Vにすると、ノー
ドNbi+1がVCCとなる。信号PRSTB2をVC
Cに戻した後、信号PRO2を0Vから1.6Vにす
る。
場合、ビット線BLiは0.8Vをを維持しているの
で、nチャネルMOSトランジスタQn10は、非導通
で、ノードNbi+1は、VCCを維持する。
ている場合、ビット線BLiは、0.5V以下で、nチ
ャネルMOSトランジスタQn10は、導通し、ノード
Nbi+1の電位は、電源電圧VCCから下がる。
Fで、ノードNbi+1の寄生容量が0.1pFとする
と、VCC=3Vのとき、ノードNbi+1は、約0.
55V以下に下がる。
式インバータCI3が活性化され、ノードNbi+1の
電圧がセンスされる。信号LAT2がVCCに戻ると、
クロック同期式インバータCI4が活性化され、センス
された信号の論理レベルが第2のサブデータ回路にラッ
チされる。
ト線BLiとノードNbi+1が切り離された後、信号
PRE1がVCCに戻って、ビット線BLiは、0Vに
リセットされ、メモリセルMのしきい値が2.3V以上
かどうかを検出する動作が終わる。
場合のみ、第2のサブデータ回路の第2の読み出しサブ
データは“0”となる。それ以外の場合は、第2の読み
出しサブデータは“1”である。
以上かどうかを検出する動作に入る。信号PRE1がV
CCから0Vにされ、信号BIASが0Vから1.8V
となってビット線BLiが0.8Vに充電される。信号
BIASが0Vとなってビット線BLiの充電は終了す
る。
線SG2及び非選択ワード線WL1,WL3,WL4
が、0Vから4.5Vにされる。同時に、信号VRFY
2が0VからVCCにされ、第2のサブデータ回路の読
み出しサブデータが“0”の場合(すなわちメモリセル
Mが“3”のデータを記憶しているとき)、nチャネル
MOSトランジスタQn12が導通し、ビット線BLi
の電位は0Vに下がる。
で、メモリセルが“1”あるいは“2”のデータを記憶
している場合は、ビット線BLiは、0.8Vのままで
ある。メモリセルが“0”あるいは“3”のデータを記
憶している場合は、ビット線BLiは、0.5V以下と
なる。
び非選択ワード線WL1,WL3,WL4が0.0Vに
される。また、信号VRFY2も、0Vに戻される。
た後、信号SEN1、LAT1をVCCから0Vにす
る。信号PRSTB1をVCCから0Vにすると、ノー
ドNbiがVCCとなる。信号PRSTB1をVCCに
戻した後、信号PRO1が0Vから1.6Vにする。
を記憶している場合、ビット線BLiは、0.8Vを維
持しているので、nチャネルMOSトランジスタQn3
は非導通で、ノードNbiはVCCを維持する。
タを記憶している場合、ビット線BLiは、0.5V以
下で、nチャネルMOSトランジスタQn3は、導通
し、ノードNbiの電位は、電源電圧VCCから下が
る。
Fで、ノードNbiの寄生容量が0.1pFとすると、
VCC=3Vのとき、ノードNbiは、約0.55V以
下に下がる。
式インバータCI1が活性化され、ノードNbiの電圧
がセンスされる。信号LAT1がVCCに戻るとクロッ
ク同期式インバータCI2が活性化され、センスされた
信号の論理レベルが第1のサブデータ回路にラッチされ
る。
線BLiとNbiが切り離された後、信号PRE1がV
CCに戻って、ビット線BLiは0Vにリセットされ、
メモリセルMのしきい値が0.0V以上かどうかを検出
する動作が終わる。
を記憶している場合、第1のサブデータ回路の第1の読
み出しサブデータは“0”となる。メモリセルが“0”
あるいは“3”データを記憶している場合は、第1の読
み出しサブデータは“1”である。
以上かどうかを検出する動作に入る。信号PRE1がV
CCから0Vにされ、信号BIASが0Vから1.8V
となってビット線BLiが0.8Vに充電される。信号
BIASが0Vとなってビット線BLiの充電は終了す
る。
線SG2及び非選択ワード線WL1,WL3,WL4が
0Vから4.5Vにされ、選択ワード線WL2が0Vか
ら1.1Vにされる。
メモリセルが“2”あるいは“3”データを記憶してい
る場合、ビット線BLiは0.8Vのままである。メモ
リセルが“0”あるいは“1”データを記憶している場
合、ビット線BLiは0.5V以下となる。一定期間経
った後、選択ゲート線SG2及び非選択ワード線WL1
〜WL4が0.0Vにされる。
た後、信号SEN2、LAT2をVCCから0Vにする
と、信号PRSTB2をVCCから0Vにすると、ノー
ドNbi+1がVCCとなる。信号PRSTB2をVC
Cに戻した後、信号PRO2を0Vから1.6Vにす
る。
を記憶している場合、ビット線BLiは0.8Vを維持
しているので、nチャネルMOSトランジスタQn10
は、非導通で、ノードNbi+1は、VCCを維持す
る。
タを記憶している場合、ビット線BLiは、0.5V以
下で、nチャネルMOSトランジスタQn10は、導通
し、ノードNbi+1の電位は、VCCから約0.55
V以下に下がる。信号SEN2がVCCに戻りクロック
同期式インバータCI3が活性化され、ノードNbi+
1の電圧がセンスされる。
期式インバータCI4が活性化され、センスされた信号
の論理レベルが第2のサブデータ回路にラッチされる。
再び、信号PRO2が0Vとなってビット線BLiとN
bi+1が切り離された後、信号PRE1がVCCに戻
って、ビット線BLiは0Vにリセットされ、メモリセ
ルMのしきい値が1.1V以上かどうかを検出する動作
が終わる。
を記憶している場合、第2のサブデータ回路の第2の読
み出しデータは“0”となる。メモリセルが“0”ある
いは“1”データを記憶している場合、第2の読み出し
サブデータは“1”である。最後に、選択ゲート線SG
1が0Vに、信号BLC1が0Vに戻り、読み出し動作
が終了する。
Mのデータが読み出しデータとしてデータ記憶回路10
へ記憶される動作が終わる。この後、信号CSLi、C
SLi+1が0VからVCCになると、第1の読み出し
サブデータは、データ入出力線IOLに出力され、第2
の読み出しサブデータは、データ入出力線IOUに出力
され、これらのデータは、データ出力バッファ4を介し
てデータ入出力端子5からLSI外部へ出力される。
び第2の読み出しサブデータの関係を示している。
ワード線制御回路6の動作を示す。
i、Riが0VからVCCとなって、信号BWLHBが
VCCから0Vに、信号VPPRWがVCCから4.5
Vとなり、信号OSCが0VとVCCの間で振動し始め
ると、選択されたブロックのnチャネルMOSトランジ
スタQn28〜Qn31のゲートが5.5Vになる。
Qn31のゲートの電圧は、信号VPPRWにnチャネ
ルMOSトランジスタQn24のしきい値を加えたもの
になる。また、信号WLGNDBは0Vのままなので、
選択されたブロックのnチャネルMOSトランジスタQ
n32〜Qn34のゲートは0Vで非導通である。
トランジスタQn28〜Qn31のゲートの電圧は0V
で、非導通である。また、非選択されたブロックのnチ
ャネルMOSトランジスタQn32〜Qn34のゲート
はVCCで導通する。
LD2が0Vから2.3Vに、WLD1,WLD3,W
LD4が0Vから4.5Vに、SGD2が0Vから4.
5Vになって、選択されたブロックの選択ゲート線SG
1が0Vから4.5Vに、ワード線WL2が0Vから
2.3Vに、ワード線WL1、WL3、WL4が0Vか
ら4.5Vに、SG2が0Vから4.5Vになる。
Vから0Vに、信号WLD1,WLD3,WLD4が
4.5Vから0Vに、SGD2が4.5Vから0Vにな
って、選択されたブロックのワード線WL2が2.3V
から0Vに、ワード線WL1,WL3,WL4が4.5
Vから0に、SG2が4.5Vから0Vにりセットされ
る。
4が0Vから4.5Vに、SGD2が0Vから4.5V
になって、選択されたブロックのワード線WL1,WL
3,WL4が0Vから4.5Vに、SG2が0Vから
4.5Vになる。
3,WLD4が4.5Vから0Vに、SGD2が4.5
Vから0Vになって、選択されたブロックのワード線W
L1,WL3,WL4が4.5Vから0に、SG2が
4.5Vから0Vにリセットされる。
1.1Vに、信号WLD1,WLD3,WLD4が0V
から4.5Vに、SGD2が0Vから4.5Vになっ
て、選択されたブロックのワード線WL2が0Vから
1.1Vに、ワード線WL1,WL3,WL4が0Vか
ら4.5Vに、SG2が0Vから4.5Vになる。
Vから0Vに、信号WLD1,WLD3,WLD4が
4.5Vから0Vに、SGD2が4.5Vから0Vにな
って、選択されたブロックのワード線WL2が1.1V
から0Vに、ワード線WL1,WL3,WL4が4.5
Vから0に、SG2が4.5Vから0Vにリセットされ
る。
ード線WL1〜WL4は、nチャネルMOSトランジス
タQn32〜Qn34によって0Vである。選択された
ブロックアドレス信号Pi、Qi、PiがVCCから0
Vとなって、信号BWLHBが0VからVCCに、信号
VPPRWが4.5VからVCCとなり、信号OSCが
0Vとなって、選択されたブロックのnチャネルMOS
トランジスタQn28〜Qn31のゲートは、0Vにリ
セットされる。
OSトランジスタQn32〜Qn34のゲートは、VC
Cにもどされ、導通する。これで非選択状態に戻り、選
択ゲート線SG1が0Vに戻る。
作を示している。
BLi、…、BL4222が選択され(代表としてBL
iを示す)、ワード線WL2が選択されている場合を示
す。
への制御データの初期設定が行われる。ビット線BLi
に備えられたデータ記憶回路10への制御データの初期
設定は次のように行われる。
入出力線IOL、第2のサブデータ回路の初期サブデー
タが入出力線IOUに転送され、信号CSLiとCSL
i+1が0VからVCCになって、第1及び第2のサブ
データ回路に初期サブデータが記憶される。信号CSL
の選択を変えて、任意の数の任意データ記憶回路10に
初期制御データは設定される。
タの関係は、以下の表3に示すようになる。
に、信号PRSTB1とPRSTB2をVCCから0V
にし、再度VCCに戻して、全てのデータ記憶回路10
の制御データを“0”にリセットしておくことが望まし
い。
よってメモリセルMの状態は変化させられないので、2
112個のデータ記憶回路10の内、所望のデータ記憶
回路10のみに外部から初期制御データを設定すればよ
い。もちろん2112個全部のデータ記憶回路10の初
期制御データを外部から設定してもよい。
RFY1〜3は0V、PRO1は0V、SEN1はVC
C、LAT1はVCC、SEN2はVCC、LAT2は
VCC、PRSTB1とPRSTB2はVCC、CSL
iとCSLi+1は0V、信号VBL1とVREGは0
Vのままなので図10への表示は省略してある。
ックの選択ゲート線SG1がVCCになる。同時に、信
号PRE1がVCCから0V、BLC1が0Vから7V
となってビット線BLiが選択される。信号PRO2が
7Vとなって、第2のサブデータが“0”の場合、ビッ
ト線BLiはVCCの書き込み制御電圧にされる。
線BLiは0Vのままで、0Vの書き込み制御電圧にさ
れる。信号PRE2がVCCから7Vとなり、信号VB
L2が0VからVCCになって、非選択のビット線BL
i+1はVCCの書き込み制御電圧にされる。共通ソー
ス線SRCもVCCにされる。これは、選択されたブロ
ックの選択ゲート線SG2のパンチスル−を防ぐためで
ある。
L2が書き込み電圧Vpgm(16V〜20V)とな
る。両隣のワード線WL1,WL3は0Vである。残り
のワード線WL4は11Vにされる。これで、“2”あ
るいは“3”の制御データを記憶しているデータ記憶回
路10に対応するメモリセルMでは、そのしきい値が上
昇していく。“0”あるいは“1”の制御データを記憶
しているデータ記憶回路10に対応するメモリセルMで
は、その状態は保持される。非選択ビット線BLi+1
に繋がるメモリセルMの状態も保持される。
線WL2がVpgmから0Vに、ワード線WL4が11
Vから0Vにリセットされる。同時に、信号PRO2が
7Vから0Vにリセットされる。
電圧は変化しない。信号PRO10が0VからVCCと
なって、第1のサブデータ回路のサブデータが“1”の
場合、ビット線BLiは0Vの書き込み制御電圧とな
る。この時点で、ビット線BLiの書き込み制御電圧
は、対応するデータ記憶回路10に記憶されている制御
データが“0”の場合にVCC、制御データが“1”あ
るいは“2”あるいは“3”の場合に0Vである。
2が書き込み電圧Vpgm(16V〜20V)となり、
ワード線WL4は11Vにされる。
たワード線WL2がVpgmから0Vに、ワード線WL
4が11Vから0Vにリセットされる。その後、信号P
RO10はVCCから0Vに、BLC1は7Vから0V
に、PRE1は0VからVCCにリセットされ、ビット
線BLiは0Vにリセットされる。
って、ビット線BLi+1も0Vにリセットされる。信
号PRE2は7VからVCCに、共通ソース線SRCは
VCCから0Vに、選択ゲート線SG1はVCCから0
Vにリセットされて、書き込みが終了する。
めているか否かを確認する書き込みベリファイが後述の
ように行われる。全ての選択されたメモリセルに書き込
めていると確認されるまで、書き込みと書き込みベリフ
ァイは繰り返される。
のビット線上に0Vの書き込み制御電圧が与えられてい
る時間は、“2”あるいは“3”書き込み時のビット線
上に0Vの書き込み制御電圧が与えられている時間より
短くされる。これによって、例えば、メモリセルに
“1”を書き込むのに必要な書き込み回数と、“2”を
書き込むのに必要な回数をほぼ等しくできる。1回の書
き込み動作でメモリセルの浮遊ゲートに注入される電荷
量が、“1”、“2”、“3”の順に少ないからであ
る。
に印加して、ソースとドレインを0Vに固定する。メモ
リセルのしきい値の変化分ΔVtは書き込み時間をtp
とすると、 ΔVt log(tp) なので、書き込み時間をα倍にしたメモリセルとのしき
い値差DVtは、 DVt log(α×tp)−log(tp)=log
(α) となり、常に一定である。
るまでの書き込み動作回数と、“2”書き込み状態にメ
モリセルが到達するまでの書き込み動作回数は、“1”
書き込み時の一回の書き込み時間を“2”書き込み時の
一回の書き込み時間より短くすることで、等しくでき
る。書き込み動作回数が等しければ、“1”書き込み終
了時点で、“2”書き込みも同時に終了する。
荷量が等しいと、“1”書き込みが終了した時点で
“2”書き込みや“3”書き込みはまだ終わってない。
よって、複数のNAND型セルユニットに対して同時に
書き込む場合は、書き込み時間が長くなる。
けるワード線制御回路6の動作を示す。
i、Riが0VからVCCとなって、信号BWLHBが
VCCから0Vに、信号VPPRWがVCCからVpg
mとなり、信号OSCが0VとVCCの間で振動し始め
ると、選択されたブロックのnチャネルMOSトランジ
スタQn28〜Qn31のゲートがVpgm+1Vにな
る。
Qn31のゲートの電圧は、信号VPPRWにnチャネ
ルMOSトランジスタQn24のしきい値を加えたもの
になる。また、信号WLGNDBは0Vのままなので、
選択されたブロックのnチャネルMOSトランジスタQ
n32〜Qn34のゲートは0Vで非導通である。
1はVCCとなる。逆に、非選択ブロックのnチャネル
MOSトランジスタQn28〜Qn31のゲートの電圧
は0Vで、非導通である。また、非選択されたブロック
のnチャネルMOSトランジスタQn32〜Qn34の
ゲートはVCCで導通する。
D4が0Vから11Vになって、選択されたブロックの
ワード線WL2が0VからVpgmに、WL4が0Vか
ら11Vになる。
に、WLD4が11Vから0Vになって、選択されたブ
ロックのワード線WL2がVpgmから0Vに、WL4
が11Vから0にリセットされる。
に、WLD2が0Vから11Vになって、選択されたブ
ロックのワード線WL2が0VからVpgmに、WL4
が0Vから11Vになる。
に、WLD4が11Vから0Vになって、選択されたブ
ロックのワード線WL2がVpgmから0Vに、WL4
が11Vから0にリセットされる。
ード線WL1〜WL4はnチャネルMOSトランジスタ
Qn32〜Qn34によって0Vである。選択されたブ
ロックアドレス信号Pi、Qi、RiがVCCから0V
となって、信号BWLHBが0VからVCCに、信号V
PPRWがVpgmからVCCとなり、信号OSCが0
Vとなって、選択されたブロックのnチャネルMOSト
ランジスタQn28〜Qn31のゲートは0Vにリセッ
トされる。
OSトランジスタQn32〜Qn34のゲートはVCC
にもどされ、導通する。これで非選択状態に戻り、選択
ゲート線SG1が0Vに戻る。
み動作後におけるメモリセルの書き込み状態を検出する
書き込みベリファイ動作を示す。
BLi、…、BL4222が選択され(代表としてBL
iを示す)、ワード線WL2が選択されている場合を示
す。また、ここでは、信号VBL1、VBL2は0V、
信号BLC2は0V、PRE2はVCCのままで、ビッ
ト線BLi+1が0Vのままなので、図12への表示を
省略している。また、信号PRO10が0V、CSLi
が0V、CSLi+1が0Vのままなので、図12への
表示を省略している。
SG1が4.5Vになる。同時に、信号PRE1がVC
Cから0V、BLC1が0Vから7Vとなってビット線
BLiが選択される。信号BIASが0Vから1.8V
となってビット線BLiが0.8Vに充電される。信号
BIASが0Vとなってビット線BLiの充電は終了す
る。つづいて、選択されたブロックの選択ゲート線SG
2、及び非選択ワード線WL1、WL3、WL4が0V
から4.5Vにされ、選択ワード線WL2が0Vから
2.7Vにされる。
“3”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“3”データを記憶している状態に
達していればビット線BLiは0.8Vのままである。
“3”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“3”データを記憶している状態に
達していなければビット線BLiは0.5V以下にな
る。“2”あるいは“1”の制御データを記憶している
データ記憶回路に対応するメモリセルは、“3”データ
を記憶している状態に達しないのでビット線BLiは
0.5V以下になる。
及び非選択ワード線WL1〜WL4が0.0Vにされ
る。選択ゲート線SG2が0Vにリセットされた後、信
号VREGを0VからVCCに、信号VRFY2を0V
から2.5Vにする。第2のサブデータ回路に“0”の
第2のサブデータが記憶されていれば、ビット線BLi
は1.5Vにされる。信号VRFY2が2.5Vから0
Vに戻って、次に信号VREGが0Vに戻る。
にする。信号PRSTB2をVCCから0Vにすると、
ノードNbi+1がVCCとなる。信号PRSTB2を
VCCに戻した後、信号PRO2を0Vから1.6Vに
する。
記憶回路に対応するメモリセルが“3”データを記憶し
ている状態に達していれば、ビット線BLiは0.8V
を維持しているので、nチャネルMOSトランジスタQ
n10は非導通で、ノードNbi+1はVCCを維持す
る。
記憶回路に対応するメモリセルが“3”データを記憶し
ている状態に達していなければ、ビット線BLiは0.
5V以下なので、nチャネルMOSトランジスタQn1
0は導通で、ノードNbi+1はVCCから下がる。
記憶回路に対応するメモリセルは“3”データを記憶し
ている状態に達しないのでビット線BLiは0.5V以
下である。よって、nチャネルMOSトランジスタQn
10は導通し、ノードNbi+1の電位はVCCから下
がる。
制御データを記憶している場合、第2のサブデータ回路
の第2のサブデータは“0”なので、ビット線BLiの
電圧は、1.5Vである。よって、nチャネルMOSト
ランジスタQn10は非導通で、ノードNbi+1はV
CCを維持する。
式インバータCI3が活性化され、ノードNbi+1の
電圧がセンスされる。信号LAT2がVCCに戻るとク
ロック同期式インバータCI4が活性化され、センスさ
れた信号の論理レベルが第2のサブデータ回路にラッチ
される。再び、信号PRO2が0Vとなってビット線B
LiとNbi+1が切り離された後、信号PRE1がV
CCに戻って、ビット線BLiは0Vにリセットされ
る。
るデータ記憶回路10に対応するメモリセルが“3”デ
ータを記憶している状態に達しているか否かの検出(デ
ータ“3”のベリファイ読み出し)が終了する。
ていたデータ記憶回路に対応するメモリセルが“3”デ
ータを記憶している状態に達していると検出された場合
のみ、“3”の制御データを記憶していたデータ記憶回
路の制御データは“0”データに変更され、そのほかの
場合、制御データは保持される(変更されない)。
データ記憶回路10に対応するメモリセルが“2”デー
タを記憶している状態に達しているか否かの検出(デー
タ“2”のベリファイ読み出し)に入る。信号PRE1
がVCCから0V、BLC1が0Vから7Vとなってビ
ット線BLiが選択される。信号BIASが0Vから
1.8Vとなってビット線BLiが0.8Vに充電され
る。信号BIASが0Vとなってビット線BLiの充電
は終了する。
線SG2、及び非選択ワード線WL1、WL3、WL4
が0Vから4.5Vにされ、選択ワード線WL2が0V
から1.5Vにされる。同時に信号VRFY1が0Vか
らVCCにされ、第1のサブデータ回路の第1のサブデ
ータが“0”の場合、nチャネルMOSトランジスタQ
n5が導通し、ビット線BLiの電位は0Vに下がる。
“2”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“2”データを記憶している状態に
達していればビット線BLiは0.8Vのままである。
“2”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“2”データを記憶している状態に
達していなければビット線BLiは0.5V以下にな
る。
記憶回路に対応するメモリセルは“2”データを記憶し
ている状態に達しないのでビット線BLiは0.5V以
下になる。“3”あるいは“0”を記憶しているデータ
記憶回路に対応するビット線BLiは0Vである。
及び非選択ワード線WL1〜WL4が0.0Vにされ
る。信号VRFY1も0Vに戻される。選択ゲート線S
G2が0Vにリセットされた後、信号VREGを0Vか
らVCCに、信号VRFY2を0Vから2.5Vにす
る。第2のサブデータ回路に“0”の第2のサブデータ
が記憶されていれば、ビット線BLiは1.5Vにされ
る。信号VRFY2が2.5Vから0Vに戻って、次に
信号VREGが0Vに戻る。
にする。信号PRSTB2をVCCから0Vにすると、
ノードNbi+1がVCCとなる。信号PRSTB2を
VCCに戻した後、信号PRO2を0Vから1.6Vに
する。“2”の制御データを記憶しているデータ記憶回
路に対応するメモリセルが“2”データを記憶している
状態に達していれば、ビット線BLiは0.8Vを維持
しているので、nチャネルMOSトランジスタQn10
は非導通で、ノードNbi+1はVCCを維持する。
記憶回路に対応するメモリセルが“2”データを記憶し
ている状態に達していなければ、ビット線BLiは0.
5V以下なので、nチャネルMOSトランジスタQn1
0は導通で、ノードNbi+1はVCCから下がる。
記憶回路に対応するビット線BLiは0.5V以下であ
る。よって、nチャネルMOSトランジスタQn10は
導通し、ノードNbi+1の電位はVCCから下がる。
データ記憶回路が“0”あるいは“1”の制御データを
記憶している場合、第2のサブデータ回路の第2のサブ
データは“0”なので、ビット線BLiの電圧は、1.
5Vである。よって、nチャネルMOSトランジスタQ
n10は非導通で、ノードNbi+1はVCCを維持す
る。
式インバータCI3が活性化され、ノードNbi+1の
電圧がセンスされる。信号LAT2がVCCに戻るとク
ロック同期式インバータCI4が活性化され、センスさ
れた信号の論理レベルが第2のサブデータ回路にラッチ
される。
線BLiとNbi+1が切り離された後、信号PRE1
がVCCに戻って、ビット線BLiは0Vにリセットさ
れる。これで、“2”の制御データを記憶しているデー
タ記憶回路10に対応するメモリセルが“2”データを
記憶している状態に達しているか否かの検出(データ
“2”のベリファイ読み出し)が終了する。
ていたデータ記憶回路に対応するメモリセルが“3”デ
ータを記憶している状態に達していると検出された場
合、“3”の制御データを記憶していたデータ記憶回路
の制御データは“0”データに変更されている。
記憶回路に対応するメモリセルが“2”データを記憶し
ている状態に達していると検出された場合、“2”の制
御データを記憶していたデータ記憶回路の制御データは
“1”データに変更されている。そのほかの場合は、制
御データは保持される(変更されない)。
データ記憶回路10に対応するメモリセルが“1”デー
タを記憶している状態に達しているか否かの検出(デー
タ“1”のベリファイ読み出し)に入る。信号PRE1
がVCCから0V、BLC1が0Vから7Vとなってビ
ット線BLiが選択される。信号BIASが0Vから
1.8Vとなってビット線BLiが0.8Vに充電され
る。信号BIASが0Vとなってビット線BLiの充電
は終了する。
線SG2、及び非選択ワード線WL1、WL3、WL4
が0Vから4.5Vにされ、選択ワード線WL2が0V
から0.3Vにされる。同時に信号VRFY3が0Vか
らVCCにされ、第2のサブデータ回路の第2のサブデ
ータが“1”の場合、nチャネルMOSトランジスタQ
n13が導通し、ビット線BLiの電位は0Vに下が
る。
“1”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“1”データを記憶している状態に
達していれば、ビット線BLiは0.8Vのままであ
る。“1”の制御データを記憶しているデータ記憶回路
に対応するメモリセルが“1”データを記憶している状
態に達していなければ、ビット線BLiは0.5V以下
になる。“3”あるいは“2”を記憶しているデータ記
憶回路に対応するビット線BLiは、0Vである。
および非選択ワード線WL1〜WL4が0.0Vにされ
る。信号VRFY3も0Vに戻される。選択ゲート線S
G2が0Vにリセットされた後、信号VREGが0Vか
らVCCに、信号VRFY1を0Vから2.5Vにす
る。第1のサブデータ回路に“0”の第1のサブデータ
が記憶されていれば、ビット線BLiは1.5Vにされ
る。信号VRFY1が2.5Vから0Vに戻って、次に
信号VREGが0Vに戻る。
にする。信号PRSTB1をVCCから0Vにすると、
ノードNbiがVCCとなる。信号PRSTB1をVC
Cに戻した後、信号PRO1を0Vから1.6Vにす
る。“1”の制御データを記憶しているデータ記憶回路
に対応するメモリセルが“1”データを記憶している状
態に達していれば、ビット線BLiは0.8Vを維持し
ているので、nチャネルMOSトランジスタQn3は、
非導通で、ノードNbiは、VCCを維持する。
記憶回路に対応するメモリセルが“1”データを記憶し
ている状態に達していなければ、ビット線BLiは0.
5V以下なので、nチャネルMOSトランジスタQn3
は導通で、ノードNbiはVCCから下がる。“2”の
制御データを記憶しているデータ記憶回路に対応するビ
ット線BLiは、0.5V以下である。よって、nチャ
ネルMOSトランジスタQn3は、導通し、ノードNb
iの電位はVCCから下がる。
制御データを記憶している場合、第1のサブデータ回路
の第1のサブデータは“0”なので、ビット線BLiの
電圧は、1.5Vである。よって、nチャネルMOSト
ランジスタQn3は非導通で、ノードNbiはVCCを
維持する。
式インバータCI1が活性化され、ノードNbiの電圧
がセンスされる。信号LAT1がVCCに戻るとクロッ
ク同期式インバータCI2が活性化され、センスされた
信号の論理レベルが第1のサブデータ回路のラッチされ
る。
線BLiとノードNbiが切り離された後、信号PRE
1がVCCに戻って、ビット線BLiは、0Vにリセッ
トされる。ここで、“1”の制御データを記憶している
データ記憶回路10に対応するメモリセルが“1”デー
タを記憶している状態に達しているか否かの検出(デー
タ“1”のベリファイ読み出し)が終了する。
ていたデータ記憶回路に対応するメモリセルが“3”デ
ータを記憶している状態に達していると検出された場
合、“3”の制御データを記憶していたデータ記憶回路
の制御データは“0”データに変更されている。
記憶回路に対応するメモリセルが“2”データを記憶し
ている状態に達していると検出された場合、“2”の制
御データを記憶していたデータ記憶回路の制御データは
“0”データに変更されている。
記憶回路に対応するメモリセルが“1”データを記憶し
ている状態に達していると検出された場合、“1”の制
御データを記憶していたデータ記憶回路の制御データは
“0”データに変更されている。そのほかの場合は、制
御データは保持される(変更されない)。
号BLC1が0Vに戻り、読み出し動作が終了する。
におけるワード線制御回路6の動作を示す。
i、Riが0VからVCCとなって、信号BWLHBが
VCCから0Vに、VPPRWがVCCから4.5Vと
なり、信号OSCが0VとVCCの間で振動し始める
と、選択されたブロックのnチャネルMOSトランジス
タQn28〜Qn31のゲートが5.5Vになる。
Qn31のゲートの電圧は、信号VPPRWにnチャネ
ルMOSトランジスタQn24のしきい値を加えたもの
になる。また、信号WLGNDBは0Vのままなので、
選択されたブロックのnチャネルMOSトランジスタQ
n32〜Qn34のゲートは0Vで非導通である。
SトランジスタQn28〜Qn31のゲートの電圧は0
Vで、非導通である。また、非選択されたブロックのn
チャネルMOSトランジスタQn32〜Qn34のゲー
トはVCCで導通する。
LD2が0Vから2.7Vに、WLD1,WLD3,W
LD4が0Vから4.5Vに、SGD2が0Vから4.
5Vになって、選択されたブロックの選択ゲート線SG
1が0Vから4.5Vに、ワード線WL2が0Vから
2.7Vに、ワード線WL1,WL3,WL4が0Vか
ら4.5Vに、選択ゲート線SG2が0Vから4.5V
になる。
Vから0Vに、信号WLD1,WLD3,WLD4が
4.5Vから0Vに、信号SGD2が4.5Vから0V
になって、選択されたブロックのワード線WL2が2.
7Vから0Vに、ワード線WL1,WL3,WL4が
4.5Vから0に、選択ゲート線SG2が4.5Vから
0Vにリセットされる。
に、信号WLD1,WLD3,WLD4が0Vから4.
5Vに、信号SGD2が0Vから4.5Vになって、選
択されたブロックのワード線WL2が0Vから1.5V
に、ワード線WL1,WL3,WL4が0Vから4.5
Vに、信号SG2が0Vから4.5Vになる。
Vから0Vに、ワード線WLD1,WLD3,WLD4
が4.5Vから0Vに、信号SGD2が4.5Vから0
Vになって、選択されたブロックのワード線WL2が
1.5Vから0Vに、ワード線WL1,WL3,WL4
が4.5Vから0に、信号SG2が4.5vから0Vに
リセットされる。
0.3Vに、信号WLD1,WLD3,WLD4が0V
から4.5Vに、SGD2が0Vから4.5Vになっ
て、選択されたブロックのワード線WL2が0Vから
0.3Vに、ワード線WL1,WL3,WL4が0Vか
ら4.5Vに、SG2が0Vから4.5Vになる。
Vから0Vに、WLD1,WLD3,WLD4が4.5
Vから0Vに、SGD2が4.5Vから0Vになって、
選択されたブロックのワード線WL2が0.3Vから0
Vに、ワード線WL1,WL3,WL4が4.5Vから
0に、SG2が4.5Vから0Vにリセットされる。
ード線WL1〜WL4は、nチャネルMOSトランジス
タQn32〜Qn34によって0Vである。選択された
ブロックアドレス信号Pi、Qi、RiがVCCから0
Vとなって、信号BWLHBが0VからVCCに、信号
VPPRWが4.5VからVCCとなり、信号OSCが
0Vとなって、選択されたブロックのnチャネルMOS
トランジスタQn28〜Qn31のゲートは0Vにリセ
ットされる。
OSトランジスタQn32〜Qn34のゲートは、VC
Cにもどされ、導通する。これで非選択状態に戻り、選
択ゲート線SG1が0Vに戻る。
き込み状態に応じてデータ記憶回路10に記憶されてい
る制御データが表4のように変更される。
と、図12及び図13に示される書き込みベリファイ動
作を、全ての制御データが“0”になるまで繰り返し、
メモリセルMへのデータ書き込みは行われる。
は、信号PTが接地レベルと導通しているか否かを検出
すればわかる。接地されていれば、信号PTは“L”と
なり、接地されてなければPTは“H”となるように、
制御信号及び制御電圧発生回路7で制御されている。
ァイを繰り返しながらデータ書き込みを行うアルゴリズ
ムを示している。
圧発生回路7で制御されている。データ書き込み開始の
命令が入って(ステップS1)、変数IWTが1にされ
る(ステップS2)。例えば、4,224ビット分のデ
ータが入力され(ステップS3)、書き込み電圧Vpg
mの用意ができるまで、10μsec待機する(ステッ
プS4)。
が行われ(ステップS5)、その後図12、図13に示
したように書き込みベリファイが行われる(ステップS
6)。信号PTが“H”なら(ステップS7)、データ
書き込みは正常に終了する(ステップS11)。信号P
Tが“L”なら(ステップS7)、IWTが20か否か
が調べられる(ステップS8)。
Tに1を加え(ステップS9)、書き込み電圧Vpgm
を0.2V増加させて(ステップS10)、再度書き込
みを行う(ステップS5)。このようにして、信号PT
が“H”になるまで、書き込みと書き込みベリファイを
繰り返す。
ったら、データ書き込みが失敗したとして、データ書き
込み異常であり、動作が終了となる(ステップS1
2)。
リセルに対して同時に行われる(ブロック消去)。信号
BLC1とBLC2は0Vのままで、信号VBL1とV
BL2は0Vのままである。選択されたブロックアドレ
ス信号Pi、Qi、Riが0VからVCCとなって、信
号WLGNDBが0VからVCCとなる。信号BWLH
Bは、VCC、VPPRWはVCC、信号OSCは0V
である。選択されたブロックのnチャネルMOSトラン
ジスタQn28〜Qn31のゲートはVCCになる。
OSトランジスタQn32〜Qn34のゲートは0Vで
非導通である。非選択ブロックのnチャネルMOSトラ
ンジスタQn28〜Qn31のゲートの電圧は0Vで、
非導通である。また、信号WLGNDBはVCCなの
で、非選択されたブロックのnチャネルMOSトランジ
スタQn32〜Qn34のゲートも0Vで非導通であ
る。
Vである。信号SGD2が0VからVCCとなる。共通
ソース線SRCは浮遊状態にされる。信号PRE1とP
RE2がVCCから0Vにされて、全ビット線BLも浮
遊状態にされる。ここでは、メモリセルアレイ1はp型
ウェル11上に形成されているとしている。p型ウェル
11の電位でもある信号Cell Wellが0Vから
消去電圧Veraとなる。
は、p型ウェル11とn型拡散層12の順方向電流で、
0Vからほぼ消去電圧Veraとなる。メモリセルアレ
イ1中の全選択ゲート線SG1とSG2は、p型ウェル
11との容量結合によって消去電圧Veraとなる。
〜WL4も、p型ウェル11との容量結合によって消去
電圧Veraとなる。選択されたブロックのワード線W
L1〜WL4は、0Vのままである。
ウェル11と制御データ16間に印加される消去電圧に
よって、消去される。非選択のメモリセルでは、p型ウ
ェル11も制御データ16も消去電圧となり、消去され
ない。
に、信号PRE1とPRE2が0VからVCCとなって
ビット線BLが0Vに、信号Cell Wellが消去
電圧Veraから0Vになる。このため、全ワード線W
Lは0Vに戻り、非選択のブロックの選択ゲート線SG
1とSG2も0Vに戻る。選択されたブロックの選択ゲ
ート線SG1とSG2はVCCとなる。信号WLGND
BがVCCから0Vに戻り、信号SGD2がVCCから
0Vに戻って、選択されたブロックのSG2は0Vにリ
セットされる。
信号Pi、Qi、RiがVCCから0Vとなって、選択
されたブロックのnチャネルMOSトランジスタQn2
8〜Qn31のゲートは0Vにリセットされる。また、
選択されたブロックのnチャネルMOSトランジスタQ
n32〜Qn34のゲートはVCCにもどされ、導通す
る。これで非選択状態に戻り、選択ゲート線SG1が0
Vに戻る。
動作を示している。
のメモリセルに対して同時に行われる。信号BLC1と
BLC2、信号VBL1とVBL2は0Vのままで、信
号PRE1とPRE2はVCCのままである。よって、
全ビット線BLは0Vのままである。選択されたブロッ
クアドレス信号Pi、Qi、Riが0VからVCCとな
って、信号BWLHBがVCCから0Vに、VPPRW
がVCCから事前書き込み電圧Vspgmとなり、信号
OSCが0VとVCCの間で振動し始めると、選択され
たブロックのnチャネルMOSトランジスタQn28〜
Qn31のゲートがVspgm+1Vになる。
Qn31のゲートの電圧は、信号VPPRWにnチャネ
ルMOSトランジスタQn24のしきい値を加えたもの
になる。また、信号WLGNDBは0Vのままなので、
選択されたブロックのnチャネルMOSトランジスタQ
n32〜Qn34のゲートは0Vで非導通である。よっ
て、選択ブロックの選択ゲート線SG1は、VCCとな
る。
トランジスタQn28〜Qn31のゲートの電圧は0V
で、非導通である。また、非選択されたブロックのnチ
ャネルMOSトランジスタQn32〜Qn34のゲート
はVCCで導通する。
き込み電圧Vspgmになって、選択されたブロックの
ワード線WL1〜WL4が0VからVspgmになる。
一定期間の後、信号WLD1〜WLD4がVspgmか
ら0V戻って、選択されたブロックのワード線WL1〜
WL4がVspgmから0Vにリセットされる。
ード線WL1〜WL4は、nチャネルMOSトランジス
タQn32〜Qn34によって0Vである。選択された
ブロックアドレス信号Pi、Qi、RiがVCCから0
Vとなって、信号BWLHBが0VからVCCに、VP
PRWがVpgmからVCCとなり、信号OSCが0V
となって、選択されたブロックのnチャネルMOSトラ
ンジスタQn28〜Qn31のゲートは0Vにリセット
される。
OSトランジスタQn32〜Qn34のゲートはVCC
にもどされ、導通する。これで非選択状態に戻り、選択
ゲート線SG1が0Vに戻る。
おけるメモリセルの消去状態を検出する消去ベリファイ
動作を示している。
FY1、VRFY2、VRFY3、PRO10、BIA
Sは0Vのままなので図17への表示を省略している。
また、CSLiが0V、CSLi+1が0Vのままなの
で、図17への表示を省略している。
SG1が4.5Vになる。同時に、信号PRE2がVC
Cから7V、信号VBL2が0VからVCCとなってビ
ッド線BLi+1がVCCに充電される。このとき共通
ソース線SRCも0VからVCCとなる。信号PRE1
がVCCから0Vとなってビット線BLiは浮遊状態に
される。つづいて、選択されたブロックの選択ゲート線
SG2が0Vから4.5Vにされ、ワード線WL1〜W
L4は0Vのままである。
メモリセルのしきい値が−0.7V以上であればビット
線BLiは0.7V以下である。一定期間経った後、選
択ゲート線SG2が0.0Vにされる。選択ゲート線S
G2が0Vにリセットされた後、信号SEN1、LAT
1をVCCから0Vにする。信号PRSTB1をVCC
から0Vにすると、ノードNbiがVCCとなる。
号PRO1を0Vから1.8Vにする。メモリセルのし
きい値が−0.7V以上であればビット線BLiは0.
7V以下であるので、nチャネルMOSトランジスタQ
n3は、導通で、ノードNbiはVCCから下がる。ビ
ット線BLiの電圧が0.8V以上であれば、nチャネ
ルMOSトランジスタQn3は非導通で、ノードNbi
はVCCを維持する。信号SEN1がVCCに戻りクロ
ック同期式インバータCI1が活性化され、ノードNb
iの電圧がセンスされる。
期式インバータCI2が活性化され、センスされた信号
の論理レベルが第1のサブデータ回路にラッチされる。
再び、信号PRO1が0Vとなってビット線BLiとN
biが切り離された後、信号BLC1がVCCから0V
に、信号PRE1がVCCに戻って、ビット線BLiは
0Vにリセットされる。
信号VBL2がVCCから0Vへ戻って、ビット線BL
i+1は0Vにリセットされる。共通ソース線SRCも
VCCから0Vに戻る。これで、ビット線BLiに繋が
る選択されたブロックの4つのメモリセルのうち、1つ
でもそのしきい値が−0.7V以上であれば、第1のサ
ブデータ回路に“1”の読み出しサブデータが記憶され
る。
信号VBL1が0VからVCCとなってビット線BLi
がVCCに充電される。このとき共通ソース線SRCも
0VからVCCとなる。信号PRE2がVCCから0V
となってビット線BLi+1は浮遊状態にされる。つづ
いて、選択されたブロックの選択ゲート線SG2が0V
から4.5Vにされ、ワード線WL1〜WL4は0Vの
ままである。
メモリセルのしきい値が−0.7V以上であればビット
線BLi+1は0.7V以下である。一定期間経った
後、選択ゲート線SG2が0.0Vにされる。選択ゲー
ト線SG2が0Vにリセットされた後、信号SEN2、
LAT2をVCCから0Vにする。
と、ノードNbi+1がVCCとなる。信号PRSTB
2をVCCに戻した後、信号PRO2を0Vから1.8
Vにする。メモリセルのしきい値が−0.7V以上であ
ればビット線BLi+1は0.7V以下であるので、n
チャネルMOSトランジスタQn10は、導通で、ノー
ドNbi+1はVCCから下がる。ビット線BLi+1
の電圧が0.8V以上であれば、nチャネルMOSトラ
ンジスタQn10は非導通で、ノードNbi+1はVC
Cを維持する。
式インバータCI3が活性化され、ノードNbi+1の
電圧がセンスされる。信号LAT2がVCCに戻るとク
ロック同期式インバータCI4が活性化され、センスさ
れた信号の論理レベルが第2のサブデータ回路にラッチ
される。
線BLi+1とNbi+1が切り離された後、信号BL
C2がVCCから0Vに、信号PRE2がVCCに戻っ
て、ビット線BLi+1は0Vにリセットされる。ま
た、信号PRE1が7VからVCCへ、信号VBL1が
VCCから0Vへ戻って、ビット線BLiは0Vにリセ
ットされる。
戻る。これで、ビット線BLi+1に繋がる選択された
ブロックの4つのメモリセルのうち、1つでもそのしき
い値が−0.7V以上であれば、第2のサブデータ回路
に“1”の読み出しサブデータが記憶される。選択ゲー
ト線SG1が4.5Vから0Vに戻って、消去ベリファ
イは終了する。
けるワード線制御回路6の動作を示している。
i、Riが0VからVCCになって、信号BWLHBが
VCCから0Vに、VPPRWがVCCから4.5Vと
なり、信号OSCが0VとVCCの間で振動し始める
と、選択されたブロックのnチャネルMOSトランジス
タQn28〜Qn31のゲートが5.5Vになる。
Qn31のゲートの電圧は、信号VPPRWにnチャネ
ルMOSトランジスタQn24のしきい値を加えたもの
になる。また、信号WLGNDBは0Vのままなので、
選択されたブロックのnチャネルMOSトランジスタQ
n32〜Qn34のゲートは0Vで非導通である。逆
に、非選択ブロックのnチャネルMOSトランジスタQ
n28〜Qn31のゲートの電圧は0Vで、非導通であ
る。また、非選択されたブロックのnチャネルMOSト
ランジスタQn32〜Qn34のゲートはVCCで導通
する。
て、選択されたブロックの選択ゲート線SG1が0Vか
ら4.5Vになる。また、信号SGD2が0Vから4.
5Vとなって、選択ゲート線SG2が0Vから4.5V
になる。一定期間経った後、信号SGD2は4.5Vか
ら0Vに戻り、選択ゲート線SG2も4.5Vから0V
に戻る。再度、信号SGD2が0Vから4.5Vとなっ
て、選択ゲート線SG2が0Vから4.5Vになる。一
定期間経った後、信号SGD2は4.5Vから0Vに戻
り、選択ゲート線SG2も4.5Vから0Vに戻る。
ード線WL1〜WL4はnチャネルMOSトランジスタ
Qn32〜Qn34によって0Vである。選択されたブ
ロックアドレス信号Pi、Qi、RiがVCCから0V
となって、信号BWLHBが0VからVCCに、VPP
RWが4.5VからVCCとなり、信号OSCが0Vと
なって、選択されたブロックのnチャネルMOSトラン
ジスタQn28〜Qn31のゲートは0Vにリセットさ
れる。また、選択されたブロックのnチャネルMOSト
ランジスタQn32〜Qn34のゲートはVCCにもど
され、導通する。これで非導通状態に戻り、選択ゲート
線SG1が0Vに戻る。
書き込みと、図17及び図18の消去ベリファイとを用
いて行われるデータ消去のアルゴリズムを示している。
圧発生回路7で制御されている。データ消去の命令が入
って(ステップS1)、先ず、変数jが1にされる(ス
テップS2)。図15に示した消去が行われ(ステップ
S3)、変数iが1にされる(ステップS4)。図16
に示した事前書き込みが行われ(ステップS5)、その
後、図17及び図18に示した消去ベリファイが行われ
る(ステップS6)。選択されたブロックの全てのメモ
リセルのしきい値が−0.7V以下であるか判断される
(ステップS7)。
セルのしきい値が−0.7V以下であれば、変数iが1
6以下か否かが判断される(ステップS8)。変数iが
16以下であれば、iに1を加えて(ステップS9)、
事前書き込み電圧Vspgmを0.2V増加させ(ステ
ップS10)、再度事前書き込みする(ステップS
5)。変数iが16を越えると、データ消去が失敗した
として、データ消去異常終了となる(ステップS1
7)。
されたブロックのメモリセルのうち1つでもそのしきい
値が−0.7V以上であると判断されると、変数iが5
以上か否かが判断される(ステップS11)。変数iが
5以上であると、データ消去終了となる(ステップS1
5)。変数iが4以下であり、変数jが2以下であると
判断されると(ステップS12)、変数jに1を加え
(ステップS13)、消去電圧Veraを1V増加させ
て(ステップS14)、前回の消去が十分でなかったと
して再度消去(ステップS3)が行われる。変数jが3
以上になると、データ消去が失敗したとして、データ消
去以上終了となる(ステップS16)。
て、過消去されたメモリセルを無くすことができる。よ
って、書き込みが正常に行える。
る不揮発性半導体記憶装置によれば、消去後に少しだけ
書き込みを進める(事前書込み)ことによって、過消去
したとしても、この事前書込みにより正常なメモリセル
の“0”状態に戻すことができ、“0”書き込み時に選
択されたメモリセルの隣のメモリセルを確実に非導通と
し、確実に“0”データを書き込むことができる。
“3”かによって、1回の書き込みパルス長を制御する
ことによって、“1”、“2”、“3”書き込みそれぞ
れの書き込み速度の差を補償でき、“1”書き込みにあ
わせて、小刻みに書き込みパルスを印加しなければなら
ないということがなくなり、データの書き換えが高速に
行える。
置の他の実施形態を説明する。他の実施形態の説明にお
いて第1の実施形態と同一部分は同一参照数字を付して
その詳細な説明は省略する。
に係る4値記憶式NANDフラッシュメモリの構成を示
す。カラムデコーダ3は、カラム選択信号CSLを順に
自動的に発生するためのCSL初期値記憶及ぴCSL自
動発生回路31と、カラム選択信号CSLを出力するC
SL出力回路32を備えている。データ入出力バッファ
4は、データ入出力端子51に入力されたアドレスデー
タを取り込むためのアドレスデータバッファ41、ビッ
ト線制御回路2から出力される読み出しデータをデータ
入出力端子5やデータ検出回路43に転送するための読
み出しデータバッファ42、読み出しデータのデータに
応じてフラグ信号を出力するデータ検出回路43、デー
タ入出力端子5に入力された書き込みデータを取り込む
ための書き込みデータバッファ44、データ入出力端子
5に入力されフラッシュメモリヘの命令であるコマンド
データを取り込むためのコマンドデータバッファ45、
データ入出力端子5に入力され内部で発生される電圧を
制御するための電圧トリミングデータを取り込むための
電圧トリミングデータバッファ46を備えている。
去電圧Vera、書き込み電圧Vpgm、事前書き込み
電圧Vspgmの電圧値を制御するためのVera設定
回路71,Vpgm設定回路72,Vspgm設定回路
73を備えている。これらは、図14、図19のアルゴ
リズムに見られるVera,Vpgm、Vspgmの段
階的な印加を制御する。Vera,Vpgm、Vspg
mの初期値を電圧トリミングデータとして電圧トリミン
グデータバッファ46から受け取り、自動的にアルゴリ
ズムに従って電圧トリミングデータを変化させ、Ver
a、Vpgm、Vspgmの電圧を増加させる。また、
消去や書き込み終了後のVera、Vpgm、Vspg
mの電圧値を電圧トリミングデータとして電圧トリミン
グデータバッファ46に転送することができる。この電
圧トリミングデータバッファ46に転送された電圧トリ
ミングデータは、データ入出力端子5から外部へ出力す
ることができる。
eraの初期値を決めるためのテストのアルゴリズムを
示している。テストが開始され(ステップS1)、先
ず、消去電圧Veraの初期値として十分低い電圧Ve
ra−initをセットする(ステップS2)。これ
は、電圧Vera−initに対応する電圧トリミング
データをVera設定回路71に入力することで行われ
る。また、事前書込み電圧Vspgmとして十分高い電
圧Vspgm−testをセットする(ステップS
3)。これは、Vspgm−testに対応する電圧ト
リミングデータをVspgm設定回路73に入力するこ
とで行われる。変数IPASSに0をセットし(ステッ
プS4)、先頭のブロックを選択する(ステップS
5)。事前書込み電圧Vspgm−testで事前書き
込みを行う(ステップS6)。これは、消去前に一定の
書き込み状態にセルをしておくことで、消去後のセルの
しきい値を安定させるためである。その後、消去し(ス
テップS7)、続いて消去ベリファイを行う(ステップ
S8)。
Lを順に自動的に発生し、ビット線制御回路2から出力
される読み出しデータをデータ検出回路43で検出す
る。16,896(=4,224×4(図2参照))個
のセルが消去され、消去ベリファイで4,224ビット
のデータに圧縮されて読み出される。セルのしきい値が
−0.7V以上であることを示すデータが、この4,2
24ビットのデータの中で複数ビット(例えば5ビッ
ト)以上あるか否かをデータ検出回路43が判定する
(ステップS9)。1ビットでもセルのしきい値が−
0.7V以上であれば、消去電圧Veraが不足である
が、これでは、消去できない不良セルが1つでもあると
常にセルのしきい値が−0.7V以上となる場合があ
り、正しく消去電圧Veraを求めることができな<な
る。このため、複数ビット分のデータを監視する。
1だけ増加させる(ステップS10)。ブロックアドレ
スが最終番地か否かを判定して(ステップS11)、ブ
ロックアドレスが最終番地でなければ次のブロックを選
択して(ステップS12)、ステップS6〜ステップS
12を繰り返す。
テップS12が実行されたら、lPASSがNpass
より大きいか否かを判定する(ステップS13)。Np
assはほぼ0に近い値、例えばブロックの数の1割程
度にする。全ブロックが正常なブロックならlPASS
が0か否かを判定すればよいが、ほぼ0に近い値にして
いるのは、不良ブロックがあると正しく消去電圧Ver
aを求めることができなくなるからである。つまり、平
均的なブロックで消去できたか否かをステップS13で
判定するのである。もし、lPASSがNpassより
小ざければ、現在の消去電圧Veraで消去できること
になり、マージンを例えば0.5V程度高めにとって、
消去電圧の最適値として記憶し(ステップS16)、テ
スト終了となる(ステップS18)。もし、lPASS
がNpassよリ大きければ、現在の消去電圧Vera
では消去不足であることになる。よって、電圧Vera
が限界値Vera−maxに達したか否かを判定し(ス
テップS14)、達していなければ、Veraを例えぱ
0.5V増加させ(ステップS15)、ステップS4〜
ステップS15を繰り返す。電圧Veraが限界値Ve
ra−maxに達していれば、消去電圧Veraの最適
値が見つからなかったとして、不良品の判定が行われ
(ステップS17)、テスト終了となる(ステップS1
8)。
pgmの初期値を決めるためのテストのアルゴリズムを
示している。テストが開始され(ステップS1)、先
ず、事前書込み電圧Vspgmの初期値として十分高い
電圧Vspgm−testをセットする(ステップS
2)。これは、電圧Vspgm−testに対応する電
圧トリミングデータをVspgm設定回路73に入力す
ることで行われる。先頭のブロックを選択する(ステッ
プS3)。事前書込み電圧Vspgm−testで事前
書き込みを行う(ステップS4)。これは、消去前に一
定の書き込み状態にセルをしておくことで、消去後のセ
ルのしきい値を安定させるためである。ブロックアドレ
スが最終番地か否かを判定して(ステップS5)、ブロ
ックアドレスが最終番地でなければ次のブロックを選択
して(ステップS6)、ステップS3〜ステップS6を
繰り返す。
示したテストで求められた電圧Veraをセットし、事
前書込み電圧Vspgmの初期値として十分低い電圧V
spgm−initをセットする(ステップS7)。こ
れは、電圧Veraと電圧Vspgm−initに対応
する電圧トリミングデータをVera設定回路71、V
spgm設定回路73に入力することで行われる。変数
Loop−sumとkを0にセットして(ステップS
8)、先頭のブロックを選択する(ステップS9)。消
去電圧Veraで消去し(ステップS10)、変数Lo
opに1をセットし(ステップS11)、続いて、事前
書き込み電圧Vspgmで事前書き込みし(ステップS
12)、消去ベリファイを行う(ステップS13)。
Lを順に自動的に発生し、ビット線制御回路2から出力
される読み出しデータをデータ検出回路43で検出す
る。16,896個のセルが消去され、消去ベリファイ
で4,224ビットのデータに圧縮されて読み出され
る。セルのしきい値が−0.7V以上であることを示す
データが、この4,224ビットのデータの中で複数ビ
ット(例えば5ビット)以上あるか否かをデータ検出回
路43が判定する(ステップS14)。1ビットでもセ
ルのしきい値が−0.7V以上であれば、事前書き込み
終了であるが、これでは、不良セルが1つでもあると常
にセルのしきい値が−0.7V以上となる場合があり、
正しく事前書き込み電圧Vspgmを求めることができ
な<なる。このため、複数ビット分のデータを監視す
る。
opが最大値Loop−maxに達しているか否かを判
定し(ステップS15)、達していなけれぱLoopを
1だけ増加させ(ステップS16)、事前書込み電圧V
spgmを例えば0.2Vだけ高めて(ステップS1
7)、再度事前書き込みする(ステップS12)。Lo
opがLoop−maxに達していれば、次のブロック
を選択する(ステップS20)。
p−sumにLoopを加え(ステップS18)、kを
1だけ増加させ(ステップS19)、次のブロックを選
択する(ステップS20)。
のブロックを選択して(ステップS21)、ステップS
10〜ステップS21を繰り返す。
均ループ回数を求める(ステップS22)。ループ回数
は、ステップS12〜ステップS17で構成されるルー
プを繰り返した数である。図19に示したように、例え
ばループの数を5以上、かつ16以下となるように、事
前書込み電圧Vspgmを算出し(ステップS23)、
テスト終了となる。平均ループ数が5より小さければ、
事前書き込み電圧Vspgmの初期値を低<する。平均
ループ数が16より大きければ、事前書き込み電圧Vs
pgmの初期値を高くする。
の初期値を決めるためのテストのアルゴリズムを示して
いる。テストが開始され(ステップS1)、先ず、事前
書き込み電圧Vspgmの初期値として十分高い電圧V
spgm−testをセットする(ステップS2)。こ
れは、電圧Vspgm−testに対応する電圧トリミ
ングデータをVspgm設定回路73に入力することで
行われる。先頭のブロックを選択する(ステップS
3)。事前書込み電圧Vspgm−testで事前書き
込みを行う(ステップS4)。これは、消去前に一定の
書き込み状態にセルをしてお<ことで、消去後のセルの
しきい値を安定させるためである。ブロックアドレスが
最終番地か否かを判定して(ステップS5)、ブロック
アドレスが最終番地でなければ次のブロックを選択して
(ステップS6)、ステップS3〜ステップS6を繰り
返す。
示したテストで求められた電圧Veraをセットし、ま
た、事前書込み電圧Vspgm−initの初期値とし
て図22に示したテストで求められた電圧Vspgmを
セットする(ステップS7)。これは、電圧Veraと
電圧Vspgmに対応する電圧トリミングデータをVe
ra設定回路71、Vspgm設定回路73に入力する
ことで行われる。変数Loop−sumとkを0にセッ
トして(ステップS8)、先頭のブロックを選択する
(ステップS9)。消去電圧Veraで消去し(ステッ
プS10)、変数Loopに1をセットし(ステップS
11)、続いて、事前書き込み電圧Vspgmで事前書
き込みし(ステップS12)、外部電圧制御消去ベリフ
ァイを行う(ステップS13)。
去状態を検出する外部電圧制御消去ベリファイ動作を図
24に、このベリファイ時におけるワード線制御回路6
の動作を図25に示す。この外部電圧制御消去ベリファ
イは、図17、図18を参照して説明した第1実施形態
の消去ベリファイとよく似ているが、違いは、図24、
図25に示したように、ワード線WL1〜WL4の電圧
が制御信号入力端子8から入力されたVextとされる
ことである。そのため、ここでは、セルのしきい値がV
ext−0.7V(=Vt−ref)であるか否かが検
出される。例えば、Vext=1Vとすると、セルのし
きい値が0.3Vであるか否かが検出される。
Lを順に自動的に発生し、ビット線制御回路2から出力
される読み出しデータをデータ検出回路43で検出す
る。16,896個のセルが消去され、消去ベリファイ
で4,224ビットのデータに圧縮されて読み出され
る。セルのしきい値がVt−ref以上であることを示
すデータが、この4,224ビットのデータの中で複数
ビット(例えば5ビット)以上あるか否かをデータ検出
回路43が判定する(ステップS14)。1ビットでも
セルのしきい値がVt−ref以上であれば、事前書き
込み終了であるが、これでは、不良セルが1つでもある
と常にセルのしきい値がVt−ref以上となる場合が
あり、正しく書き込み電圧Vpgmを求めることができ
な<なる。このため、複数ビット分のテータを監視す
る。
opが最大値Loop−maxに達しているか否かを判
定して(ステップS15)、達していなけれぱLoop
を1だけ増加させ(ステップS16)、事前書込み電圧
Vspgmを例えば0.2Vだけ高めて(ステップS1
7)、再度事前書き込みする(ステップS12)。Lo
opが最大値Loop−maxに達していれば、次のブ
ロックを選択する(ステップS20)。
p−sumにLoopを加え(ステップS18)、kを
1だけ増加させ(ステップS19)、次のブロックを選
択する(ステップS20)。
のブロックを選択して(ステップS21)、ステップS
10〜ステップS21を繰り返す。
均ループ回数を求める(ステップS22)。ループ回数
は、ステップS12〜ステップS17で構成されるルー
プを繰り返した数である。図14に示したように、書き
込み時にループの数が20以下となるように、書き込み
電圧Vpgmを算出し(ステップS23)、テスト終了
となる。
き込み電圧Vpgmを算出するのは、テスト時間が短い
からである。事前書き込み動作と消去ベリファイ動作は
ブロック一括で行われるので、書き込み動作や書き込み
ベリファイ動作のように1ぺージの半分づつ行うのに比
べ、図2に示したアレイの場合、8分の1で済む。
る消去電圧、事前書込み電圧、書き込み電圧の適切な初
期値を求めることができ、消去、事前書込み、書き込み
を短時間に終わらせることができる。
に係る4値記憶式NANDフラッシュメモリの構成を示
す。第3実施形態は第2実施形態の改良に関するもので
あり、消去電圧Vera、書き込み電圧Vpgm、事前
書き込み電圧Vspgmの初期値を記憶するためのRO
M19をさらに備えている。そして、外部より電圧トリ
ミングデータが入力されない場合は、ROM19に記憶
されている電圧トリミングデータが自動的にVera設
定回路71,Vpgm設定回路72,Vspgm設定回
路73に転送される。
era、書き込み電圧Vpgm、事前書き込み電圧Vs
pgmの初期値を求めて、それを記憶しておくことがで
きるので、毎回、初期値を求め直さなくても済む。
施形態としてのフラッシュメモリシステムの構成図であ
る。ここでは、フラッシュメモリ20としては、図20
に示した第2実施形態の4値記憶式NANDフラッシュ
メモリでもよいし、図26に示した第3実施形態の4値
記憶式NANDフラッシュメモリでもよい。
す4個のフラッシュメモリ20をフラッシュシステムコ
ントローラ21が制御する。フラッシュシステムコント
ローラ21は電圧トリミングデータROM24を備えて
いて、各フラッシュメモリ20に最適な電圧トリミング
データを各フラッシュメモリ20に入力する。また、フ
ラッシュシステムコントローラ21はファイル管理用メ
モリ22を備え、フラッシュメモリ20に書き込まれた
データファイルに関するデータ(書き込みを行った時刻
など)を記憶する。ファイル管理用メモリ22は、例え
ばSRAMである。さらに、フラッシュシステムコント
ローラ21はタイマー23を備え、各データファイルが
書き込まれてからどのくらいの時間が経過したかを監視
する。フラッシュシステムコントローラ21はフラッシ
ュメモリシステムインターフェイス25と外部端子26
を介して外部と信号のやり取りをする。外部端子26か
らは、信号のみならず、このフラッシュメモリシステム
の電源電圧も供給される。本システムは、外部からの電
源供給がない場合に備え、バックアップ用の電池27を
備えている。バックアップ電池27はフラッシュシステ
ムコントローラ21の(タイマー23の)電源となる。
もし、あるデータファイルを書き込んでから所定の時間
が経過したら、データ破壊の危険性があるとして、フラ
ッシュシステムコントローラ21はインジケータ28に
警告信号を出す。インジケータ28はフラッシュメモリ
システムの外部へこの警告信号を出す。インジケータ2
8にもバックアップ電池27から電源が供給される。例
えば、フラッシュシステムコントローラ21が、あるデ
ータファイルを書き込んでから所定の時間が経過したこ
とを検出し、データ破壊の危険性があると判断した場合
は、自動的にそのデータファイルのデータのリフレッシ
ュをする。これにより、より信頼性が向上する。
ップ電池27からの電源供給はフラッシュシステムコン
トローラ21に対して行われるが、フラッシュシステム
コントローラ21によってフラッシュメモリ20には供
給されず遮断される。データのリフレッシュをする場合
のみ、フラッシュシステムコントローラ21はフラッシ
ュメモリ20に電源を供給する。
部よリ電源供給がある場合に、再充電される。外部よリ
電源供給がある場合は、フラッシュシステムコントロー
ラ21は外部から供給される電源を優先的に使う。
リシステムをメモリカード状に構成した例である。イン
ジケータ28は一部が外部に接している。例えば、も
し、あるデータファイルを書き込んでから所定の時間が
経過したら、データ破壊の危険性があるとして、フラッ
シュシステムコントローラ21はインジケータ28に警
告信号を出す。インジケータはたとえばその色を変え
て、外部にデータ破壊の危険性を知らせる。
後、どれだけの時間が経ったかを監視し続け、データ保
持が危ういことを検出すると、データリフレッシュなど
を行い、データの消失を防ぎ、高信頼性を実現すること
ができる。
されるものではない。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。メモリ
セルはNAND型メモリセルについて説明したが、NO
R型メモリセル等の他の型のメモリセルにも同様に適用
可能である。また、多値記憶は4値記憶に限らず、3
値、5値等でもよい。
半導体記憶装置によれば、消去後に少しだけ書き込みを
進める。これによって、過消去しても正常なメモリセル
の“0”状態に戻すことができ、“0”書き込み時に選
択されたメモリセルの隣のメモリセルが非導通となり、
メモリセルのデータが書き変わらないようにさせること
が実現できる。
よれば、書き込みデータが“1”か“2”か“3”かに
よって、1回の書き込みパルス長を制御する。これによ
って、“1”、“2”、“3”書き込みそれぞれの書き
込み速度の差を補償でき、“1”書き込みにあわせて、
小刻みに書き込みパルスを印加しなければならないとい
うことがなくなり、データの書き換えが高速に行える。
システムによれば、データ書き換え後、どれだけの時間
が経ったかを監視し続けるので、データ保持が危うい場
合を検出することができる。この検出に応じて、データ
リフレッシュ等を行い、データの消失を防ぎ、高信頼性
を実現する。
施形態の構成を示す図。
す図。
図。
す図。
な構成を示す図。
示す図。
出し動作を示す図。
出し時のワード線制御回路の動作を示す図。
き込み動作を示す図。
き込み時のワード線制御回路の動作を示す図。
き込みベリファイ動作を示す図。
き込みベリファイ時のワード線制御回路の動作を示す
図。
き込みアルゴリズムを示す図。
去動作を示す図。
前書き込み動作を示す図。
去ベリファイ動作を示す図。
去ベリファイ時のワード線制御回路の動作を示す図。
去アルゴリズムを示す図。
形態の構成を示す図。
を示す図。
ゴリズムを示す図。
ズムを示す図。
動作を示す図。
時のワード線制御回路の動作を示す図。
形態の構成を示す図。
形態の構成を示す図。
成したフラッシュメモリシステムを示す図。
スタ Qp…pチャネルMOSトランジスタ VCC…電源電圧 CI…クロック同期式インバータ。
Claims (15)
- 【請求項1】 直列接続された複数のメモリセルから構
成されるNANDセルユニットと、 前記NANDセルユニット内の全てのメモリセルに対し
て消去電圧を印加して消去を行う消去手段と、 前記消去後に、前記NANDセルユニット内の全てのメ
モリセルに対して前記消去電圧と逆極性の事前書き込み
電圧を印加して事前書き込みを行う事前書き込み手段
と、 前記事前書き込み後に、前記NANDセルユニット内の
選択されたメモリセルに書き込み電圧を印加し、前記選
択されたメモリセルの隣のメモリセルに第1の電圧を印
加し、残りのメモリセルに第2の電圧を印加して書き込
みを行う書き込み手段と、 を具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 前記事前書き込み電圧は、前記書き込み
電圧より低いことを特徴とする請求項1記載の不揮発性
半導体記憶装置。 - 【請求項3】 前記事前書き込み手段による事前書き込
み後に、前記NANDセルユニット内の全てのメモリセ
ルが消去状態であって、そのしきい値が所定の範囲内に
とどまっているか否かを確認する消去ベリファイを行う
消去ベリファイ手段をさらに具備し、前記事前書き込み
及び前記消去ベリファイを行った後に、前記書き込みを
行うことを特徴とする請求項1記載の不揮発性半導体記
憶装置。 - 【請求項4】 前記事前書き込み手段による事前書き込
みと前記消去ベリファイ手段による消去ベリファイを繰
り返し行い、前記NANDセルユニットの内のメモリセ
ルのうち、しきい値が前記所定の範囲内にとどまってな
いメモリセルが1つでも存在する場合には、前記事前書
き込みを終了させる制御回路をさらに具備することを特
徴とする請求項3記載の不揮発性半導体記憶装置。 - 【請求項5】 前記制御回路は、前記事前書き込みと前
記消去ベリファイの繰り返し回数が所定の回数に達して
おらず、かつ、前記NANDセルユニット内のメモリセ
ルのうち、しきい値が前記所定の範囲内にとどまってな
いメモリセルが1つでも存在する場合には、前記消去を
再び行うことを特徴とする請求項4記載の不揮発性半導
体記憶装置。 - 【請求項6】 前記書き込み電圧は、前記第1及び第2
の電圧よりも高く、前記第2の電圧は、前記第1の電圧
よりも高いことを特徴とする請求項1記載の不揮発性半
導体記憶装置。 - 【請求項7】 前記第1の電圧は、0Vであることを特
徴とする請求項6記載の不揮発性半導体記憶装置。 - 【請求項8】 n値(nは、3以上の自然数)のデータ
を記憶できる複数の不揮発性半導体メモリセルと、 前記複数の不揮発性半導体メモリセルに対して書き込み
電圧を同時に印加する書き込み動作と前記書き込み動作
後に十分に書き込みが行われたか否かを確認する書き込
みベリファイ動作を繰り返し行うデータ書き込み手段
と、 1回の書き込み動作時に前記書き込み電圧を各不揮発性
半導体メモリセルに与える時間を、各不揮発性半導体メ
モリセルに書き込むデータの値によって異ならしめる時
間設定手段と、 を具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項9】 前記複数の不揮発性半導体メモリセルの
うち前記書き込みベリファイ動作で十分に書き込みが行
われたことが確認されたメモリセルについては、前記確
認が行われた後の前記書き込み動作で前記書き込み電圧
が印加されないことを特徴とする請求項8記載の不揮発
性半導体記憶装置。 - 【請求項10】 前記複数の不揮発性半導体メモリセル
の全てに対して、前記書き込みベリファイ動作で十分に
書き込みが行われたことが確認された場合には、前記複
数の不揮発性半導体メモリセルに対する前記書き込み動
作を終了させることを特徴とする請求項8記載の不揮発
性半導体記憶装置。 - 【請求項11】 前記書き込み動作と前記書き込みベリ
ファイ動作の繰り返し回数が所定の回数に達したとき
に、前記複数の不揮発性半導体メモリセルのうち十分に
書き込みが行われていないメモリセルが1つでも存在す
る場合には、前記書き込み動作を終了させる制御回路を
さらに具備することを特徴とする請求項8記載の不揮発
性半導体記憶装置。 - 【請求項12】 前記複数の不揮発性半導体メモリセル
は、同一のワード線に接続されるものであることを特徴
とする請求項8記載の不揮発性半導体記憶装置。 - 【請求項13】 直列接続された複数の不揮発性半導体
メモリから構成されるNANDセルユニットを具備し、 前記データ書き込み手段は、前記NANDセルユニット
内の選択された不揮発性半導体メモリセルに前記書き込
み電圧を印加し、前記選択された不揮発性半導体メモリ
セルの隣に存在する不揮発性半導体メモリセルに第1の
電圧を印加し、残りの不揮発性半導体メモリセルの制御
ゲートに第2の電圧を印加することを特徴とする請求項
8記載の不揮発性半導体記憶装置。 - 【請求項14】 前記書き込み電圧は、第1及び第2の
電圧よりも高く、前記第2の電圧は、前記第1の電圧よ
りも高いことを特徴とする請求項13記載の不揮発性半
導体記憶装置。 - 【請求項15】 前記第1の電圧は、0Vであることを
特徴とする請求項14記載の不揮発性半導体記憶装置。
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