JP2009146510A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】ワード線にデータ書込用の電圧を印加し、データ書込用の電圧が印加されたメモリセルに書き込まれたデータの検証に成功するまでデータ書込用電圧を前記ワード線に印加する繰り返し回数を第1のカウンタにカウントし、その第1のカウンタによりカウントされた回数が第1の値を越える場合その第1のカウンタの値の積算回路への積算と第2のカウンタのカウントアップとを行い、第2のカウンタの値と前記積算回路に積算された値に基づいて、メモリセルに印加するデータ書込用の電圧の値を動作パラメータとして設定する不揮発性半導体記憶装置を提供する。
【選択図】図8
Description
図1は、本発明の一実施形態における不揮発性半導体記憶装置の機能ブロック図として、NAND型フラッシュメモリを用いるメモリチップ1の機能ブロック図を一例として示す。図2は、メモリセルがメモリセルトランジスタである場合におけるメモリセルアレイ21のメモリセルの配列(NANDセルユニット)の等価回路図である。メモリセルアレイ21は、複数のNANDセルユニットを配列して構成される。各NANDセルユニットは、複数の書き換え可能な不揮発性メモリセルと、その両端に、ソース線SLとビット線BL0〜BLnに接続するための二つの選択ゲートトランジスタとを有する。
なお、上述した本発明の一実施形態の別の形態として、図9に示したフローチャートの処理を行った後に、もう一度、フェイル回数の平均値を求め、フェイル回数の平均値が所定の範囲に属しているかどうかを判断するようにしてもよい。
上述した本発明の一実施形態の別の形態として、フェイル回数カウンタ803に保持されている値そのものを積算回路811により積算するのではなく、フェイル回数カウンタ803に保持されている値から所定の値を減算した値を積算回路811により積算するように制御回路17を構成してもよい。
上述した本発明の一実施形態の別の形態として、除算回路811をシフト演算回路で実現する形態がある。図12は、図8に示す機能ブロック図の除算回路811をシフト回路で実現している。また、第二比較回路1202をさらに配置して、パス回数カウンタ1202が第二比較回路1202にもカウントの結果を出力するようになっている。
本発明の実施形態2として、ワード線の位置に応じてVpgm_initのトリミングを行う構成について説明する。一般に、選択ゲートトランジスタに隣接するなどして選択トランジスタと近い位置に配置されているメモリセルは、Gate Induced Drain Leakage(GIDL)効果などにより、そうでないメモリセルと異なる閾値を有する傾向にある。そのため、選択ゲートトランジスタと近い位置に配置されているメモリセルとそうでないメモリセルとで、Vpgm_initの値のトリミングを分けて行うのが好ましい。本実施形態においては、このように選択ゲートトランジスタとの近さに応じて、すなわちワード線の位置に応じて、Vpgm_initのトリミングを行う場合について説明する。
Vpgm_init0=Vpgm_init01_30+WL0Vpgm
Vpgm_init31=Vpgm_init01_30+WL31Vpgm
としてパラメータ間に依存している場合には、WL1〜WL30のVpgm_initがトリミングされないと、WL0のVpgm_initのトリミングが正しくできない。
また、同一のウェルに配置された複数のメモリセルから構成されるブロックを複数有するメモリセルアレイと、ブロックを指し示すページアドレスを生成するブロックアドレス生成回路と、生成されたブロックアドレスで指し示されるブロックのウェルに消去用の電圧を印加する消去電圧印加回路と、消去書込用の電圧が印加されたウェルの配置されたメモリセルに書き込まれたデータの検証に失敗した場合に再び消去用の電圧を前記ウェルに印加する繰り返し回数をカウントする第1のカウンタと、その第1のカウンタによりカウントされた回数が第1の値を越える場合、その第1のカウンタの値を積算する積算回路と、その第1のカウンタによりカウントされた回数がその第1の値を越える場合、カウントアップを行う第2のカウンタと、積算回路による積算と第2のカウンタのカウントアップとの後に第1のカウンタをクリアして次のブロックアドレスを生成する次ブロックアドレス生成回路と、第2のカウンタの値と前記積算回路に積算された値に基づいて、ウェルに印加する消去用の電圧の値を動作パラメータとして設定する消去電圧値設定回路とを有することを特徴とする不揮発性半導体記憶装置を提供することもできる。このような不揮発性半導体装置により、データ消去に要する時間を短縮することができる。
Claims (5)
- ワード線に接続されるメモリセルから構成されるページを複数有するメモリセルアレイと、
ページを示すページアドレスを生成するページアドレス生成回路と、
前記ページアドレスが示すページを構成する前記メモリセルが接続されているワード線に複数のデータ書込用電圧を印加する書込電圧印加回路と、
前記メモリセルに書き込まれたデータの検証に成功するまで前記データ書込用電圧を前記ワード線に印加する繰り返し回数をカウントする第1のカウンタと、
前記第1のカウンタによりカウントされた回数が第1の値を越える場合、前記第1のカウンタの値を積算する積算回路と、
前記第1のカウンタによりカウントされた回数が前記第1の値を越える場合、カウントアップを行う第2のカウンタと、
前記積算回路による積算と前記第2のカウンタのカウントアップとの後に前記第1のカウンタをクリアして次のページアドレスを生成する次ページアドレス生成回路と、
前記第2のカウンタの値と前記積算回路に積算された値に基づいて、前記複数のデータ書込用電圧の一の値を動作パラメータとして設定する書込電圧値設定回路と、
を有することを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルに書き込まれたデータの検証に失敗した後にデータ書込用電圧を前記ワード線に印加する場合、前記ワード線に前回に印加されたデータ書込用電圧よりもステップアップしたデータ書込用電圧を印加することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記書込電圧値設定回路は、
ページあたりの前記繰り返し回数の平均値を算出するための除算回路と、
前記算出された平均値に該当する回数目から所定の回数前の回数目に印加される前記データ書込用電圧の値を動作パラメータとして設定する設定回路と、
を有することを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - ワード線に接続されるメモリセルから構成されるページを示すページアドレスを生成し、
前記ページアドレスで示されるページの前記メモリセルが接続されているワード線に複数のデータ書込用電圧を印加し、
前記メモリセルに書き込まれたデータの検証に成功するまで前記データ書込用電圧を前記ワード線に印加する繰り返し回数を第1のカウンタにカウントし、
前記繰り返し回数が第1の値を越える場合、前記第1のカウンタの値の積算と第2のカウンタの値のカウントアップとを行い、
前記第1のカウンタをクリアして次のページアドレスを生成し、
前記第2のカウンタの値と前記積算の値に基づいて、前記複数のデータ書込用電圧の一の値を動作パラメータとして設定することを特徴とする不揮発性半導体記憶装置の動作方法。 - ページを、共通ソース線に隣接するワード線に接続されたメモリセルから構成される第1のページ群、共通ソース線から最も離れたワード線に接続されたメモリセルから構成される第2のページ群、前記第1のページ群及び前記第2のページ群以外のページの第3のページ群に分割し、
前記ページアドレスの生成においては、前記第1のページ群に属するページのページアドレスを生成した後に前記第3のページ群に属するページのページアドレスを生成してその後に前記第2のページ群に属するページのページアドレスを生成し、
前記第1のページ群に属するページを構成するメモリセルが接続されているワード線に印可するべき前記複数のデータ書込用電圧の一の値を求め、
前記第3のページ群に属するページを構成するメモリセルが接続されているワード線に印加するべき前記複数のデータ書込用電圧の一の値を求め、
前記第1のページ群に属するページを構成するメモリセルが接続されているワード線に印可するべき前記複数のデータ書込用電圧の一の値を動作パラメータとして設定し、
前記第2のページ群に属するページを構成するメモリセルが接続されているワード線に印加するべき前記複数のデータ書込用電圧の一の値を求め、
前記第3のページ群に属するページを構成するメモリセルが接続されているワード線に印加するべき前記複数のデータ書込用電圧の一の値を動作パラメータとして設定し、
前記第2のページ群に属するページを構成するメモリセルが接続されているワード線に印加するべき前記複数のデータ書込用電圧の一の値を動作パラメータとして設定することを特徴とする請求項4に記載の不揮発性半導体記憶装置の動作方法。
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