JPH03116972A - 一層ポリシリコンおよび差別化酸化を用いた薄い酸化膜を有するｅｅｐｒｏｍメモリセルの製造方法 - Google Patents

一層ポリシリコンおよび差別化酸化を用いた薄い酸化膜を有するｅｅｐｒｏｍメモリセルの製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、−層ポリシリコンと差別化酸化を用いた薄い
酸化膜を有するＥＥＰＲＯＭ　（電気的に消去およびプ
ログラム可能な読出し専用メモリ）のメモリセルの製造
工程に関する。
〔従来の技術〕
この型のセルは浮遊ゲート感応トランジスタとマトリッ
クスのセル中でプログラムされるべきセルを選択する選
択トランジスタとから構成されることが知られている。
浮遊ゲートは制御ゲートとして動作するＮ°拡散層と容
量的に結合している。またセルは浮遊ゲートとセルのド
レインとの間の薄い酸化膜のトンネル領域からなり、そ
れは書き込みと消去の際の電子の通路となる。
書き込みパルスが印加されている間、制御ゲートは接地
状態に保たれ、一方ドレインは選択トランジスタの手段
により高電圧に接続される。
電子は浮遊ゲートからドレインに流れてパルスの終端部
で感応トランジスタは“導通”状態になる。
消去パルスの印加されている間、ドレインは接地されま
た制御ゲートは高電圧状態となる。
電子はドレインから浮遊ゲートに流れパルスの終端部で
感応トランジスタは“開放”状態になる。
書き込みおよび消去の効率はそれぞれドレイン結合係数
＾ｄおよびゲート結合係数Ａｇによって制御される。特
に、もしＣｄがドレイン容量と感応トランジスタ容量と
の和であり、Ｃｔｕｎがトンネル容量、Ｃｐρが制御ゲ
ート容量、Ｃｔｏｔがすべてのノードに対する浮遊ゲー
トの全容量であるとすると、係数＾ｄはＣｄとＣｔｕｎ
の和に正比例し、Ｃｔｏｔに反比例するが、−力係数Ａ
ｇはｃｐｐに正比例し、Ｃｔｏｔに反比例する。良好な
書き込みおよび消去効率を得るためには係数Ａｇは高い
値でＡｄは低い値でなければならない。
ＥＥＰＲＯＭメモリセルの製造において１層ポリシリコ
ン技術を使用することは高メモリ密度が要求されずむし
ろ工程の適合性が要求されるデバイスにおいてはより大
きな工程の単純化に関連した効率性および信頼性の両面
において２層ポリシリコン技術に対して幾つかの利点を
有する。事実、この方法の適用では２層ポリシリコンの
ような重り合い精度の厳しさが要求される技術の使用は
必要としない。よりよい信頼性は２つのポリシリコン層
間の酸化膜（ポリシリコン間酸化膜）の欠除および薄い
酸化膜がポリシリコン間酸化膜成長の間に高温処理にさ
らされることを取除くことにより得られる。
−層ポリシリコンを有するよく知られたＥＥＦＲＯＭセ
ルではトンネル領域および制御ゲートと浮遊ゲートとの
間の結合領域に同じ厚さの酸化膜が用いられていた。特
にそのようなセルの製造には制御ゲートと浮遊ゲートと
の間の容量結合のため薄い酸化膜のＭＯ３容量素子の導
入が必要となる。
上記のセルは標準工程に薄い酸化膜領域を設定するため
に必要な唯一のマスク工程を追加するに過ぎない。マス
クはゲート酸化膜の成長後に挿入され、トンネル領域お
よび浮遊ゲートと制御ゲートの間の結合領域の両方を開
口する。
このようなマスキングの後に、Ｎ型不純物添加材（燐１
０１４−１０”原子／ｃＩ１１）のイオン注入、ゲート
酸化膜の除去、トンネル酸化膜形成、ポリシリコンの堆
積が引続いて行われる。
この方法の構成に当って、ゲート結合係数Ａｇは基本的
に薄い結合酸化膜とドレイン領域間の比によって決定さ
れる。良好なセルの書き込み効率、すなわち充分に高い
八ｇを得るためには薄い酸化膜の広い面積での結合（ト
ンネル領域に対し約５倍程度の）が必要である。
２層ポリシリコン技術に関連して、この型の適用には用
いられる大きな薄い酸化膜によって導入された問題点と
不都合が含まれる。これらの不具合は次のように要約さ
れる。ａ）より高い全体としての面積の消費；ｂ）Ｉい
酸化膜の欠陥に基づく信頼性の問題＋ｃ）直列のトンネ
ルダイオードと類似した配置である直列の２つのトンネ
ル領域の存在、そこで過電圧に敏感な問題点が発生する
ことになる。
薄い酸化膜の欠陥は一層ポリＳｔの技術を用いる可能性
を価値判断するための重要なパラメー夕となる。高度の
欠陥は２層ポリシリコンに関連した技術段階の除去によ
って導入された信頼性上の利点を取消すこととなりうる
。２つの型の技術の間の選択は基本的に薄い酸化膜の欠
陥密度の水準によって指示される。
２つの薄い酸化膜に代表されるような２つのトンネルダ
イオードの直列接続の存在はセルのドレインおよびその
制御ゲート間のトンネル電流の直接的通過により薄い酸
化膜を絶縁破壊に導びく任意の過電圧に対しデバイスを
敏感にする。
信頼性の観点からのセルの改善は薄い酸化膜の面積を低
減することにより可能になる。
〔発明の目的、構成概要及び作用効果〕本発明の目的は
、−層ポリシリコンおよび薄い酸化膜を有するＥＥＰＲ
ＯＭメモリセルの製造工程を完成させることであり、そ
れはトンネル領域の酸化膜の厚さに較べてより大きい厚
さの制御ゲートと浮遊ゲートとの間の結合領域の酸化膜
の成長を与えるものである。
本発明によればそのような目的は、１個の選択トランジ
スタ、浮遊ゲートと該浮遊ゲートと容量的に結合する制
御ゲートおよび薄い酸化膜をもつトンネル領域を有する
感応トランジスタを構成する一層ポリシリコンおよび薄
い酸化膜を有するＥＥＰＲＯＭメモリセルの製造方法で
あって、フィールド酸化膜のない活性領域の画定を含む
第１工程、制御ゲートと浮遊ゲートとの間の結合領域へ
のイオン注入を含む第２工程、活性領域へのゲート酸化
膜の形成を含む第３工程、制御ゲー　トと浮遊ゲートと
の間の該結合領域および該トンネル領域への追加のイオ
ン注入を含む第４工程、これら領域の上に重ね合された
ゲート酸化膜の部分の除去を含む第５工程、該結合領域
およびトンネル領域における結合酸化膜およびトンネル
酸化膜の差別化成長を含む第６工程および浮遊ゲートを
構成する一層ポリシリコンの堆積を含む第７工程からな
ることを特徴とするＥＥＰＲＯＭメモリセルの製造方法
を提供することにより達成される。
二のような制御ゲートと浮遊ゲートとの間の結合領域に
おける２重イオン注入の手法によって、トンネル酸化膜
の薄い酸化膜の面積はパーセント台に低減されるので、
信頼性の観点からセルの性能の当然の改善をもたらす結
合領域の酸化膜のより厚い成長が得られる。差別化酸化
は制御ゲートからトンネルダイオードを取り除き、セル
への書き込みおよび消去の両者の間におこる過電圧に対
するデバイスの鋭敏さを減少せしめる。
本発明の特徴は、添付された図面に示された非限定の実
施例による以下の詳細な記述により、−層明確化されよ
う。
〔実施例〕 第１図乃至第４図を参照すると、そこで参照番号４１お
よび４２はフィールド酸化膜１１のない活性領域を表わ
しており、（第２図から第４図）そして参照番号４３．
４４はビット線接続および接地領域を示している。ＥＥ
ＰＲＯＭセルはゲートがＰ型基板２の上のゲート酸化膜
２１を通じて重ね合された（ワード線を構成する）Ｎ型
不純物を添加された一層ポリシリコン１により表わされ
、一方ドレインとソースが基板２に与えられたＮ＋型領
域（３４によって表わされる選択トランジスタからなる
（第２図）。またセルはゲート酸化膜２１を通して基板
２の上に重ね合されたＮ型不純物を添加した一層ポリシ
リコン５にって表わされる浮遊ゲートを有し、一方ドレ
インおよびソースが基板２の内部に与えられたＮ＋型領
域（６７によって表わされる感応トランジスタからなる
。
浮遊ゲート５は基板２の上に重ね合された薄い酸化膜９
の手段により基板２内に与えられたＮ＋型領域（８容量
的に結合されている。該領域９は負電荷の加速のための
トンネル領域２３を形成する。
浮遊ゲート５はまたセルの制御ゲートを形成するＮ０型
領域１０に対し薄い酸化膜９のそれより大きな厚さをも
つ酸化膜１２を有する領域とも容量的に結合されている
。
第２図のそれと類似の断面によって得られた第５図を参
照すると、そこには浮遊ゲート５と該Ｎ゛不純物添加領
域８．１０との間の結合領域９．１２の形成のための工
程に対する連続した工程２９．３５が示されている。
第１工程２９は基板２の上に重ね合され、かつフィール
ド酸化膜領域１１により互いに分離された制御ゲート１
０と浮遊ゲート５との間のトンネル領域２３および結合
領域２４が形成される２つの活性領域４１．４２の画定
を与える。
第２工程３０は制御ゲート１０および浮遊ゲート５の間
の結合領域２４に形成された窓６１を有するマスク６０
の手法によってセルの表面をマスクする予備的操作を与
えるものであり、その後膣窓６１を通してイオン注入１
０’　が実行される。
第３工程３１は活性領域４１．４２にゲート酸化膜２１
が形成される。
第４工程は制御ゲート１０と浮遊ゲート５との間の結合
領域２４およびトンネル領域２３に形成され、引続いて
イオン注入１０″、８が行われる一対の窓６３．６１を
有するマスク６２の手法によりセル表面をマスクする予
備的操作を与える。
第５工程３３は活性領域４１．４２からゲート酸化膜の
除去を行うものである。
第６工程３４では該結合領域２４およびトンネル領域２
３の活性領域４１．４２上に結合酸化膜１２およびトン
ネル酸化膜９の差別化成長が行われる。
これは２つの領域への異なった不純物添加によって導き
出されるものである。
第７工程３５では浮遊ゲートを構成する一層のポリシリ
コン５が堆積される。
【図面の簡単な説明】
第１図は、本発明にかかるＥＥＰＲＯＭセルの上面図で
ある。第２図は、第１図の■−■線に沿った上記セルの
断面図である。第３図は、第１図の１１線に沿った本セ
ルの断面図である。第４図は、第１図のＩＶ−ＩＶ線に
沿った本セルの断面図である。第５図は、第１図から第
４図のセルを製造するための一連の工程を示した説明図
である。 ２・・・基板、５・・・浮遊ゲート、８・・・追加のイ
オン注入、９・・・（薄い）酸化膜、１α・・・制御ゲ
ート、１０゛・・・イオン注入、１０”・・・追加のイ
オン注入、１１・・・フィールド酸化膜、２０・・・選
択トランジスタ、２１・・・ゲート酸化膜、２２・・・
感応トランジスタ、２３・・・トンネル領域、２４・・
・結合領域、２９・・・第１工程、３０・・・第２工程
、３１・・・第３工程、３２・・・第４工程、３３・・
・第５工程、３４・・・第６工程、３５・・・第７工程
、４１、４２・・・活性領域。

Claims (1)

  1. 【特許請求の範囲】 １、選択トランジスタ（２０）、浮遊ゲート（５）、該
    浮遊ゲート（５）と容量的に結合する制御ゲート（１０
    ）および薄い酸化膜（９）をもつトンネル領域（２３）
    を有する感応トランジスタ（２２）を構成する一層ポリ
    シリコンおよび薄い酸化膜を有するＥＥＰＲＯＭメモリ
    セルの製造方法であって、フィールド酸化膜（１１）の
    ない活性領域（４１、４２）の画定を含む第１工程（２
    ９）、制御ゲート（１０）と浮遊ゲート（５）との間の
    結合領域（２４）へのイオン注入（１０′）を含む第２
    工程（３０）、活性領域（４１、４２）へのゲート酸化
    膜（２１）の形成を含む第３工程（３１）、制御ゲート
    （１０）と浮遊ゲート（５）との間の該結合領域（２４
    ）および該トンネル領域（２３）への追加のイオン注入
    （１０″、８）を含む第４工程（３２）、該領域（２４
    、２３）の上に重ね合せられたゲート酸化膜（２１）の
    除去を含む第５工程（３３）、該結合領域（２４）およ
    びトンネル領域（２３）における結合酸化膜（１２）お
    よびトンネル酸化膜（９）の差別化成長を含む第６工程
    （３４）および浮遊ゲートを構成する一層ポリシリコン
    の堆積を含む第７工程（３５）からなることを特徴とす
    るＥＥＰＲＯＭメモリセルの製造方法。 ２、前記第２工程（３０）がＰ型基板（２）内にＮ＾＋
    型領域（１０′）を形成するのに必要なイオン注入を含
    むことを特徴とする請求項１記載のＥＥＰＲＯＭメモリ
    セルの製造方法。 ３、前記第４工程（３２）がＰ型基板（２）内にＮ＾＋
    型領域（１０″、８）を形成するのに必要な追加のイオ
    ン注入を含むことを特徴とする請求項１記載のＥＥＰＲ
    ＯＭメモリセルの製造方法。
JP2226838A 1989-09-04 1990-08-30 一層ポリシリコンおよび差別化酸化を用いた薄い酸化膜を有するｅｅｐｒｏｍメモリセルの製造方法 Expired - Fee Related JP2568940B2 (ja)

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