JP2830808B2

JP2830808B2 - 不揮発性半導体記憶装置

Info

Publication number: JP2830808B2
Application number: JP7330597A
Authority: JP
Inventors: 優築地
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-12-19
Filing date: 1995-12-19
Publication date: 1998-12-02
Anticipated expiration: 2015-12-19
Also published as: JPH09172096A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に浮遊ゲート型不揮発性半導体記憶装置に関
する。

【０００２】

【従来の技術】図１１は、従来の一実施例の構造を説明
する縦断面図、図１２は、図１１の実施例の、読み出し
時のドレイン電流と浮遊ゲート内の蓄積電荷量の関係を
示す図である。

【０００３】書込，消去が可能な不揮発性記憶素子とし
て、半導体基板表面上のソースとドレインとの間に形成
されるチャネル上に、第１のゲート絶縁膜を設けさらに
その上に第２のゲート絶縁膜を介して浮遊ゲートと容量
接合する制御ゲートを形成した電界効果型トランジスタ
（ＥＰＲＯＭ、フラツシユメモリ）が知られている。従
来の浮遊ゲート型電界効果トランジスタとして、例えば
ＴｅｃｈｎｉｃａｌｄｉｇｅｓｔｏｆＩＥＤＭｌ
９８５ｐ．６１６−６１９に報告がなされている。そ
の一例を図１１に示す。Ｐ型半導体基板１の表面にＮ型
のドレイン２とソース３が形成され、ソース２，ドレイ
ン３の間に形成されたチャネル領域の上に順次第１の絶
縁膜４、浮遊ゲート５、第２の絶縁膜６、制御ゲート７
が形成されている。素子は素子分離膜８によって隣接す
る素子と電気的に絶縁されている。浮遊ゲート５は通常
リンを導入したポリシリコンが使用される。

【０００４】この記憶装置では、浮遊ゲート５の電荷蓄
積状態の相違による閾値電圧の相違をデータの”
０”、”１”として記憶する。閾値の違いは、電荷の有
無を読み出し状態で流れるドレイン電流の大小で判定す
る。これを図１２を用いて説明する。図１２は、ゲー
トおよびドレインに正の固定電圧を印加した際に流れる
ドレイン電流と、浮遊ゲートに蓄積した電荷量の関係を
示す。蓄積電荷量の増大に伴って、ドレイン電流が減小
する。この線上の２点を選んで、”０”，”１”状態に
割り当てる。

【０００５】しかし実際には、浮遊ゲート内に注入され
る電荷量を所望の価に一致させることは不可能で、実際
にはある程度のばらつきを生じる。そのため、書込ある
いは消去動作時に、読み出し時のドレイン電流がばらつ
いても、その値があらかじめ設定されたある範囲に入っ
ていれば、その値が異なっていても同一の状態と見な
す。

【０００６】この様なばらつきを低減できる構造の一つ
に、スプリットゲート型不揮発性メモリがあり、例え
ば、ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔｏｆＩＳＳ
ＣＣ１９８７ｐ．７６−７７に記載されている。これ
を図１３〜図１５を用いて説明する。

【０００７】図１３は、従来の第２実施例の構造を説明
する縦断面図、図１４は、図１３の実施例の、読み出し
時のドレイン電流と浮遊ゲート内の蓄積電荷量の関係を
示す図、図１５は、図１３の実施例の、読み出し時のド
レイン電流の分布の試験データ図である。

【０００８】図１３は、スプリットゲート型不揮発性メ
モリの一例の縦断面図である。半導体基板１の表面に、
ソース２およびドレイン３が形成され両者の間にチャネ
ル領域がある。チャネル領域は単層ゲート領域Ｂと２層
ゲート領域Ａに分かれる。単層ゲート領域Ｂは下から順
次、第３の絶縁膜９、制御ゲート７が形成されている。
２層ゲート領域Ａは下から順次第１の絶縁膜４、浮遊ゲ
ート５、第２の絶縁膜６、制御ゲート７が形成されてお
り、単層ゲート領域Ｂと制御ゲート７を共有している。
図１４は、この様なデバイスにおける読み出し時のド
レイン電流と、浮遊ゲートの蓄積電荷量の関係の例を示
す。浮遊ゲート内の蓄積電荷量が小さな領域で、読み出
し時のドレイン電流値が蓄積電荷量に依存しない、平ら
な領成が存在する。この様な領域は、蓄積電荷量の減少
に伴って２層ゲート領域Ａの表面反転電荷密度が増大し
ても、単層ゲート領域Ｂ表面の反転電荷密度が制御ゲー
トに印加された電圧値で決まっており、チャネルを流れ
る電流量が単層ゲート領域Ｂ表面の反転電荷密度で律せ
られるからである。図１５は、この様なデバイス１００
０個に書込を行った場合の、読み出し電流の分布の例を
に示す。浮遊ゲート５内に蓄積された電荷量が多い領域
では、蓄積電荷量のばらつきに伴って読み出し時のドレ
イン電流もばらついているが、蓄積電荷量の小さい領域
では、ドレイン電流が狭い領域に集中している。

【０００９】

【発明が解決しようとする課題】上述したように、記憶
内容はドレイン電流の値で判定する。保持電荷量がばら
つくと、ドレィン読み出し電流がばらつく。読み出し電
流がばらつくと、隣接する状態に近づき、誤読み出しを
起こす確率が高くなる。

【００１０】最近では、実質的な集積度を増大させるた
めに、浮遊ゲート内の蓄積電荷量の多少により、３状態
以上を表現する多値技術が用いられている。取り扱う状
態数は、通常４，８，１６等の２の階乗の個数である。
この場合、各状態間の読み出し電流の差が小さくなるた
めに、僅かな読み出し電流量のばらつきにより、誤読み
出しをする可能性がさらに高くなるという間題点があ
る。

【００１１】そこで、本発明の目的は、浮遊ゲートに蓄
積された電荷量が所望の値からばらついても、読み出し
時のドレイン電流量がばらつかず特定の値をとり、隣接
する状態の読み出し電流との間隔を確保し、誤読み出し
の確率を低減できる構造を有する不揮発性半導体記憶装
置を提供することである。

【００１２】

【課題を解決するための手段】半導体基板表面に設けら
れたソース領域及びドレイン領域に挟まれたチャネル領
域が、第１のチャネル領域及び第２のチャネル領域に分
割され、第１のチャネル領域と第２のチャネル領域の境
界線がチャネルの長さ方向にほぼ直交しており、第１の
チャネル領域の上に下から順次、第１の絶縁膜、浮遊ゲ
ート、第２の絶縁膜、制御ゲートが形成され、第２のチ
ャネル領域の上には下から順次、第３の絶縁膜、制御ゲ
ートが形成され、第１のチャネル領城と第２のチャネル
領域の上の制御ゲートが同体である不揮発性半導体記憶
装置において、第１のチャネル領域が半導体基板表面の
不純物濃度の異なる複数領域に分割されており、この不
純物濃度の異なる領域の境界線がチャネルの長さ方向に
ほぼ並行であり、第２のチャネル領域の半導体基板表面
の不純物濃度は一定であることを特微としている。

【００１３】なお、この不揮発性半導体記憶装置は、前
記半導体基板表面の不純物濃度の異なる領域の数が、記
憶するデータの状態の数と同一であることが好ましい。

【００１４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００１５】図１は、本発明の不揮発性半導体記憶装置
の一実施形態の構造を説明する平面図、図２は、図１の
線ＸーＸ’縦断面図、図３は、図１の線ＹーＹ’横断面
図、図４は、本実施形態における、読み出し時のドレイ
ン電流と浮遊ゲート内の蓄積電荷量の関係を示す図、図
５の（ａ）〜（ｈ）は、本実施形態における、浮遊ゲー
ト内の蓄積電荷量の段階に応じ、半導体基板表面に誘起
される電荷密度のＷ方向（単層ゲートー２層ゲート方
向）分布を示す図、図９の（ａ）は、本実施形態の、読
み出し時のドレイン電流の分布の試験データ図、（ｂ）
は、これに対比される従来例の試験データ図である。

【００１６】図１の平面図、図２および図３の断面図に
示されているように、Ｐ型の半導体基板１の表面に、高
濃度のｎ型不純物を導入してソース２およびドレイン３
が形成されている。ソース２および、ドレイン３に挟
まれたチャネル領域が、第１のチャネル領域（２層ゲ−
ト領域Ａ）および第２のチャネル領域（単層ゲート領域
Ｂ）に分割されている。第１のチャネル領域上には浮遊
ゲート５および制御ゲート７が形成されているので、こ
れを２層ゲート領域Ａと称する。第２のチャネル領域上
には制御ゲート７のみが形成されているので、これを単
層ゲート領域Ｂと称する。

【００１７】２層ゲート領域Ａの上には下から順次、第
１の絶縁膜４、浮遊ゲート５、第２の絶縁膜６、制御ゲ
ート７が形成されている。単層ゲート領域Ｂの上には下
から順次、第３の絶縁膜９、制御ゲート７が形成されて
いる。制御ゲート７は２層ゲート領域Ａと単層ゲート領
域Ｂで共有している。各メモリ素子は、素子分離膜８に
よって隣接するメモリ素子と電気的に分離されている。

【００１８】２層ゲート領域Ａの半導体基板１の表面
は、４つのチャネル領域、すなわちチャネル領域（１）
３１，（２）３２，（３）３３および（４）３４に分割
され、それぞれの領域における不純物濃度が異なるよう
に形成されている。この様な構造において、２層ゲート
領域Ａが半導体基板１表面の不純物濃度の異なる複数領
域に分割されている。

【００１９】図１について、２層ゲート領域Ａの半導体
基板表面の不純物濃度が異なる領域の境界線は、ソース
２領域とドレイン３領域を結ぶ方向にほぼ平行である。

【００２０】図４は、本発明の効果を説明する、上記実
施形態の読み出し時のドレィン電流の分布特性である。
これは”０”から”３”の４つの状態を目標として、各
１０００回の書込を行った場合のドレイン電流の分布で
ある。本発明の実施形態における分布が従来例における
分布に比ベて狭くなり、隣接する状態間が明確に分離さ
れていることがわかる。本実施形態における分布でも若
干のばらつきがあるのは、製造過程において２層ゲート
領域Ａの基板表面の不純物濃度が異なる領域間で不純物
が拡散し、理想的に不純物濃度が異なる領域を形成でき
ず、各領域の境界に両領域中間の不純物濃度を有する領
域ができたことによる。

【００２１】図１、図２および図３の構造を用いて得ら
れた、図４に示す様な読み出し時のドレイン電流と浮遊
ゲートに蓄積された電荷量の関係特性をみると、これは
２層ゲート領域Ａの半導体基板１表面に不純物濃度の異
なる４つのチャネル領域が形成された例で、浮遊ゲート
５内の蓄積電荷量の変化に対して、読み出し時に流れる
ドレイン電流が変動しない領域が４箇所存在する。この
ような領域の数は、２層ゲート領域Ａに形成した不純物
濃度の異なるチャネル領域の数と同じである。

【００２２】上記の特性が得られる理由を図５を用いて
説明する。同図は単層ゲート領域Ｂおよび２層ゲート領
域Ａの、シリコン基板表面に誘起する電荷密度のセルの
Ｗ方向の分布を示す。このとき単層ゲート領域Ｂの表面
誘起電荷密度は一様で、浮遊ゲート５内の蓄積電荷量に
依存せず、制御ゲート７に印加した電圧で決定される値
をとる。２層ゲート領域Ａの表面誘起電荷密度は、基板
表面に不純物濃度に応じて分布する。さらに浮遊ゲート
５内の蓄積電荷量の増大に伴い減少する。

【００２３】図５（ａ）〜（ｄ）は浮遊ゲート５内の蓄
積電荷量の変化に伴う２層ゲート領域Ａの表面誘起電荷
密度の変化を示している。読み出し時に流れるドレイン
電流量は、単層ゲート領域Ｂおよび２層ゲート領域Ａの
表面誘起電荷密度のうちの低い方の値によって律速され
るので、図中の斜線部の面積に比例することになる。

【００２４】図５（ａ）の状態から浮遊ゲート５中の電
荷量を多少増減させても、斜線分の面積は変化しないの
で、ドレイン電流量も変化しない。この状態は図４中
の、甲の領域に対応する。

【００２５】図５（ａ）の状態から浮遊ゲート５内の蓄
積電荷量を増加させると、２層ゲート領域Ａの半導体表
面に誘起される電荷密度が全体的に減少し、図５（ｂ）
の様な状態になる。この状態は図４中の乙の領城に対応
する。この領城から図４の領域丙に達しない範囲で浮遊
ゲート５内の蓄積電荷量を増加させると、２層ゲート領
域Ａの半導体基板１表面に誘起される電荷密度全体が減
少し、同時に斜線部の面積は減少するので、読み出し時
のドレイン電流は減少する。

【００２６】図５（ｂ）の状態から、さらに浮遊ゲート
５内の電荷量を増加させた図５（ｃ）の状態を考える。
この状態から、浮遊ゲート５内の電荷量を多少増減させ
て、２層ゲート領域Ａの表面に誘起される電荷密度を多
少増減させても、斜線部の面積は変化しない。その結
果、読み出し時のドレイン電流の変化も無い。このよう
な状態は図４中の領域丙に対応する。

【００２７】以後、図５（ｄ），（ｆ），（ｈ）の状態
は、図４の領域丁、巳、辛に対応し、この領域では浮遊
ゲート５内の蓄積電荷量の増大に伴って読み出し時のド
レイン電流が減少する。

【００２８】また図５（ｅ），（ｇ）は、図４の領域
戌、庚に対応し、浮遊ゲート５内の蓄積電荷を多少増減
しても読み出し時のドレイン電流は変化しない。

【００２９】上記の様な浮遊ゲート５内の電荷量とドレ
イン電流の関係を得るためには、浮遊ゲート５内の電荷
量が最も少ない状態において２層ゲート領域Ａのシリコ
ン基板表面に誘起される電荷密度のある値と、その次に
大きな値の差が、単層ゲート領域Ｂのシリコン基板１に
誘起される電荷密度の値よりも大きい必要がある。

【００３０】次に、本発明の第２の実施形態について図
面を参照して説明する。

【００３１】図１０は、本発明の第２の実施形態の構造
を説明する平面図である。本発明の第２の実施形態の断
面構造は、本発明の第１の実施形態の断面構造を示す図
１と同じ構造をしている。これは２層ゲート領域Ａを半
導体基板１表面の不純物濃度が異なる８つの領域、すな
わち、領域（１）３１〜領域（８）３８に分割した例で
ある。

【００３２】

【実施例】次に、本発明の第１の実施形態の製造方法に
ついて図面を参照して説明する。

【００３３】図６（ａ）〜（ｈ）は、本実施形態の製造
方法を工程順に示す縦断面図、図７（ａ）〜（ｈ）は、
本実施形態の製造方法を工程順に示す横断面図、図８
（ａ）〜（ｈ）は、本実施形態の製造方法を工程順に示
す平面図である。

【００３４】まず図６（ａ）、図７（ａ）、図８（ａ）
に示すように、公知の技術を用いてＰ型半導体基板１上
に素子分離膜８として例えば厚さ６００ｎｍのシリコン
酸化膜１１を形成する。この後、素子領域の半導体基板
１の表面の２層ゲート領域Ａの不純物濃度差を作るため
に、既知のイオン注入法を用いて不純物を導入するが、
このとき注入エネルギーによって半導体基板１の表面に
生じる結晶欠陥を抑制するために、あらかじめシリコン
酸化膜１１を例えば熱酸化法を用いて２０ｎｍの厚さを
形成する。

【００３５】続いて図６（ｂ）、図７（ｂ）、図８
（ｂ）に示すように、２層ゲート領域Ａ以外の領域にマ
スク１２を形成し、イオン注入法を用いて２層ゲート領
域Ａにのみ選択的に例えばボロン等のＰ型不純物を導入
する。

【００３６】続いて図６（ｃ）、図７（ｃ）、図８
（ｃ）に示す様に、マスク１３を用いて２層ゲート領域
Ａのチャネル（２）３２、チャネル（３）３３、第４チ
ャネル（４）３４の領域に、さらにボロン等のＰ型不純
物を導入する。

【００３７】さらに図６（ｄ）、図７（ｄ）、図８
（ｄ）に示す様に、マスク１４を用いて２層ゲート領域
Ａのチャネル（３）３３、チャネル（４）３４領域に、
ボロン等のＰ型不純物を導入する。

【００３８】その後さらに図６（ｅ）、図７（ｅ）、図
８（ｅ）に示すように、マスク１５を用いて２層ゲート
領域Ａのチャネル３４の領域にのみ、ボロン等のＰ型不
純物を導入する。これにより、２層ゲート領域Ａにおい
てチャネル３１領域、チャネル３２領域、チャネル３３
領域、チャネル３４領域の順番で、Ｐ型不純物濃度を高
く形成することができる。

【００３９】続いて図６（ｆ）、図７（ｆ）、図８
（ｆ）に示すように、弗酸等によりシリコン酸化膜１１
を除去した後、第１の絶縁膜４として、例えば厚さ１０
ｎｍのシリコン酸化膜１１を熱酸化法により形成する。
さらに、浮遊ゲート５を形成するために、素子全面にポ
リシリコン膜２１を既知の化学気相成長法を用いて、例
えば２００ｎｍ形成する。さらに、この電気抵抗を低減
するために、例えばイオン注入法を用いてリン等の不純
物を導入する。

【００４０】続いて図６（ｇ）、図７（ｇ）、図８
（ｇ）に示すように、マスク１５と、既知の異方性の高
いエッチング法を用いて、不要なポリシリコン膜２１を
除去し、浮遊ゲート５を形成する。さらに例えばシリコ
ン酸化膜とシリコン窒化膜の複合膜をＣＶＤ法により素
子全面に形成し、第２の絶縁膜６とする。本実施例で
は、単層ゲート領域Ｂ表面の第１の絶縁膜４を弗酸等に
より除去した後に第２の絶縁膜６を形成することによ
り、単層ゲート領域Ｂの表面に形成された第２の絶縁膜
を第３の絶縁膜９として使用している。

【００４１】続いて図６（ｈ）、図７（ｈ）、図８
（ｈ）に示すように、素子全面に制御ゲート７とするた
めに、ポリシリコン膜２２を化学気相成長法を用いて、
例えば２００ｎｍ形成する。さらにこの電気抵抗を低減
するために、例えばイオン注入法を用いて、リン等の不
純物を導入する。その後、マスク１５と、既知の異方性
の高いエッチング法を用いて、不要なポリシリコン膜２
２を除去して、制御ゲート７を形成することにより、そ
れぞれ図２、図３、図１に示した構造が得られる。

【００４２】

【発明の効果】以上説明したように本発明は、上述のチ
ャネル構造を形成することにより、浮遊ゲートに蓄積さ
れた電荷量が所望の価からばらついても、読み出し時の
ドレイン電流量がばらつかず特定の値をとり、隣接する
状態の読み出し電流との間隔を確保し、誤読み出しの確
率を低減する性能を有する不揮発性半導体記憶装置を提
供することができる効果がある。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の一実施形態
の構造を説明する平面図である。

【図２】図１の線ＸーＸ’縦断面図である。

【図３】図１の線ＹーＹ’横断面図である。

【図４】本実施形態における、読み出し時のドレイン電
流と浮遊ゲート内の蓄積電荷量の関係を示す図である。

【図５】（ａ）〜（ｈ）は、本実施形態における、浮遊
ゲート内の蓄積電荷量の段階に応じ、半導体基板表面に
誘起される電荷密度のＷ方向（単層ゲートー２層ゲート
方向）分布を示す図である。

【図６】（ａ）〜（ｈ）は、本実施形態の製造方法を工
程順に示す縦断面図である。

【図７】（ａ）〜（ｈ）は、本実施形態の製造方法を工
程順に示す横断面図である。

【図８】（ａ）〜（ｈ）は、本実施形態の製造方法を工
程順に示す平面図である。

【図９】（ａ）は、本実施形態の、読み出し時のドレイ
ン電流の分布の試験データ図、（ｂ）は、これに対比さ
れる従来例の試験データ図である。

【図１０】本発明の第２の実施形態の構造を説明する平
面図である。

【図１１】従来の一実施例の構造を説明する縦断面図で
ある。

【図１２】図１１の実施例の、読み出し時のドレイン電
流と浮遊ゲート内の蓄積電荷量の関係を示す図である。

【図１３】従来の第２実施例の構造を説明する縦断面図
である。

【図１４】図１３の実施例の、読み出し時のドレイン電
流と浮遊ゲート内の蓄積電荷量の関係を示す図である。

【図１５】図１３の実施例の、読み出し時のドレイン電
流の分布の試験データ図である。

【符号の説明】

１半導体基板２ソース３ドレイン４第１の絶縁膜５浮遊ゲート６第２の絶縁膜７制御ゲート８素子分離膜９第３の絶縁膜１１シリコン酸化膜１２，１３，１４，１５マスク２１，２２ポリシリコン膜３１チャネル（１）３２チャネル（２）３３チャネル（３）３４チャネル（４）３５チャネル（５）３６チャネル（６）３７チャネル（７）３８チャネル（８）Ａ２層ゲ−ト領域Ｂ単層ゲ−ト領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板表面に設けられたソース領域
及びドレイン領域に挟まれたチャネル領域が、第１のチ
ャネル領域及び第２のチャネル領域に分割され、第１の
チャネル領域と第２のチャネル領域の境界線がチャネル
の長さ方向にほぼ直交しており、第１のチャネル領域の
上に下から順次、第１の絶縁膜、浮遊ゲート、第２の絶
縁膜、制御ゲートが形成され、第２のチャネル領域の上
には下から順次、第３の絶縁膜、制御ゲートが形成さ
れ、第１のチャネル領城と第２のチャネル領域の上の制
御ゲートが同体である不揮発性半導体記憶装置におい
て、前記第１のチャネル領域が半導体基板表面の不純物濃度
の異なる複数領域に分割されており、この不純物濃度の
異なる領域の境界線がチャネルの長さ方向にほぼ並行で
あり、前記第２のチャネル領域の半導体基板表面の不純
物濃度は一定であることを特微とする不揮発性半導体記
憶装置。
【請求項２】前記半導体基板表面の不純物濃度の異な
る領域の数が、記憶するデータの状態の数と同一であ
る、請求項１記載の不揮発性半導体記憶装置。