JP2830808B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に浮遊ゲート型不揮発性半導体記憶装置に関
する。
憶装置、特に浮遊ゲート型不揮発性半導体記憶装置に関
する。
【0002】
【従来の技術】図11は、従来の一実施例の構造を説明
する縦断面図、図12は、図11の実施例の、読み出し
時のドレイン電流と浮遊ゲート内の蓄積電荷量の関係を
示す図である。
する縦断面図、図12は、図11の実施例の、読み出し
時のドレイン電流と浮遊ゲート内の蓄積電荷量の関係を
示す図である。
【0003】書込,消去が可能な不揮発性記憶素子とし
て、半導体基板表面上のソースとドレインとの間に形成
されるチャネル上に、第1のゲート絶縁膜を設けさらに
その上に第2のゲート絶縁膜を介して浮遊ゲートと容量
接合する制御ゲートを形成した電界効果型トランジスタ
(EPROM、フラツシユメモリ)が知られている。従
来の浮遊ゲート型電界効果トランジスタとして、例えば
Technicaldigest of IEDM l
985 p.616−619に報告がなされている。そ
の一例を図11に示す。P型半導体基板1の表面にN型
のドレイン2とソース3が形成され、ソース2,ドレイ
ン3の間に形成されたチャネル領域の上に順次第1の絶
縁膜4、浮遊ゲート5、第2の絶縁膜6、制御ゲート7
が形成されている。素子は素子分離膜8によって隣接す
る素子と電気的に絶縁されている。浮遊ゲート5は通常
リンを導入したポリシリコンが使用される。
て、半導体基板表面上のソースとドレインとの間に形成
されるチャネル上に、第1のゲート絶縁膜を設けさらに
その上に第2のゲート絶縁膜を介して浮遊ゲートと容量
接合する制御ゲートを形成した電界効果型トランジスタ
(EPROM、フラツシユメモリ)が知られている。従
来の浮遊ゲート型電界効果トランジスタとして、例えば
Technicaldigest of IEDM l
985 p.616−619に報告がなされている。そ
の一例を図11に示す。P型半導体基板1の表面にN型
のドレイン2とソース3が形成され、ソース2,ドレイ
ン3の間に形成されたチャネル領域の上に順次第1の絶
縁膜4、浮遊ゲート5、第2の絶縁膜6、制御ゲート7
が形成されている。素子は素子分離膜8によって隣接す
る素子と電気的に絶縁されている。浮遊ゲート5は通常
リンを導入したポリシリコンが使用される。
【0004】この記憶装置では、浮遊ゲート5の電荷蓄
積状態の相違による閾値電圧の相違をデータの”
0”、”1”として記憶する。閾値の違いは、電荷の有
無を読み出し状態で流れるドレイン電流の大小で判定す
る。これを図12を用いて説明する。 図12は、ゲー
トおよびドレインに正の固定電圧を印加した際に流れる
ドレイン電流と、浮遊ゲートに蓄積した電荷量の関係を
示す。蓄積電荷量の増大に伴って、ドレイン電流が減小
する。この線上の2点を選んで、”0”,”1”状態に
割り当てる。
積状態の相違による閾値電圧の相違をデータの”
0”、”1”として記憶する。閾値の違いは、電荷の有
無を読み出し状態で流れるドレイン電流の大小で判定す
る。これを図12を用いて説明する。 図12は、ゲー
トおよびドレインに正の固定電圧を印加した際に流れる
ドレイン電流と、浮遊ゲートに蓄積した電荷量の関係を
示す。蓄積電荷量の増大に伴って、ドレイン電流が減小
する。この線上の2点を選んで、”0”,”1”状態に
割り当てる。
【0005】しかし実際には、浮遊ゲート内に注入され
る電荷量を所望の価に一致させることは不可能で、実際
にはある程度のばらつきを生じる。そのため、書込ある
いは消去動作時に、読み出し時のドレイン電流がばらつ
いても、その値があらかじめ設定されたある範囲に入っ
ていれば、その値が異なっていても同一の状態と見な
す。
る電荷量を所望の価に一致させることは不可能で、実際
にはある程度のばらつきを生じる。そのため、書込ある
いは消去動作時に、読み出し時のドレイン電流がばらつ
いても、その値があらかじめ設定されたある範囲に入っ
ていれば、その値が異なっていても同一の状態と見な
す。
【0006】この様なばらつきを低減できる構造の一つ
に、スプリットゲート型不揮発性メモリがあり、例え
ば、Technical Digest of ISS
CC1987 p.76−77に記載されている。これ
を図13〜図15を用いて説明する。
に、スプリットゲート型不揮発性メモリがあり、例え
ば、Technical Digest of ISS
CC1987 p.76−77に記載されている。これ
を図13〜図15を用いて説明する。
【0007】図13は、従来の第2実施例の構造を説明
する縦断面図、図14は、図13の実施例の、読み出し
時のドレイン電流と浮遊ゲート内の蓄積電荷量の関係を
示す図、図15は、図13の実施例の、読み出し時のド
レイン電流の分布の試験データ図である。
する縦断面図、図14は、図13の実施例の、読み出し
時のドレイン電流と浮遊ゲート内の蓄積電荷量の関係を
示す図、図15は、図13の実施例の、読み出し時のド
レイン電流の分布の試験データ図である。
【0008】図13は、スプリットゲート型不揮発性メ
モリの一例の縦断面図である。半導体基板1の表面に、
ソース2およびドレイン3が形成され両者の間にチャネ
ル領域がある。チャネル領域は単層ゲート領域Bと2層
ゲート領域Aに分かれる。単層ゲート領域Bは下から順
次、第3の絶縁膜9、制御ゲート7が形成されている。
2層ゲート領域Aは下から順次第1の絶縁膜4、浮遊ゲ
ート5、第2の絶縁膜6、制御ゲート7が形成されてお
り、単層ゲート領域Bと制御ゲート7を共有している。
図14は、この様なデバイスにおける読み出し時のド
レイン電流と、浮遊ゲートの蓄積電荷量の関係の例を示
す。浮遊ゲート内の蓄積電荷量が小さな領域で、読み出
し時のドレイン電流値が蓄積電荷量に依存しない、平ら
な領成が存在する。この様な領域は、蓄積電荷量の減少
に伴って2層ゲート領域Aの表面反転電荷密度が増大し
ても、単層ゲート領域B表面の反転電荷密度が制御ゲー
トに印加された電圧値で決まっており、チャネルを流れ
る電流量が単層ゲート領域B表面の反転電荷密度で律せ
られるからである。図15は、この様なデバイス100
0個に書込を行った場合の、読み出し電流の分布の例を
に示す。浮遊ゲート5内に蓄積された電荷量が多い領域
では、蓄積電荷量のばらつきに伴って読み出し時のドレ
イン電流もばらついているが、蓄積電荷量の小さい領域
では、ドレイン電流が狭い領域に集中している。
モリの一例の縦断面図である。半導体基板1の表面に、
ソース2およびドレイン3が形成され両者の間にチャネ
ル領域がある。チャネル領域は単層ゲート領域Bと2層
ゲート領域Aに分かれる。単層ゲート領域Bは下から順
次、第3の絶縁膜9、制御ゲート7が形成されている。
2層ゲート領域Aは下から順次第1の絶縁膜4、浮遊ゲ
ート5、第2の絶縁膜6、制御ゲート7が形成されてお
り、単層ゲート領域Bと制御ゲート7を共有している。
図14は、この様なデバイスにおける読み出し時のド
レイン電流と、浮遊ゲートの蓄積電荷量の関係の例を示
す。浮遊ゲート内の蓄積電荷量が小さな領域で、読み出
し時のドレイン電流値が蓄積電荷量に依存しない、平ら
な領成が存在する。この様な領域は、蓄積電荷量の減少
に伴って2層ゲート領域Aの表面反転電荷密度が増大し
ても、単層ゲート領域B表面の反転電荷密度が制御ゲー
トに印加された電圧値で決まっており、チャネルを流れ
る電流量が単層ゲート領域B表面の反転電荷密度で律せ
られるからである。図15は、この様なデバイス100
0個に書込を行った場合の、読み出し電流の分布の例を
に示す。浮遊ゲート5内に蓄積された電荷量が多い領域
では、蓄積電荷量のばらつきに伴って読み出し時のドレ
イン電流もばらついているが、蓄積電荷量の小さい領域
では、ドレイン電流が狭い領域に集中している。
【0009】
【発明が解決しようとする課題】上述したように、記憶
内容はドレイン電流の値で判定する。保持電荷量がばら
つくと、ドレィン読み出し電流がばらつく。読み出し電
流がばらつくと、隣接する状態に近づき、誤読み出しを
起こす確率が高くなる。
内容はドレイン電流の値で判定する。保持電荷量がばら
つくと、ドレィン読み出し電流がばらつく。読み出し電
流がばらつくと、隣接する状態に近づき、誤読み出しを
起こす確率が高くなる。
【0010】最近では、実質的な集積度を増大させるた
めに、浮遊ゲート内の蓄積電荷量の多少により、3状態
以上を表現する多値技術が用いられている。取り扱う状
態数は、通常4,8,16等の2の階乗の個数である。
この場合、各状態間の読み出し電流の差が小さくなるた
めに、僅かな読み出し電流量のばらつきにより、誤読み
出しをする可能性がさらに高くなるという間題点があ
る。
めに、浮遊ゲート内の蓄積電荷量の多少により、3状態
以上を表現する多値技術が用いられている。取り扱う状
態数は、通常4,8,16等の2の階乗の個数である。
この場合、各状態間の読み出し電流の差が小さくなるた
めに、僅かな読み出し電流量のばらつきにより、誤読み
出しをする可能性がさらに高くなるという間題点があ
る。
【0011】そこで、本発明の目的は、浮遊ゲートに蓄
積された電荷量が所望の値からばらついても、読み出し
時のドレイン電流量がばらつかず特定の値をとり、隣接
する状態の読み出し電流との間隔を確保し、誤読み出し
の確率を低減できる構造を有する不揮発性半導体記憶装
置を提供することである。
積された電荷量が所望の値からばらついても、読み出し
時のドレイン電流量がばらつかず特定の値をとり、隣接
する状態の読み出し電流との間隔を確保し、誤読み出し
の確率を低減できる構造を有する不揮発性半導体記憶装
置を提供することである。
【0012】
【課題を解決するための手段】半導体基板表面に設けら
れたソース領域及びドレイン領域に挟まれたチャネル領
域が、第1のチャネル領域及び第2のチャネル領域に分
割され、第1のチャネル領域と第2のチャネル領域の境
界線がチャネルの長さ方向にほぼ直交しており、第1の
チャネル領域の上に下から順次、第1の絶縁膜、浮遊ゲ
ート、第2の絶縁膜、制御ゲートが形成され、第2のチ
ャネル領域の上には下から順次、第3の絶縁膜、制御ゲ
ートが形成され、第1のチャネル領城と第2のチャネル
領域の上の制御ゲートが同体である不揮発性半導体記憶
装置において、第1のチャネル領域が半導体基板表面の
不純物濃度の異なる複数領域に分割されており、この不
純物濃度の異なる領域の境界線がチャネルの長さ方向に
ほぼ並行であり、第2のチャネル領域の半導体基板表面
の不純物濃度は一定であることを特微としている。
れたソース領域及びドレイン領域に挟まれたチャネル領
域が、第1のチャネル領域及び第2のチャネル領域に分
割され、第1のチャネル領域と第2のチャネル領域の境
界線がチャネルの長さ方向にほぼ直交しており、第1の
チャネル領域の上に下から順次、第1の絶縁膜、浮遊ゲ
ート、第2の絶縁膜、制御ゲートが形成され、第2のチ
ャネル領域の上には下から順次、第3の絶縁膜、制御ゲ
ートが形成され、第1のチャネル領城と第2のチャネル
領域の上の制御ゲートが同体である不揮発性半導体記憶
装置において、第1のチャネル領域が半導体基板表面の
不純物濃度の異なる複数領域に分割されており、この不
純物濃度の異なる領域の境界線がチャネルの長さ方向に
ほぼ並行であり、第2のチャネル領域の半導体基板表面
の不純物濃度は一定であることを特微としている。
【0013】なお、この不揮発性半導体記憶装置は、前
記半導体基板表面の不純物濃度の異なる領域の数が、記
憶するデータの状態の数と同一であることが好ましい。
記半導体基板表面の不純物濃度の異なる領域の数が、記
憶するデータの状態の数と同一であることが好ましい。
【0014】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【0015】図1は、本発明の不揮発性半導体記憶装置
の一実施形態の構造を説明する平面図、図2は、図1の
線XーX’縦断面図、図3は、図1の線YーY’横断面
図、図4は、本実施形態における、読み出し時のドレイ
ン電流と浮遊ゲート内の蓄積電荷量の関係を示す図、図
5の(a)〜(h)は、本実施形態における、浮遊ゲー
ト内の蓄積電荷量の段階に応じ、半導体基板表面に誘起
される電荷密度のW方向(単層ゲートー2層ゲート方
向)分布を示す図、図9の(a)は、本実施形態の、読
み出し時のドレイン電流の分布の試験データ図、(b)
は、これに対比される従来例の試験データ図である。
の一実施形態の構造を説明する平面図、図2は、図1の
線XーX’縦断面図、図3は、図1の線YーY’横断面
図、図4は、本実施形態における、読み出し時のドレイ
ン電流と浮遊ゲート内の蓄積電荷量の関係を示す図、図
5の(a)〜(h)は、本実施形態における、浮遊ゲー
ト内の蓄積電荷量の段階に応じ、半導体基板表面に誘起
される電荷密度のW方向(単層ゲートー2層ゲート方
向)分布を示す図、図9の(a)は、本実施形態の、読
み出し時のドレイン電流の分布の試験データ図、(b)
は、これに対比される従来例の試験データ図である。
【0016】図1の平面図、図2および図3の断面図に
示されているように、P型の半導体基板1の表面に、高
濃度のn型不純物を導入してソース2およびドレイン3
が形成されている。 ソース2および、ドレイン3に挟
まれたチャネル領域が、第1のチャネル領域(2層ゲ−
ト領域A)および第2のチャネル領域(単層ゲート領域
B)に分割されている。第1のチャネル領域上には浮遊
ゲート5および制御ゲート7が形成されているので、こ
れを2層ゲート領域Aと称する。第2のチャネル領域上
には制御ゲート7のみが形成されているので、これを単
層ゲート領域Bと称する。
示されているように、P型の半導体基板1の表面に、高
濃度のn型不純物を導入してソース2およびドレイン3
が形成されている。 ソース2および、ドレイン3に挟
まれたチャネル領域が、第1のチャネル領域(2層ゲ−
ト領域A)および第2のチャネル領域(単層ゲート領域
B)に分割されている。第1のチャネル領域上には浮遊
ゲート5および制御ゲート7が形成されているので、こ
れを2層ゲート領域Aと称する。第2のチャネル領域上
には制御ゲート7のみが形成されているので、これを単
層ゲート領域Bと称する。
【0017】2層ゲート領域Aの上には下から順次、第
1の絶縁膜4、浮遊ゲート5、第2の絶縁膜6、制御ゲ
ート7が形成されている。単層ゲート領域Bの上には下
から順次、第3の絶縁膜9、制御ゲート7が形成されて
いる。制御ゲート7は2層ゲート領域Aと単層ゲート領
域Bで共有している。各メモリ素子は、素子分離膜8に
よって隣接するメモリ素子と電気的に分離されている。
1の絶縁膜4、浮遊ゲート5、第2の絶縁膜6、制御ゲ
ート7が形成されている。単層ゲート領域Bの上には下
から順次、第3の絶縁膜9、制御ゲート7が形成されて
いる。制御ゲート7は2層ゲート領域Aと単層ゲート領
域Bで共有している。各メモリ素子は、素子分離膜8に
よって隣接するメモリ素子と電気的に分離されている。
【0018】2層ゲート領域Aの半導体基板1の表面
は、4つのチャネル領域、すなわちチャネル領域(1)
31,(2)32,(3)33および(4)34に分割
され、それぞれの領域における不純物濃度が異なるよう
に形成されている。この様な構造において、2層ゲート
領域Aが半導体基板1表面の不純物濃度の異なる複数領
域に分割されている。
は、4つのチャネル領域、すなわちチャネル領域(1)
31,(2)32,(3)33および(4)34に分割
され、それぞれの領域における不純物濃度が異なるよう
に形成されている。この様な構造において、2層ゲート
領域Aが半導体基板1表面の不純物濃度の異なる複数領
域に分割されている。
【0019】図1について、2層ゲート領域Aの半導体
基板表面の不純物濃度が異なる領域の境界線は、ソース
2領域とドレイン3領域を結ぶ方向にほぼ平行である。
基板表面の不純物濃度が異なる領域の境界線は、ソース
2領域とドレイン3領域を結ぶ方向にほぼ平行である。
【0020】図4は、本発明の効果を説明する、上記実
施形態の読み出し時のドレィン電流の分布特性である。
これは”0”から”3”の4つの状態を目標として、各
1000回の書込を行った場合のドレイン電流の分布で
ある。本発明の実施形態における分布が従来例における
分布に比ベて狭くなり、隣接する状態間が明確に分離さ
れていることがわかる。本実施形態における分布でも若
干のばらつきがあるのは、製造過程において2層ゲート
領域Aの基板表面の不純物濃度が異なる領域間で不純物
が拡散し、理想的に不純物濃度が異なる領域を形成でき
ず、各領域の境界に両領域中間の不純物濃度を有する領
域ができたことによる。
施形態の読み出し時のドレィン電流の分布特性である。
これは”0”から”3”の4つの状態を目標として、各
1000回の書込を行った場合のドレイン電流の分布で
ある。本発明の実施形態における分布が従来例における
分布に比ベて狭くなり、隣接する状態間が明確に分離さ
れていることがわかる。本実施形態における分布でも若
干のばらつきがあるのは、製造過程において2層ゲート
領域Aの基板表面の不純物濃度が異なる領域間で不純物
が拡散し、理想的に不純物濃度が異なる領域を形成でき
ず、各領域の境界に両領域中間の不純物濃度を有する領
域ができたことによる。
【0021】図1、図2および図3の構造を用いて得ら
れた、図4に示す様な読み出し時のドレイン電流と浮遊
ゲートに蓄積された電荷量の関係特性をみると、これは
2層ゲート領域Aの半導体基板1表面に不純物濃度の異
なる4つのチャネル領域が形成された例で、浮遊ゲート
5内の蓄積電荷量の変化に対して、読み出し時に流れる
ドレイン電流が変動しない領域が4箇所存在する。この
ような領域の数は、2層ゲート領域Aに形成した不純物
濃度の異なるチャネル領域の数と同じである。
れた、図4に示す様な読み出し時のドレイン電流と浮遊
ゲートに蓄積された電荷量の関係特性をみると、これは
2層ゲート領域Aの半導体基板1表面に不純物濃度の異
なる4つのチャネル領域が形成された例で、浮遊ゲート
5内の蓄積電荷量の変化に対して、読み出し時に流れる
ドレイン電流が変動しない領域が4箇所存在する。この
ような領域の数は、2層ゲート領域Aに形成した不純物
濃度の異なるチャネル領域の数と同じである。
【0022】上記の特性が得られる理由を図5を用いて
説明する。同図は単層ゲート領域Bおよび2層ゲート領
域Aの、シリコン基板表面に誘起する電荷密度のセルの
W方向の分布を示す。このとき単層ゲート領域Bの表面
誘起電荷密度は一様で、浮遊ゲート5内の蓄積電荷量に
依存せず、制御ゲート7に印加した電圧で決定される値
をとる。2層ゲート領域Aの表面誘起電荷密度は、基板
表面に不純物濃度に応じて分布する。さらに浮遊ゲート
5内の蓄積電荷量の増大に伴い減少する。
説明する。同図は単層ゲート領域Bおよび2層ゲート領
域Aの、シリコン基板表面に誘起する電荷密度のセルの
W方向の分布を示す。このとき単層ゲート領域Bの表面
誘起電荷密度は一様で、浮遊ゲート5内の蓄積電荷量に
依存せず、制御ゲート7に印加した電圧で決定される値
をとる。2層ゲート領域Aの表面誘起電荷密度は、基板
表面に不純物濃度に応じて分布する。さらに浮遊ゲート
5内の蓄積電荷量の増大に伴い減少する。
【0023】図5(a)〜(d)は浮遊ゲート5内の蓄
積電荷量の変化に伴う2層ゲート領域Aの表面誘起電荷
密度の変化を示している。読み出し時に流れるドレイン
電流量は、単層ゲート領域Bおよび2層ゲート領域Aの
表面誘起電荷密度のうちの低い方の値によって律速され
るので、図中の斜線部の面積に比例することになる。
積電荷量の変化に伴う2層ゲート領域Aの表面誘起電荷
密度の変化を示している。読み出し時に流れるドレイン
電流量は、単層ゲート領域Bおよび2層ゲート領域Aの
表面誘起電荷密度のうちの低い方の値によって律速され
るので、図中の斜線部の面積に比例することになる。
【0024】図5(a)の状態から浮遊ゲート5中の電
荷量を多少増減させても、斜線分の面積は変化しないの
で、ドレイン電流量も変化しない。この状態は図4中
の、甲の領域に対応する。
荷量を多少増減させても、斜線分の面積は変化しないの
で、ドレイン電流量も変化しない。この状態は図4中
の、甲の領域に対応する。
【0025】図5(a)の状態から浮遊ゲート5内の蓄
積電荷量を増加させると、2層ゲート領域Aの半導体表
面に誘起される電荷密度が全体的に減少し、図5(b)
の様な状態になる。この状態は図4中の乙の領城に対応
する。この領城から図4の領域丙に達しない範囲で浮遊
ゲート5内の蓄積電荷量を増加させると、2層ゲート領
域Aの半導体基板1表面に誘起される電荷密度全体が減
少し、同時に斜線部の面積は減少するので、読み出し時
のドレイン電流は減少する。
積電荷量を増加させると、2層ゲート領域Aの半導体表
面に誘起される電荷密度が全体的に減少し、図5(b)
の様な状態になる。この状態は図4中の乙の領城に対応
する。この領城から図4の領域丙に達しない範囲で浮遊
ゲート5内の蓄積電荷量を増加させると、2層ゲート領
域Aの半導体基板1表面に誘起される電荷密度全体が減
少し、同時に斜線部の面積は減少するので、読み出し時
のドレイン電流は減少する。
【0026】図5(b)の状態から、さらに浮遊ゲート
5内の電荷量を増加させた図5(c)の状態を考える。
この状態から、浮遊ゲート5内の電荷量を多少増減させ
て、2層ゲート領域Aの表面に誘起される電荷密度を多
少増減させても、斜線部の面積は変化しない。その結
果、読み出し時のドレイン電流の変化も無い。このよう
な状態は図4中の領域丙に対応する。
5内の電荷量を増加させた図5(c)の状態を考える。
この状態から、浮遊ゲート5内の電荷量を多少増減させ
て、2層ゲート領域Aの表面に誘起される電荷密度を多
少増減させても、斜線部の面積は変化しない。その結
果、読み出し時のドレイン電流の変化も無い。このよう
な状態は図4中の領域丙に対応する。
【0027】以後、図5(d),(f),(h)の状態
は、図4の領域丁、巳、辛に対応し、この領域では浮遊
ゲート5内の蓄積電荷量の増大に伴って読み出し時のド
レイン電流が減少する。
は、図4の領域丁、巳、辛に対応し、この領域では浮遊
ゲート5内の蓄積電荷量の増大に伴って読み出し時のド
レイン電流が減少する。
【0028】また図5(e),(g)は、図4の領域
戌、庚に対応し、浮遊ゲート5内の蓄積電荷を多少増減
しても読み出し時のドレイン電流は変化しない。
戌、庚に対応し、浮遊ゲート5内の蓄積電荷を多少増減
しても読み出し時のドレイン電流は変化しない。
【0029】上記の様な浮遊ゲート5内の電荷量とドレ
イン電流の関係を得るためには、浮遊ゲート5内の電荷
量が最も少ない状態において2層ゲート領域Aのシリコ
ン基板表面に誘起される電荷密度のある値と、その次に
大きな値の差が、単層ゲート領域Bのシリコン基板1に
誘起される電荷密度の値よりも大きい必要がある。
イン電流の関係を得るためには、浮遊ゲート5内の電荷
量が最も少ない状態において2層ゲート領域Aのシリコ
ン基板表面に誘起される電荷密度のある値と、その次に
大きな値の差が、単層ゲート領域Bのシリコン基板1に
誘起される電荷密度の値よりも大きい必要がある。
【0030】次に、本発明の第2の実施形態について図
面を参照して説明する。
面を参照して説明する。
【0031】図10は、本発明の第2の実施形態の構造
を説明する平面図である。本発明の第2の実施形態の断
面構造は、本発明の第1の実施形態の断面構造を示す図
1と同じ構造をしている。これは2層ゲート領域Aを半
導体基板1表面の不純物濃度が異なる8つの領域、すな
わち、領域(1)31〜領域(8)38に分割した例で
ある。
を説明する平面図である。本発明の第2の実施形態の断
面構造は、本発明の第1の実施形態の断面構造を示す図
1と同じ構造をしている。これは2層ゲート領域Aを半
導体基板1表面の不純物濃度が異なる8つの領域、すな
わち、領域(1)31〜領域(8)38に分割した例で
ある。
【0032】
【実施例】次に、本発明の第1の実施形態の製造方法に
ついて図面を参照して説明する。
ついて図面を参照して説明する。
【0033】図6(a)〜(h)は、本実施形態の製造
方法を工程順に示す縦断面図、図7(a)〜(h)は、
本実施形態の製造方法を工程順に示す横断面図、図8
(a)〜(h)は、本実施形態の製造方法を工程順に示
す平面図である。
方法を工程順に示す縦断面図、図7(a)〜(h)は、
本実施形態の製造方法を工程順に示す横断面図、図8
(a)〜(h)は、本実施形態の製造方法を工程順に示
す平面図である。
【0034】まず図6(a)、図7(a)、図8(a)
に示すように、公知の技術を用いてP型半導体基板1上
に素子分離膜8として例えば厚さ600nmのシリコン
酸化膜11を形成する。この後、素子領域の半導体基板
1の表面の2層ゲート領域Aの不純物濃度差を作るため
に、既知のイオン注入法を用いて不純物を導入するが、
このとき注入エネルギーによって半導体基板1の表面に
生じる結晶欠陥を抑制するために、あらかじめシリコン
酸化膜11を例えば熱酸化法を用いて20nmの厚さを
形成する。
に示すように、公知の技術を用いてP型半導体基板1上
に素子分離膜8として例えば厚さ600nmのシリコン
酸化膜11を形成する。この後、素子領域の半導体基板
1の表面の2層ゲート領域Aの不純物濃度差を作るため
に、既知のイオン注入法を用いて不純物を導入するが、
このとき注入エネルギーによって半導体基板1の表面に
生じる結晶欠陥を抑制するために、あらかじめシリコン
酸化膜11を例えば熱酸化法を用いて20nmの厚さを
形成する。
【0035】続いて図6(b)、図7(b)、図8
(b)に示すように、2層ゲート領域A以外の領域にマ
スク12を形成し、イオン注入法を用いて2層ゲート領
域Aにのみ選択的に例えばボロン等のP型不純物を導入
する。
(b)に示すように、2層ゲート領域A以外の領域にマ
スク12を形成し、イオン注入法を用いて2層ゲート領
域Aにのみ選択的に例えばボロン等のP型不純物を導入
する。
【0036】続いて図6(c)、図7(c)、図8
(c)に示す様に、マスク13を用いて2層ゲート領域
Aのチャネル(2)32、チャネル(3)33、第4チ
ャネル(4)34の領域に、さらにボロン等のP型不純
物を導入する。
(c)に示す様に、マスク13を用いて2層ゲート領域
Aのチャネル(2)32、チャネル(3)33、第4チ
ャネル(4)34の領域に、さらにボロン等のP型不純
物を導入する。
【0037】さらに図6(d)、図7(d)、図8
(d)に示す様に、マスク14を用いて2層ゲート領域
Aのチャネル(3)33、チャネル(4)34領域に、
ボロン等のP型不純物を導入する。
(d)に示す様に、マスク14を用いて2層ゲート領域
Aのチャネル(3)33、チャネル(4)34領域に、
ボロン等のP型不純物を導入する。
【0038】その後さらに図6(e)、図7(e)、図
8(e)に示すように、マスク15を用いて2層ゲート
領域Aのチャネル34の領域にのみ、ボロン等のP型不
純物を導入する。これにより、2層ゲート領域Aにおい
てチャネル31領域、チャネル32領域、チャネル33
領域、チャネル34領域の順番で、P型不純物濃度を高
く形成することができる。
8(e)に示すように、マスク15を用いて2層ゲート
領域Aのチャネル34の領域にのみ、ボロン等のP型不
純物を導入する。これにより、2層ゲート領域Aにおい
てチャネル31領域、チャネル32領域、チャネル33
領域、チャネル34領域の順番で、P型不純物濃度を高
く形成することができる。
【0039】続いて図6(f)、図7(f)、図8
(f)に示すように、弗酸等によりシリコン酸化膜11
を除去した後、第1の絶縁膜4として、例えば厚さ10
nmのシリコン酸化膜11を熱酸化法により形成する。
さらに、浮遊ゲート5を形成するために、素子全面にポ
リシリコン膜21を既知の化学気相成長法を用いて、例
えば200nm形成する。さらに、この電気抵抗を低減
するために、例えばイオン注入法を用いてリン等の不純
物を導入する。
(f)に示すように、弗酸等によりシリコン酸化膜11
を除去した後、第1の絶縁膜4として、例えば厚さ10
nmのシリコン酸化膜11を熱酸化法により形成する。
さらに、浮遊ゲート5を形成するために、素子全面にポ
リシリコン膜21を既知の化学気相成長法を用いて、例
えば200nm形成する。さらに、この電気抵抗を低減
するために、例えばイオン注入法を用いてリン等の不純
物を導入する。
【0040】続いて図6(g)、図7(g)、図8
(g)に示すように、マスク15と、既知の異方性の高
いエッチング法を用いて、不要なポリシリコン膜21を
除去し、浮遊ゲート5を形成する。さらに例えばシリコ
ン酸化膜とシリコン窒化膜の複合膜をCVD法により素
子全面に形成し、第2の絶縁膜6とする。本実施例で
は、単層ゲート領域B表面の第1の絶縁膜4を弗酸等に
より除去した後に第2の絶縁膜6を形成することによ
り、単層ゲート領域Bの表面に形成された第2の絶縁膜
を第3の絶縁膜9として使用している。
(g)に示すように、マスク15と、既知の異方性の高
いエッチング法を用いて、不要なポリシリコン膜21を
除去し、浮遊ゲート5を形成する。さらに例えばシリコ
ン酸化膜とシリコン窒化膜の複合膜をCVD法により素
子全面に形成し、第2の絶縁膜6とする。本実施例で
は、単層ゲート領域B表面の第1の絶縁膜4を弗酸等に
より除去した後に第2の絶縁膜6を形成することによ
り、単層ゲート領域Bの表面に形成された第2の絶縁膜
を第3の絶縁膜9として使用している。
【0041】続いて図6(h)、図7(h)、図8
(h)に示すように、素子全面に制御ゲート7とするた
めに、ポリシリコン膜22を化学気相成長法を用いて、
例えば200nm形成する。さらにこの電気抵抗を低減
するために、例えばイオン注入法を用いて、リン等の不
純物を導入する。その後、マスク15と、既知の異方性
の高いエッチング法を用いて、不要なポリシリコン膜2
2を除去して、制御ゲート7を形成することにより、そ
れぞれ図2、図3、図1に示した構造が得られる。
(h)に示すように、素子全面に制御ゲート7とするた
めに、ポリシリコン膜22を化学気相成長法を用いて、
例えば200nm形成する。さらにこの電気抵抗を低減
するために、例えばイオン注入法を用いて、リン等の不
純物を導入する。その後、マスク15と、既知の異方性
の高いエッチング法を用いて、不要なポリシリコン膜2
2を除去して、制御ゲート7を形成することにより、そ
れぞれ図2、図3、図1に示した構造が得られる。
【0042】
【発明の効果】以上説明したように本発明は、上述のチ
ャネル構造を形成することにより、浮遊ゲートに蓄積さ
れた電荷量が所望の価からばらついても、読み出し時の
ドレイン電流量がばらつかず特定の値をとり、隣接する
状態の読み出し電流との間隔を確保し、誤読み出しの確
率を低減する性能を有する不揮発性半導体記憶装置を提
供することができる効果がある。
ャネル構造を形成することにより、浮遊ゲートに蓄積さ
れた電荷量が所望の価からばらついても、読み出し時の
ドレイン電流量がばらつかず特定の値をとり、隣接する
状態の読み出し電流との間隔を確保し、誤読み出しの確
率を低減する性能を有する不揮発性半導体記憶装置を提
供することができる効果がある。
【図1】本発明の不揮発性半導体記憶装置の一実施形態
の構造を説明する平面図である。
の構造を説明する平面図である。
【図2】図1の線XーX’縦断面図である。
【図3】図1の線YーY’横断面図である。
【図4】本実施形態における、読み出し時のドレイン電
流と浮遊ゲート内の蓄積電荷量の関係を示す図である。
流と浮遊ゲート内の蓄積電荷量の関係を示す図である。
【図5】(a)〜(h)は、本実施形態における、浮遊
ゲート内の蓄積電荷量の段階に応じ、半導体基板表面に
誘起される電荷密度のW方向(単層ゲートー2層ゲート
方向)分布を示す図である。
ゲート内の蓄積電荷量の段階に応じ、半導体基板表面に
誘起される電荷密度のW方向(単層ゲートー2層ゲート
方向)分布を示す図である。
【図6】(a)〜(h)は、本実施形態の製造方法を工
程順に示す縦断面図である。
程順に示す縦断面図である。
【図7】(a)〜(h)は、本実施形態の製造方法を工
程順に示す横断面図である。
程順に示す横断面図である。
【図8】(a)〜(h)は、本実施形態の製造方法を工
程順に示す平面図である。
程順に示す平面図である。
【図9】(a)は、本実施形態の、読み出し時のドレイ
ン電流の分布の試験データ図、(b)は、これに対比さ
れる従来例の試験データ図である。
ン電流の分布の試験データ図、(b)は、これに対比さ
れる従来例の試験データ図である。
【図10】本発明の第2の実施形態の構造を説明する平
面図である。
面図である。
【図11】従来の一実施例の構造を説明する縦断面図で
ある。
ある。
【図12】図11の実施例の、読み出し時のドレイン電
流と浮遊ゲート内の蓄積電荷量の関係を示す図である。
流と浮遊ゲート内の蓄積電荷量の関係を示す図である。
【図13】従来の第2実施例の構造を説明する縦断面図
である。
である。
【図14】図13の実施例の、読み出し時のドレイン電
流と浮遊ゲート内の蓄積電荷量の関係を示す図である。
流と浮遊ゲート内の蓄積電荷量の関係を示す図である。
【図15】図13の実施例の、読み出し時のドレイン電
流の分布の試験データ図である。
流の分布の試験データ図である。
1 半導体基板 2 ソース 3 ドレイン 4 第1の絶縁膜 5 浮遊ゲート 6 第2の絶縁膜 7 制御ゲート 8 素子分離膜 9 第3の絶縁膜 11 シリコン酸化膜 12,13,14,15 マスク 21,22 ポリシリコン膜 31 チャネル(1) 32 チャネル(2) 33 チャネル(3) 34 チャネル(4) 35 チャネル(5) 36 チャネル(6) 37 チャネル(7) 38 チャネル(8) A 2層ゲ−ト領域 B 単層ゲ−ト領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項1】 半導体基板表面に設けられたソース領域
及びドレイン領域に挟まれたチャネル領域が、第1のチ
ャネル領域及び第2のチャネル領域に分割され、第1の
チャネル領域と第2のチャネル領域の境界線がチャネル
の長さ方向にほぼ直交しており、第1のチャネル領域の
上に下から順次、第1の絶縁膜、浮遊ゲート、第2の絶
縁膜、制御ゲートが形成され、第2のチャネル領域の上
には下から順次、第3の絶縁膜、制御ゲートが形成さ
れ、第1のチャネル領城と第2のチャネル領域の上の制
御ゲートが同体である不揮発性半導体記憶装置におい
て、前記 第1のチャネル領域が半導体基板表面の不純物濃度
の異なる複数領域に分割されており、この不純物濃度の
異なる領域の境界線がチャネルの長さ方向にほぼ並行で
あり、前記第2のチャネル領域の半導体基板表面の不純
物濃度は一定であることを特微とする不揮発性半導体記
憶装置。 - 【請求項2】 前記半導体基板表面の不純物濃度の異な
る領域の数が、記憶するデータの状態の数と同一であ
る、請求項1記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7330597A JP2830808B2 (ja) | 1995-12-19 | 1995-12-19 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7330597A JP2830808B2 (ja) | 1995-12-19 | 1995-12-19 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09172096A JPH09172096A (ja) | 1997-06-30 |
JP2830808B2 true JP2830808B2 (ja) | 1998-12-02 |
Family
ID=18234441
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7330597A Expired - Fee Related JP2830808B2 (ja) | 1995-12-19 | 1995-12-19 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2830808B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5231299A (en) * | 1992-03-24 | 1993-07-27 | International Business Machines Corporation | Structure and fabrication method for EEPROM memory cell with selective channel implants |
-
1995
- 1995-12-19 JP JP7330597A patent/JP2830808B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09172096A (ja) | 1997-06-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |