JPH02161778A - 電気的消去・書込み可能な読取専用メモリ（ｒｏｍ）用セル並びにその製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体メモリデバイスに関するもので、特に電
気的消去と電気的プログラム書込みとが共に可能なフロ
ーティングゲート形ＲＯＭ　　（読取り専用メモリ）並
びにその製造方法に関するものである。

く従来の技術〉 ＥＦＲＯＭ　、即ち電気的プログラム書込みの可能なＲ
ＯＭは、フローティングゲート構造をもつ電界効果形デ
バイスである。　ＥＰＲＯＮのフローティングゲートは
、各セルのソース、ドレイン、コントロールゲートに適
切な電圧を印加することで、プログラムされ、これによ
りソースル１１４フ通路に大電流を流し、ホットエレク
トロンによる該フローティングゲートの充電を可能にす
る。　ＥＦＲＯＭ形のデバイスは、その記憶内容が紫外
線光によって消去されるが、そのためには、半導体チッ
プ上に水晶窓を有するようなパッケージが必要になる。

この種のパッケージは、　ＤＲＡＭ　（ダイナミックラ
ンダムアクセスメモリ）のような他の種類のメモリデバ
イスに通常的に用いられているプラスティックパッケー
ジに比べて、高価である。それ故に、　ＥＰＲＯＮは、
プラスティックパッケージに封入された他の種類のデバ
イスに比べて一般に高価である。この種のＥＦＲＯＭデ
バイスは、その製造方法とともに１例えば米国特許第３
，９８４，８２２号、同第４，１４２，９２８号、同第
４，２５８，４８８号、同第４，３７８゜９４７号、同
第４，３２８，３３１号、同第４，３１３，３８２号、
同第４，３７３，２４８号に開示されている０本発明に
関連して特に興味のあるのは、　Ｊｏｈｎ　Ｆ、　５ｃ
ｈｒｅｃｋにより、１３８６年２月１８日付で出願され
、　１３８８年６月７日付で特許され、テキサスーイン
スッルメンツ社に譲渡された米国特許第４，７５０，０
２４号であり。

そこには米国特許第４，２５８，４８８号開示のそれと
同様の製造方法で製造されたＥＰＲＯＮが記載されてい
るが、それはオフセットフローティングを用いたもので
ある。

〈発明が解決しようとする問題点〉 ＥＥＦＲＯＭ、即ち電気的消去と電気的プログラム書込
みの可能なＲＯＭは１種々の方法で製造されてはいるが
、多くの場合、標準的なＥＦＲＯＭよりも格段に大形の
セル寸法を必要とするばかりか、−層複雑な製造工程を
も必要とする。　ＥＥＦＲＯＭに関しては、パッケージ
装填のコスト逓減向けに不透明のプラスティックパッケ
ージに実装可能である。それにもかかわらず、　ＥＥＦ
ＲＯＭは、大形のセル寸法と複雑な製造工程に由来して
、１ビット当りの価格で、ＥＦＲＯＭに比べてコスト高
になっている。

フラッシュＥＥＰＲＯＩよ、各セルが個別的に消去され
得ないことから、標準的なＥＥＦＲＯＭに比べて小形の
セル寸法でよいという利点がある。その代り。

セルアレイ全体の記憶内容が一度に消去されてしまう。

現在市販されているフラッシュＥＥＰＲＯＩ士、２種類
の電源を必要とする。１つはプログラム書込みと消去用
であり、もう１つは読出し用である。典型的な電源電圧
としては、　１２Ｖがプログラム書込み動作と消去動作
時に、　５Ｖが読出し動作時に用いられる。しかし、１
種類の比較的低電圧の電源の採用で、プログラム書込み
、消去、読出しのすべての動作を賄うことが望ましい。

係属中の２件の米国特許出願（第０７／２１３，５３０
号、第０７／２１３，５２８号）で１本願と同時に出願
されているが、そこにはＥＥＦＲＯＭが開示されている
。それによれば、セルを小形化し製造工程を簡略化する
ための抜本的な改良構造と改良方法が提供され、結果と
して、チップに低電圧（通常＋５Ｖ　）の単一電源だけ
を必要とするデバイスが得られる。

それにも拘らず、ある条件下では、ソース領域の側縁部
直下でのソース対基板の接触面における破壊電圧の改善
が、後述のごとく、このようなデバイスでは可能である
と解されている。

く問題点を解決するための手段〉 本発明の第１の目的は、トンネル構造が自己整合される
ことで、製造が容易になり、信頼性も高められたＰＲＯ
Ｎを提供することである。

本発明の第２の目的は、セルサイズが逓減され、さらに
コントロールゲートとフローティングゲート間の結合が
改善されたＫＥＦＲＯＭを提供することである６本発明
の第３の目的は、書込み動作中に、書込み済みのセルの
プログラムを破壊してしまうような“ビットラインスト
レス”に対して耐性のあるセルの提供や、フィールドル
プレート破壊電圧の改善をも含んでいる。

本発明の第４の目的は、電気的にプログラム可能なメモ
リ、゛即ち電気的プログラム書込みと電気的プログラム
消去が共に可能なメモリであって、より安価な不透明の
プラスティックパッケージに封入可能なものを提供する
ことである０本発明の第５の目的は、電気的消去が可能
なメモリの改善された製造方法を提供することであり、
これには、通常の設計基準で許容される最小のスペース
よりもさらに小さい寸法のトンネル窓を形成し。

より小形のセル寸法を達成し、再設計時の縮尺変更を容
易化する方法の採用も含まれている０本発明の第６の目
的は、プログラムの書込みにも消去にも唯１種類の低電
圧外部電源を用るような不揮発性メモリを提供すること
であり、これにより、メモリデバイスが１種類の外部電
源をもつシステムであって、オンボードプログラミング
とインサーキットプログラミングのいずれにも対応可能
なものとなる０本発明の第７の目的は、プログラムの書
込みにも消去にも大電流を必要としないような電気的プ
ログラム可能なメモリを提供することである。

本発明の一実施例によれば、電気的消去が可能なＰＲＯ
ＮあるいはＥＥＰＲＯＮは、フローティングゲートが組
み込まれたエンハンス形トランジスタを用いて構成され
る。かかる構成のフローティングゲートトランジスタは
、チャンネル領域から離れて、ソース領域上方に位置し
、自己整合形の小さなトンネル窓を持つ、このＥＥＰＲ
ＯＮデバイスは、製造が容易でセルが極端に小形化でき
、接続部なしのセル配列を持つものである。このデバイ
スには、相対的に厚いシリコン酸化物の下に埋設された
ビット線（ソース／ドレイン領域）があって、コントロ
ールゲート対フローティングゲートの静電容量比の好適
値が達成可能である。プログラム書込みと消去は、チャ
ンネルとドレイン領域側から見てビットラインの反対側
ソース領域中にあるトンネル窓領域を用いて行われる。

トンネル窓には、フローティングゲートのそこ以外の部
分に対面するものよりも薄い絶縁層が施されていて、フ
ォウラー参ノルドハイムトンネル効果を生じさせる。

仮想接地回路配置を回避して、専用のドレイン領域と接
地線とを利用することで、さらには隣接するセルのビッ
トライン間を分離する厚い酸化物を利用することで、フ
ローティングゲートが、隣接ビットラインと分離領域の
上部にまで延在し、結果として好適な結合比が得られる
。

く実　施　例〉 本発明の特徴とされる新規な構成は１頭記の特許請求の
範囲に明記されている。しかしながら、本発明それ自体
、ならびに上記以外の目的や利点は、添付図面と関連さ
せて、特定の実施例に関する下記の詳細な説明を参照す
れば十分に理解されよう。

第１図、第２ａ〜２８図及び第３図を参照すれば明らか
なように、電気的消去と電気的プログラム書込みが共に
可能なメモリセル１０のアレイが。

シリコン基板１１の一方の面上に形成されているのが示
されている。これらの図には、基板１１の微小部分が示
されているにすぎず、これらのセルは、莫大な数のセル
から成るアレイの一部分であると理解されるべきである
。多数のワードライン／コントロールゲート１２は、基
板１１の面上に延在する多結晶性シリコン（以下、ポリ
シリコン）の第２層であるストリップで形成され、また
ビットライン１３は、基板１１の同じ面にある厚い熱酸
化シリコン層１４の下に形成される。これらの埋設され
たビットライン１３は、セル１０の各々に関し、ソース
領域１５とドレイン領域１６とになる。各セル１０用の
フローティングゲー）１７は、各セルｌＯの約半分と１
本のビットライン上方を覆い、さらに隣接するもう１本
のビットライン１３上方にまで達するように延在するポ
リシリコンの第１層で形成される。

各セル１０用のフローティングゲー）１７の“水平方向
”即ちＸ方向とでも呼ばれるべき方向沿いに延びる両側
縁部は１層違いのワードライン１２の両側縁部に対して
整合されている。

本発明によれば、プログラムあるいはその消去のための
トンネル領域１８が、既述の係属中の米国特許出願（第
０７／２１１３．５３０号、第０７７２１３，５２８号
）に示されているセルとの対比で言うと、各セル１０の
ソース領域１５に隣接して、そのソース領域上で。

ドレイン領域ＩＢや内領域間のチャンネルから見て反対
側に形成される。当該別途出願係属中のものでは、ソー
ス領域１５とドレイン領域１８間のチャンネル領域中の
ソース領域寄りにトンネル窓がある。トンネル窓１８に
おける酸化シリコンは１００八程度の薄さで、チャンネ
ルにおける絶縁膜２０の約３５０への厚さに比較しても
、またエンハンス形トランジスタの５００八に比較して
も、いずれよりも薄いものである。この構造を採用する
ことで、プログラムの書込みや消去が比較的低い外部印
加電圧によって実行できる０層１２と暦１７間の結合は
、フローティングゲート１７とソース１５ないし基板１
１間の結合に比べて、フローティングゲート１７がビッ
トライン１３と分離領域２２を跨いで延在しているので
、格段に好条件である。したがって、コントロールゲー
ト１２とソース１５間に印加されたプログラム書込み／
消去用の電圧の大部分は、フローティングゲート１７と
ソース１５間に現われる。セルｔｏは、セル自身の近傍
でソース／ドレイン各接続部を必要としないということ
から、′接続部なし”と呼ばれる。

区画２１はＹ方向でのセル同志の分離に使用される。こ
の区画２１は、既述の係属中の米国特許出願（第０７／
２１３，５３０号）に記載された区画２１に類似した厚
いフィールド酸化物でもよいし、あるいは既述の係属中
の米国特許出願（第０７／２１３，５２８号）で開示さ
れているように、Ｐ型不純物でイオン打ち込みされたも
のであってもよい、ＬＯＣＯ！１１法による厚いフィー
ルド酸化物のストリップ２２は、各セル１０間に存在す
るビットライン１３をＸ方向について分離する。このセ
ルアレイは“仮想接地回路”形のものではないというこ
とに留意する必要がある。

因みに、１本のカラム方向（Ｙ方向）のセル列に対して
２本のビットライン１３．１３、即ち２本のカラムライ
ン（１本はソース用５もう１本はドレイン用）が延在し
、１本のビットラインは接地ライン専用のものであり、
もう１本の方はデータ入出力とセンス用のラインである
。

第１図、Ｊ１２ａ〜２ｅ図、第３図におけるＥＥＰＲＯ
Ｍセルは、選択されているセル１０のソース１５に対応
して選択されたワードライン１２に約◆１０〜＋１８ｖ
の電圧ＶＰＰを印加することでプログラム書込みされる
。その選択されたセル１０のソース１５は、ｖｉ地又は
他の参照電圧に保たれる０例えば、第３図で、セル１０
ａがプログラム書込みされるべく選択されていると、こ
の場合、ＩＩＬＩ表記の選択されたワードライン１２が
＋ＶＰＰになり、一方、ＳＯ表記の選択されたソースが
接地になる。電圧◆ＶＰＰは、比較的低い値の正の電圧
、多くは◆５ｖの外部供給電源電圧から、チップ内蔵の
チャージポンプにより内部的に昇圧生成される０選択さ
れたドレイン１８（同図ではＤＯと表記）は、このよう
なプログラム書込み動作の条件下では、フロート状態に
なり、結局のところ、ソースル１１４フ間通路に流れる
電流は、非常に小さなものか、あるいは完全に枯渇する
。トンネル酸化物１３（約１００への厚さをもつ）を介
して発生するフォウラー・ノルドハイムトンネル効果に
より、選択されたセル１０ａのフローティングゲート１
７が充電され、結局、　１０ミリ秒の幅の１発のプログ
ラムパルスの印加後には、多分３〜６ｖのしきい値電圧
Ｖ【に遷移する結果となる。　選択されたセルは、選択
されたワードライン／コントロールゲート１２に対して
通常的には一１Ｏｖのｆｅｅ　　（内部発生の電圧）を
印加し、さらにソース１５．つまりビットライン１３に
対して約＋５Ｖの電圧を印加することにより、プログラ
ム消去される。この間、ドレイン１６（もう一方のビッ
トライン１３）は、フロート状態にされる。消去トンネ
ル効果の作用期間中２フローテイングゲート１７からソ
ース１５に向う電子が流れるのは、コントロールゲート
１２がソース１５に対して負電位となっているからであ
る。

上記に代る操作として、選択されたセルに関し、選択さ
れたソース１５に対して内部生成の約１０〜１５Ｖの正
の電圧を印加することによって消去することも可能であ
るが、この場合１選択されたドレイン１６がフロート状
態にされ１選択されたコントロールゲート１２が参照電
圧又は接地に接続される。かかる消去操作を用いれば、
既述の消去操作で使用した負の電圧源が不必要になる。

“フラシュ消去”が行なわれる（全セルの記憶内容が全
く同時に消去される）場合には、アレイ中のドレインＩ
Ｂのすべてがフロート状態にされ、ソース１５のすべて
がＶｄｄの電圧に、そしてワードライン／コントロール
ゲート１２のすべてが−Ｙｅｓの電圧に保たれる。

プログラム書込み作動例（セル１０ａがプログラム書込
みされる場合）では、その作動中に書込み妨害の発生を
防ぐのに、第３図中のセルｔａｂのように同一ワードラ
インＭｌ、１上にある非選択のセルのすべてのソース１
５が、約＋５〜７ｖの範囲にある電圧Ｖｂｌに維持され
る。セルｔａｂのような非選択のセルのドレイン１６は
、ソースル１１４フ間の電流を遮断すべくフロート状態
にされる。ソース１５に印加された電圧Ｖｂｌにより、
上記動作例におけるセル１０ｂを含め、各セルのトンネ
ル酸化物１８に作用する電界が、フローティングゲート
１７を充電してしまう程度にまで大きくなるのが防止さ
れる。

さらに、セルのソースが電圧Ｖｂｌに近い電圧である場
合に、プログラム書込み済みのセルのトンネル酸化物に
作用する高電界との関連で遭遇する“ビットラインスト
レス”、即ちプログラムの破壊も防止されなければなら
ない、かかる“ビットラインストレス”状態を防止する
目的で、第３図の非選択のワードライン／コントロール
ゲートＷＬＯ、１ｌｌＬ２は、＋５〜＋ＩＱＶノ範囲に
維持サレ、コれにより、非選択の各セルのトンネル酸化
物１８に作用する電界を弱めることができる。第３図中
。

１０ｃで示されるような位置にあるプログラム書込み済
みのセルに関しては、そのフローティングゲートが約−
２〜−４ｖの電圧に保たれていて、それが原因で、１０
ｃのようなセルのソースＳｌの電圧ｖｂ１が＋５〜◆７
ｖの範囲となる場合には、そこでのトンネル酸化物に作
用する電界がそのセルのプログラムを破壊することもあ
り得るが、ワードラインＷＬ２上に＋５〜＋１０　Ｖの
範囲の電圧が乗っていると、電界が弱められる。しかし
ながら、ワードライン／コントロールゲート上の電圧は
、フローティングゲートに電荷の乗っていないセルのし
きい値電圧Ｖｔに変化をもたらす程度に高くはない。

上述のセルは、低電圧でも読出し可能である。

例えば、セルアレイの行（Ｘ方向）に関しては、選択さ
れたワードライン／コントロールゲートには＋３ｖを付
与し、他のワードライン／コントロールゲートとソース
のすべてを接地に保ち、そしてドレインのすべてに◆ｔ
、ＳＶを付与すれば、読出し可能である。かかる状態で
は、１個のセルのソースル１３４フ間通路は、消去状態
にあるセル（フローティングゲート上に電荷が乗ってい
ないセル）、すなわち論理ｌを記憶しているセルに関し
ては導通状態となる。一方、プログラムされた状態にあ
るセル（フローティングゲートに負の電荷が乗っていて
、高電圧しきい値になっている）に関しては、導通状態
とならず、論理０が記憶される。

続いて、第１図及び第２ａ〜２０図のデバイスの製造方
法の一実施例について、第４ａ〜４ｄ図を参照しつつ以
下に説明する。出発材料はＰ型シリコンのスライスであ
り、基板１１はそれの微小部分である。スライスは、直
径６インチのものが多いが、第１図に示されている部分
では、僅か数ミクロンの幅しかない、アレイ周辺の多数
のトランジスタは、多段の処理工程によって製作される
のであるが、ここでは言及されない０例えば、メモリデ
バイスは、周辺のトランジスタ群を製作する際の前処理
の一部として、基板内に形成される複数のＮウェルと複
数のＰウェルとを有する相補形で電界効果形のものであ
ってもよい０本発明のセルアレイの製造に関する第１の
工程は、第４ａ図に示されるように、酸化膜３Ｇと窒化
シリコン膜３１を施すことであり、それと同時的に上記
角ｌｌｌ３０゜３１をフォトレジスト使用でパターン化
してチャンネル領域、トンネル領域、ソース、ドレイン
及びビットライン１３となるべき箇所上に窒化物を残存
させる一方、厚いフィールド酸化物２２（酸化分離が用
いられる場合には、酸化物２１も（第２ｂ図））の形成
されるべき区画を露出させる。

約８　Ｘ　１０１ｚ／　Ｃｒｒｌ’の分量で硼素のイオ
ン打ち込みが行われて、フィールド酸化物２２（もしも
、存在するならば、酸化物２１も（第２ｂ図））の直下
にＰ◆チャンネルストップが生成される０次いで。

約８００℃の蒸気中に数時間晒されることで、フィール
ド酸化物２２が約８０００への厚さに成長する。この熱
酸化物は窒化物３１の両側縁部直下でも成長し、急峻な
段差移行ではなく“烏のくちばし”２２ａが作られる。

　第４ｂ図に移ると、窒化物３１が除去されて、ビット
ライン１３が形成されるべき区画には、フォトレジスト
のマスク使用で１３５ＫｅＶの電圧の下、約６Ｘ１０　
　／ｃｍ″の分量で砒素の打ち込みが行なわれ、これに
より、複数のソース／ドレイン領域と複数のビットライ
ンが形成される。それに次いで、別の熱酸化物１４が、
に◆埋設ビットラインの上面に約２５０〇八ないし３５
００への厚さにまで成長させられる。この間に約３００
への別の熱酸化物が、チャンネル領域上を覆って成長し
、（高濃度ドープされたシリコン領域、と低濃度ドープ
されたシリコン領域が同時に酸化作用を受けた場合に生
ずる差動的酸化によって、一方は厚く、もう一方は薄く
生長する。）これにより、ソース／ドレイン領域とビッ
トライン１３上を覆って酸化物１４が形成される。かか
る酸化は約８００〜９００℃の水蒸気中で進行する。“
烏のくちばし”２２ａが形成される段差移行領域１８で
は、先に形成された熱酸化物の側縁部が砒素の打ち込み
をマスク阻止するので、濃度が低く、そこでの酸化物成
長は酸化物１４あるいは酸化物２２のそれよりも少ない
。

第４Ｃ図を参照すると明らかなように、窓部１３が段差
移行領域１８内の酸化物中に開口している。

これは、マスクとしてフォトレジストを用いて。

段差移行領域１８の酸化物を貫通して元のシリコン層ま
でエツチングを施し、それから、トンネル窓ｌｓ用に、
比較的薄い酸化膜を再成長させる。トンネル窓１３の酸
化が行なわれている間に、ゲート酸化物２０が約３５０
八に成長する。フィールドプレートの破壊電圧を上昇さ
せるのに、このトンネル窓１３中への低濃度の燐の打ち
込みを行うことは随意である。

段差移領域１６の表面が曲面であることから、トンネル
窓１３の幅に関しては、段差移行領域１８を貫通する際
のエツチングの処理時間を変化させることで、制御可能
である。

シリコンスライス表面上に、に÷にドープされたポリシ
リコンの第１層が形成される。酸化物の膜あるいは酸化
物−窒化物一酸化物の膜３礁が２つの段違いのポリシリ
コン層を分離するのに形成される。ポリシリコンの第１
層は、フォトレジストを用いて画成され、その一部分が
複数のフローティングゲート１７をも構成するようにＸ
方向に伸延するストリップとして残される。ポリシリコ
ンの第１層の画成後に行われる酸化は、ポリシリコンの
第１層の両側縁部にも及び、さらに水平構造のエンハン
ス形トランジスタ３８のゲート酸化物３５も形成される
。ポリシリコンの第２層が表面上に被着され、次いで葺
＋にドープされた後、フォトレジスト使用でパターン化
されて、ワードライン／コントロールゲート１２が形成
される。ワードライン／コントロールゲート１２の画成
に平行して、ポリシリコンの第１層の両側縁部にエツチ
ングが施されて、その結果、フローティングゲート１７
のＸ方向に伸延する両側縁部がコントロールゲー）１２
の両側端部に対して自己整合するようになる。各図面は
正確な縮尺の下で描かれてはいないし、特にポリシリコ
ンの第１第２層の厚味は１通常的な事例での酸化物層Ｉ
１１．２０．３５の厚味との対比では、ずっと厚く画か
れていることに留意されたい。

もしも、分離区画２１として接合分離が採用されるべき
であるならば、自己整合によるイオン打ち込みの処理工
程が、ワードライン／コントロールグー）１２とフロー
ティングゲート！７である積層化ポリシリコンの第１第
２両層をマスクとして利用して行なわれることで、分離
区画２１が形成される。そのためには、約７０ＫｅＶ　
テ約１０／ｃｒｎ”ノ分量で硼素のイオン打ち込みが行
なわれるが、アニールと酸化の後、このイオン打ち込み
により、フィールド酸化物の直下でのチャンネルストッ
プ用のイオン打ち込みと全く同様にして、区画２１の下
方にＰ÷領領域生成される。

トンネル窓が、ドレイン側から見てソースの反対側に配
置されている利点は、すでに述べたように、製造中のマ
スク整合の精度が、上述の応用例で開示された諸方法に
比べて、大幅に緩和されることである。さらに重要な利
点を加えると、埋設Ｎ十領域と基板との間の接合部にお
けるフィールドプレート破壊電圧が高められるが、その
理由は、Ｎ÷対Ｐの接合の両側縁部では、その上を覆う
酸化物が１００へのトンネル酸化物よりも厘いというこ
とに依拠する。

さらに付言するならば、全体的なセルサイズに関しては
、トンネル窓の整合を考慮する必要がないので、その分
だけ小さなものとすることができる。トンネルそれ自体
も、普通的な設計基準で許される最小のスペース以下の
狭い幅のものにすることができる。またこのセルでは、
基板収縮や再設計に際して、縮尺変更が可能である。

以上、本発明を図示の実施例に関連させて記述してきた
が、本記述は、ある限定された意味に解釈されるべきで
はない０図示の実施例の多彩な変形態様や本発明の他の
実施例も本記述を参考にすれば、当該技術分野に精通し
た者にとって明らかであろう、それ故に１明記の特許請
求の範囲は、本発明の真の範囲内に入るものとして、い
かなる変形態様や実施例をも包含するものである。

本発明を要約すれば以下のとおりである。電気的消去と
電気的プログラム書込みが共にの可能なＲＯＭ　、即ち
！！ＰＲＯＮが、フローティングゲート１７を含んだ構
造で、そのフローティングゲート１７は。

チャンネルやドレイン１６側から見てソース１５の反対
側に配置され、自己整合可能な小形のトンネル窓１３を
有し、これにより、製造の容易化とセル１０の小形化を
促進させるような“接続部なし”のセル装置になってい
る。このセル１０には、ビットライン１３とソース−ド
レイン領域１５．１６が相対的に厚いシリコン酸化層１
４直下に埋設されており、これにより、コントロールゲ
ー）１２の静電容量とフローティングゲート１７の静電
容量との比を好適な値にする。プログラムの書込みと消
去は、ソース１５側から見てビットライン１３の反対側
にあるトンネル窓１８によって行なわれる。トンネル窓
１８には、電子のトンネル効果を生じさせるべく、フロ
ーティングゲート１７のそこ以外の部分に対面するもの
よりも薄い絶縁体２０が設けられている。

くその他の開示裏引〉 以上の記載に関連して、さらに下記の各項を開示する。

（１）メモリセル（１０）にあって、該半導体基体（１
１）がシリコンで、ソース領域とドレイン領域がＮ＋型
であり、該フローティングゲー）　（１７）と該コント
ロール拳ゲー）　（１２）がポリシリコン層で作成され
、該シリコン酸化層（１０の厚みが、チャンネル区域に
あるゲート絶縁物（２０）より格段に厚く、該コントロ
ール・ゲー）　（１２）が、鏡面に沿って延展するワー
ド線の延長の一部分であり、該ソースとドレインの領域
（１５、１８）が、該ワード線に垂直な面に沿って延展
するビット線の延長の一部分でアリ、該コントロールゲ
ート（１２）カフローティングゲート（１７）の縁端と
同列に整列しており、該ソース領域と該ドレイン領域（
１５、１８）間には接触は存在せず、セル（１０）の近
傍では複数の導電層が重層され、該トンネル区域（１３
）の幅は酸化層蝕彫により調節可能であり、該トンネル
区域（１８）は自然整列し、非選択セル（１０）のソー
ス（１５）は、プログラム動作中は正電圧に保持され、
同様状態のワード線（１２）は、プログラム動作中は正
電位に保持される。

（２）該半導体基体がＰ形シリコンであり、該不純物が
Ｎ形シリコンであり、該第１と第２の層はポリシリコン
層で、その厚みは該第２層より該第１層の方が厚く、該
第１と第２の広域酸化物の厚さは、該第１厚さより遥か
に厚く、偲濃度燐イオン注入は、該トンネル窓中の該ゲ
ート酸化を、該第２厚さまで再成長させる。

【図面の簡単な説明】

第１図は１本発明の一実施例として構成された。メモリ
セルを有する半導体チップの微小部分の平面図、である
。 第２ａ〜２０図は、第１図の半導体デバイスについて、
ａ−ａ　、　ｂ−ｂ　、　ｃ−ｃ　、　ｄ−ｄ　、　ｅ
−ｅ　ノ各線に沿って切断した。断面図である。 第３図は、第１，２ａ〜２０図のセルについての模式的
電気配線図である。 第４ａ〜４ｄ図は、第１図、第２ａ〜２ｅ図のデバイス
の連続的製造工程における断面を第２ａ図と対応させて
、側面図で示している。 １４、、、、、、シリコン酸化層 １５、、、、、、ソース領域 １６、、、、、、ドレイン領域 １７、、、、、、フローティングゲート１８、、、、、
、段差移行領域 １３、、、、、、　）ンネル領域、トンネル酸化物２０
、、、、、、ゲート絶縁物 ２１、、、、、、フィールド酸化物 ２２、、、、、、フィールド酸化物 ３０、、、、、、酸化膜 ３１、、、、、、窒化膜

Claims (2)

【特許請求の範囲】
1. （１）電気的消去と電気的プログラム書込みが共に可能
   なフローティングゲート形メモリセル１０において、 半導体基板１１の一面上で、高濃度にドープされ、下地
   体である基板１１の導電型と反対の導電型を呈し、該基
   板面上の比較的厚い酸化シリコン層１４の下に埋設され
   、該基板面上で、チャンネル領域によって互いに分離さ
   れた各別のソース領域１５とドレイン領域１６と、 該チャンネル領域の少くとも一部を覆い、かつソース領
   域１５上の酸化シリコン層１４の上方まで延在し、さら
   にゲート絶縁物２０によって、該基板面上のチャンネル
   領域から分離されたフローティングゲート１７と、 該ソース領域１５に隣接し、該チャンネル領域側から見
   てソース領域の反対側にあり、該フローティングゲート
   １７によってその上方を覆われ、そこでの絶縁層の厚さ
   が、チャンネル領域での該ゲート絶縁層２０の厚さより
   も格段に小さいトンネル絶縁層によって該フローティン
   グゲート１７から分離されたトンネル領域１３と、 該フローティングゲート１７、該ソース領域１５、該ド
   レイン領域１６の上方を覆って該基板面上に沿って延在
   し、絶縁膜３４によって該フローティングゲート１７か
   ら分離されたコントロールゲート１２と、 から成る電気的消去と電気的プログラム書込みが可能な
   メモリセル。
2. （２）電気的消去と電気的プログラム書込みが共に可能
   なフローティングゲート形メモリセル群が半導体基板の
   同一面に行と列の状態に配列されて成るメモリアレイの
   製法において、 半導体基板の同一面に酸化防止剤層を生成し、該基板面
   上で、ソース領域、ドレイン領域、チャンネル領域の各
   々と、該チャンネル領域側から見て反対側の該ソース領
   域上のトンネル領域とが覆われるようにパターンを作成
   し、 該基板面上の該酸化防止剤で覆われていない箇所に酸化
   膜を生長させて、第１のフィールド酸化物を生成し、 該基板面上で、ソース領域とドレイン領域に不純物を選
   択的にイオン注入して、列沿いにソース領域とドレイン
   領域を形成し、 該基板面上に第２のフィールド酸化物を成長させて、該
   ソース領域と該ドレイン領域上に厚い熱酸化物膜を形成
   し、 該基板面上で、該チャンネル領域と該トンネル領域上に
   、第１、第２のフィールド酸化物のそれよりは格段に小
   さい第１の厚さまで、ゲート酸化膜を成長させ、該トン
   ネル領域上の該ゲート酸化膜中に窓部を穿設し、該窓部
   中に第１の厚さよリは格段に小さい第２の厚さまで、該
   ゲート酸化膜を再成長させて、そこにトンネル窓部を設
   け、該トンネル窓部を、一側面で第１のフィールド酸化
   物に自己整合させ、反対側面で第２のフィールド酸化物
   に自己整合させ、 該基板面上に第１の導電層を形成し、第１の導通層にパ
   ターンを形成して、該チャンネル領域上を覆って、該ソ
   ース領域と第１のフィールド酸化物にも部分的に重畳す
   るようにフローティングゲートを残存させ、 第１の導電層の上に重層し、かつ第１の導電層から絶縁
   して、該基板面上に、第２の導電層を形成して、該フロ
   ーティングゲート上にコントロールゲートを設けるとい
   う諸工程から成る電気的消去と電気的プログラム書込み
   が可能なメモリセルアレイの製法。