JP2568940B2 - 一層ポリシリコンおよび差別化酸化を用いた薄い酸化膜を有するｅｅｐｒｏｍメモリセルの製造方法 - Google Patents

一層ポリシリコンおよび差別化酸化を用いた薄い酸化膜を有するｅｅｐｒｏｍメモリセルの製造方法

Info

Publication number
JP2568940B2
JP2568940B2 JP2226838A JP22683890A JP2568940B2 JP 2568940 B2 JP2568940 B2 JP 2568940B2 JP 2226838 A JP2226838 A JP 2226838A JP 22683890 A JP22683890 A JP 22683890A JP 2568940 B2 JP2568940 B2 JP 2568940B2
Authority
JP
Japan
Prior art keywords
oxide film
region
gate
floating gate
tunnel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2226838A
Other languages
English (en)
Other versions
JPH03116972A (ja
Inventor
ゲッジ パオロ
リーバ カルロ
バレンティーニ グラツィア
Original Assignee
エッセジーエッセートムソン マイクロエレクトロニクス エッセ・エルレ・エルレ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エッセジーエッセートムソン マイクロエレクトロニクス エッセ・エルレ・エルレ filed Critical エッセジーエッセートムソン マイクロエレクトロニクス エッセ・エルレ・エルレ
Publication of JPH03116972A publication Critical patent/JPH03116972A/ja
Application granted granted Critical
Publication of JP2568940B2 publication Critical patent/JP2568940B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、一層ポリシリコンと差別化酸化を用いた薄
い酸化膜を有するEEPROM（電気的に消去およびプログラ
ム可能な読出し専用メモリ）のメモリセルの製造工程に
関する。
〔従来の技術〕
この型のセルは浮遊ゲート感応トランジスタとマトリ
ックスのセル中でプログラムされるべきセルを選択する
選択トランジスタとから構成されることが知られてい
る。浮遊ゲートは制御ゲートとして動作するN+拡散層と
容量的に結合している。またセルは浮遊ゲートとセルの
ドレインとの間の薄い酸化膜のトンネル領域からなり、
それは書き込みと消去の際の電子の通路となる。
書き込みパルスが印加されている間、制御ゲートは接
地状態に保たれ、一方ドレインは選択トランジスタの手
段により高電圧に接続される。電子は浮遊ゲートからド
レインに流れてパルスの終端部で感応トランジスタは
“導通”状態になる。
消去パルスの印加されている間、ドレインは接地され
また制御ゲートは高電圧状態となる。電子はドレインか
ら浮遊ゲートに流れパルスの終端部で感応トランジスタ
は“開放”状態になる。
書き込みおよび消去の効率はそれぞれドレイン結合係
数Adおよびゲート結合係数Agによって制御される。特
に、もしCdがドレイン容量と感応トランジスタ容量との
和であり、Ctunがトンネル容量、Cppが制御ゲート容
量、Ctotがすべてのノードに対する浮遊ゲートの全容量
であるとすると、係数AdはCdとCtunの和に正比例し、Ct
otに反比例するが、一方係数AgはCppに正比例し、Ctot
に反比例する。良好な書き込みおよび消去効率を得るた
めには係数Agは高い値でAdは低い値でなければならな
い。
EEPROMメモリセルの製造において１層ポリシリコンの
技術を使用することは高メモリ密度が要求されずむしろ
工程の適合性が要求されるデバイスにおいてはより大き
な工程の単純化に関連した効率性および信頼性の両面に
おいて２層ポリシリコン技術に対して幾つかの利点を有
する。事実、この方法の適用では２層ポリシリコンのよ
うな重り合い精度の厳しさが要求される技術の使用は必
要としない。よりよい信頼性は２つのポリシリコン層間
の酸化膜（ポリシリコン間酸化膜）の欠除および薄い酸
化膜がポリシリコン間酸化膜成長の間に高温処理にさら
されることを取除くことにより得られる。
一層ポリシリコンを有するよく知られたEEPROMセルで
はトンネル領域および制御ゲートと浮遊ゲートとの間の
結合領域に同じ厚さの酸化膜が用いられていた。特にそ
のようなセルの製造には制御ゲートと浮遊ゲートとの間
の容量結合のため薄い酸化膜のMOS容量素子の導入が必
要となる。
上記のセルは標準工程に薄い酸化膜領域を設定するた
めに必要な唯一のマスク工程を追加するに過ぎない。マ
スクはゲート酸化膜の成長後に挿入され、トンネル領域
および浮遊ゲートと制御ゲートの間の結合領域の両方を
開口する。このようなマスキングの後に、Ｎ型不純物添
加材（燐1014−1015原子／cm3）のイオン注入、ゲート
酸化膜の除去、トンネル酸化膜形成、ポリシリコンの堆
積が引続いて行われる。
この方法の構成に当って、ゲート結合係数Agは基本的
に薄い結合酸化膜とドレイン領域間の比によって決定さ
れる。良好なセルの書き込み効率、すなわち充分に高い
Agを得るためには薄い酸化膜の広い面積での結合（トン
ネル領域に対し約５倍程度の）が必要である。
２層ポリシリコン技術に関連して、この型の適用には
用いられる大きな薄い酸化膜によって導入された問題点
と不都合が含まれる。これらの不具合は次のように要約
される。ａ）より高い全体としての面積の消費;b）薄い
酸化膜の欠陥に基づく信頼性の問題;c）直列のトンネル
ダイオードと類似した配置である直列の２つのトンネル
領域の存在、そこで過電圧に敏感な問題点が発生するこ
とになる。
薄い酸化膜の欠陥は一層ポリSiの技術を用いる可能性
を価値判断するための重要なパラメータとなる。高度の
欠陥は２層ポリシリコンに関連した技術段階の除去によ
って導入された信頼性上の利点を取消すこととなりう
る。２つの型の技術の間の選択は基本的に薄い酸化膜の
欠陥密度の水準によって指示される。
２つの薄い酸化膜に代表されるような２つのトンネル
ダイオードの直列接続の存在はセルのドレインおよびそ
の制御ゲート間のトンネル電流の直接的通過により薄い
酸化膜を絶縁破壊に導びく任意の過電圧に対しデバイス
を敏感にする。
信頼性の観点からのセルの改善は薄い酸化膜の面積を
低減することにより可能になる。
〔発明の目的、構成概要及び作用効果〕
本発明の目的は、一層ポリシリコンおよび薄い酸化膜
を有するEEPROMメモリセルの製造工程を完成させること
であり、それはトンネル領域の酸化膜の厚さに較べてよ
り大きい厚さの制御ゲートと浮遊ゲートとの間の結合領
域の酸化膜の成長を与えるものである。
本発明によればそのような目的は、１個の選択トラン
ジスタ、浮遊ゲートと該浮遊ゲートと容量的に結合する
制御ゲートおよび薄い酸化膜をもつトンネル領域を有す
る感応トランジスタを構成する一層ポリシリコンおよび
薄い酸化膜を有するEEPROMメモリセルの製造方法であっ
て、フィールド酸化膜のない活性領域の画定を含む第１
工程、制御ゲートと浮遊ゲートとの間の結合領域へのイ
オン注入を含む第２工程、活性領域へのゲート酸化膜の
形成を含む第３工程、制御ゲートと浮遊ゲートとの間の
該結合領域および該トンネル領域への追加のイオン注入
を含む第４工程、これら領域の上に重ね合されたゲート
酸化膜の部分の除去を含む第５工程、該結合領域および
トンネル領域における結合酸化膜およびトンネル酸化膜
の差別化成長を含む第６工程および浮遊ゲートを構成す
る一層ポリシリコンの堆積を含む第７工程からなること
を特徴とするEEPROMメモリセルの製造方法を提供するこ
とにより達成される。
このような制御ゲートと浮遊ゲートとの間の結合領域
における２重イオン注入の手法によって、トンネル領域
の薄い酸化膜の面積はパーセント台に低減されるので、
信頼性の観点からセルの性能の当然の改善をもたらす結
合領域の酸化膜のより厚い成長が得られる。差別化酸化
は制御ゲートからトンネルダイオードを取り除き、セル
への書き込みおよび消去の両者の間におこる過電圧に対
するデバイスの鋭敏さを減少せしめる。
本発明の特徴は、添付された図面に示された非限定の
実施例による以下の詳細な記述により、一層明確化され
よう。
〔実施例〕
第１図乃至第４図を参照すると、そこで参照番号41お
よび42はフィールド酸化膜11のない活性領域を表わして
おり、（第２図から第４図）そして参照番号43,44はビ
ット線接続および接地領域を示している。EEPROMセルは
ゲートがＰ型基板２の上のゲート酸化膜21を通じて重ね
合された（ワード線を構成する）Ｎ型不純物を添加され
た一層ポリシリコン１により表わされ、一方ドレインと
ソースが基板２に与えられたN+型領域3,4によって表わ
される選択トランジスタからなる（第２図）。またセル
はゲート酸化膜21を通して基板２の上に重ね合されたＮ
型不純物を添加した一層ポリシリコン５にって表わされ
る浮遊ゲートを有し、一方ドレインおよびソースが基板
２の内部に与えられたN+型領域6,7によって表わされる
感応トランジスタからなる。
浮遊ゲート５は基板２の上に重ね合された薄い酸化膜
９の手段により基板２内に与えられたN+型領域８と容量
的に結合されている。該領域９は負電荷の加速のための
トンネル領域23を形成する。
浮遊ゲート５はまたセルの制御ゲートを形成するN+型
領域10に対し薄い酸化膜９のそれより大きな厚さをもつ
酸化膜12を有する領域とも容量的に結合されている。
第２図のそれと類似の断面によって得られた第５図を
参照すると、そこには浮遊ゲート５と該N+不純物添加領
域8,10との間の結合領域9,12の形成のための工程に対す
る連続した工程29,35が示されている。
第１工程29は基板２の上に重ね合され、かつフィール
ド酸化膜領域11により互いに分離された制御ゲート10と
浮遊ゲート５との間のトンネル領域23および結合領域24
が形成される２つの活性領域41,42の画定を与える。
第２工程30は制御ゲート10および浮遊ゲート５の間の
結合領域24に形成された窓61を有するマスク60の手法に
よってセルの表面をマスクする予備的操作を与えるもの
であり、その後該窓61を通してイオン注入10′が実行さ
れる。
第３工程31は活性領域41,42にゲート酸化膜21が形成
される。
第４工程は制御ゲート10と浮遊ゲート５との間の結合
領域24およびトンネル領域23に形成され、引続いてイオ
ン注入10″,8が行われる一対の窓63,61を有するマスク6
2の手法によりセル表面をマスクする予備的操作を与え
る。
第５工程33は活性領域41,42からゲート酸化膜の除去
を行うものである。
第６工程34では該結合領域24およびトンネル領域23の
活性領域41,42上に結合酸化膜12およびトンネル酸化膜
９の差別化成長が行われる。これは２つの領域への異な
った不純物添加によって導き出されるものである。
第７工程35では浮遊ゲートを構成する一層のポリシリ
コンが堆積される。
【図面の簡単な説明】
第１図は、本発明にかかるEEPROMセルの上面図である。
第２図は、第１図のII-II線に沿った上記セルの断面図
である。第３図は、第１図のIII-III線に沿った本セル
の断面図である。第４図は、第１図のIV-IV線に沿った
本セルの断面図である。第５図は、第１図から第４図の
セルを製造するための一連の工程を示した説明図であ
る。 ２……基板、５……浮遊ゲート、８……追加のイオン注
入、９……（薄い）酸化膜、10……制御ゲート、10′…
…イオン注入、10″……追加のイオン注入、11……フィ
ールド酸化膜、20……選択トランジスタ、21……ゲート
酸化膜、22……感応トランジスタ、23……トンネル領
域、24……結合領域、29……第１工程、30……第２工
程、31……第３工程、32……第４工程、33……第５工
程、34……第６工程、35……第７工程、41,42……活性
領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グラツィア バレンティーニ イタリア共和国、20052 モンツァ（ミ ラノ）、ビア モンテカッシーニ、５

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】選択トランジスタ（20）、浮遊ゲート
    （５）、該浮遊ゲート（５）と容量的に結合する制御ゲ
    ート（10）および薄い酸化膜（９）をもつトンネル領域
    （23）を有する感応トランジスタ（22）を構成する一層
    ポリシリコンおよび薄い酸化膜を有するEEPROMメモリセ
    ルの製造方法であって、フィールド酸化膜（11）のない
    活性領域（41,42）の画定を含む第１工程（29）、制御
    ゲート（10）と浮遊ゲート（５）との間の結合領域（2
    4）へのイオン注入（10′）を含む第２工程（30）、活
    性領域（41,42）へのゲート酸化膜（21）の形成を含む
    第３工程（31）、制御ゲート（10）と浮遊ゲート（５）
    との間の該結合領域（24）および該トンネル領域（23）
    への追加のイオン注入（10″,8）を含む第４工程（3
    2）、該領域（24,23）の上に重ね合せられたゲート酸化
    膜（21）の除去を含む第５工程（33）、該結合領域（2
    4）およびトンネル領域（23）における結合酸化膜（1
    2）およびトンネル酸化膜（９）の差別化成長を含む第
    ６工程（34）および浮遊ゲートを構成する一層ポリシリ
    コンの堆積を含む第７工程（35）からなることを特徴と
    するEEPROMメモリセルの製造方法。
  2. 【請求項２】前記第２工程（30）がＰ型基板（２）内に
    N+型領域（10′）を形成するのに必要なイオン注入を含
    むことを特徴とする請求項１記載のEEPROMメモリセルの
    製造方法。
  3. 【請求項３】前記第４工程（32）がＰ型基板（２）内に
    N+型領域（10″,8）を形成するのに必要な追加のイオン
    注入を含むことを特徴とする請求項１記載のEEPROMメモ
    リセルの製造方法。
JP2226838A 1989-09-04 1990-08-30 一層ポリシリコンおよび差別化酸化を用いた薄い酸化膜を有するｅｅｐｒｏｍメモリセルの製造方法 Expired - Fee Related JP2568940B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT8921619A IT1232354B (it) 1989-09-04 1989-09-04 Procedimento per la realizzazione di celle di memoria eeprom a singolo livello di polisilicio e ossido sottile utilizzando ossidazione differenziale.
IT21619A/89 1989-09-04

Publications (2)

Publication Number Publication Date
JPH03116972A JPH03116972A (ja) 1991-05-17
JP2568940B2 true JP2568940B2 (ja) 1997-01-08

Family

ID=11184419

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2226838A Expired - Fee Related JP2568940B2 (ja) 1989-09-04 1990-08-30 一層ポリシリコンおよび差別化酸化を用いた薄い酸化膜を有するｅｅｐｒｏｍメモリセルの製造方法

Country Status (5)

Country Link
US (1) US5132239A (ja)
EP (1) EP0416687B1 (ja)
JP (1) JP2568940B2 (ja)
DE (1) DE69030544T2 (ja)
IT (1) IT1232354B (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5225700A (en) * 1991-06-28 1993-07-06 Texas Instruments Incorporated Circuit and method for forming a non-volatile memory cell
EP0610643B1 (en) * 1993-02-11 1997-09-10 STMicroelectronics S.r.l. EEPROM cell and peripheral MOS transistor
US5440159A (en) * 1993-09-20 1995-08-08 Atmel Corporation Single layer polysilicon EEPROM having uniform thickness gate oxide/capacitor dielectric layer
JP2924622B2 (ja) * 1993-12-28 1999-07-26 日本電気株式会社 半導体装置の製造方法
DE69429815T2 (de) * 1994-11-24 2002-09-26 Stmicroelectronics S.R.L., Agrate Brianza Integrierte EEPROM-Schaltung mit reduziertem Substrat-Effekt und Zwei-Wannen-Herstellungsverfahren hiervon
US6534364B1 (en) * 1994-12-05 2003-03-18 Texas Instruments Incorporated Tunnel diode layout for an EEPROM cell for protecting the tunnel diode region
US7067442B1 (en) * 1995-12-26 2006-06-27 Micron Technology, Inc. Method to avoid threshold voltage shift in thicker dielectric films
US6462394B1 (en) 1995-12-26 2002-10-08 Micron Technology, Inc. Device configured to avoid threshold voltage shift in a dielectric film
EP0820103B1 (en) * 1996-07-18 2002-10-02 STMicroelectronics S.r.l. Single polysilicon level flash EEPROM cell and manufacturing process therefor
US5904524A (en) * 1996-08-08 1999-05-18 Altera Corporation Method of making scalable tunnel oxide window with no isolation edges
JPH11144486A (ja) * 1997-10-31 1999-05-28 Oko Denshi Kofun Yugenkoshi 高密度メモリ用メモリ冗長回路
FR2776829B1 (fr) 1998-03-31 2000-06-16 Sgs Thomson Microelectronics Procede de fabrication d'un point memoire en technologie bicmos
US6177703B1 (en) 1999-05-28 2001-01-23 Vlsi Technology, Inc. Method and apparatus for producing a single polysilicon flash EEPROM having a select transistor and a floating gate transistor
US6272050B1 (en) 1999-05-28 2001-08-07 Vlsi Technology, Inc. Method and apparatus for providing an embedded flash-EEPROM technology
US6596587B1 (en) * 2002-06-03 2003-07-22 Lattice Semiconductor Corporation Shallow junction EEPROM device and process for fabricating the device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7500550A (nl) * 1975-01-17 1976-07-20 Philips Nv Halfgeleider-geheugeninrichting.
US4049477A (en) * 1976-03-02 1977-09-20 Hewlett-Packard Company Method for fabricating a self-aligned metal oxide field effect transistor
DE3174638D1 (en) * 1980-10-29 1986-06-19 Fairchild Camera Instr Co A method of fabricating a self-aligned integrated circuit structure using differential oxide growth
JPS5776877A (en) * 1980-10-30 1982-05-14 Fujitsu Ltd Semiconductor memory device and manufacture thereof
JPS6362382A (ja) * 1986-09-03 1988-03-18 Nec Corp 浮遊ゲ−ト型不揮発性半導体記憶装置およびその製造方法
IT1198109B (it) * 1986-11-18 1988-12-21 Sgs Microelettronica Spa Cella di memoria eeprom a singolo livello di polisilicio con zona di ossido di tunnel
JPH01152650A (ja) * 1987-12-09 1989-06-15 Sharp Corp 半導体集積回路装置の製造方法
JPH02218167A (ja) * 1989-02-18 1990-08-30 Matsushita Electron Corp 半導体記憶装置の製造方法

Also Published As

Publication number Publication date
IT1232354B (it) 1992-01-28
DE69030544T2 (de) 1997-08-21
US5132239A (en) 1992-07-21
JPH03116972A (ja) 1991-05-17
DE69030544D1 (de) 1997-05-28
EP0416687B1 (en) 1997-04-23
EP0416687A2 (en) 1991-03-13
IT8921619A0 (it) 1989-09-04
EP0416687A3 (en) 1991-10-02

Similar Documents

Publication Publication Date Title
JP2568940B2 (ja) 一層ポリシリコンおよび差別化酸化を用いた薄い酸化膜を有するｅｅｐｒｏｍメモリセルの製造方法
US5604366A (en) Floating gate memory device having discontinuous gate oxide thickness over the channel region
KR100316089B1 (ko) 폴리터널스페이서를갖는완전특징고밀도"전기적으로소거가능하고프로그램가능한판독전용메모리(eeprom)"셀을제조하는방법
JP3606596B2 (ja) 集積デバイスの製造方法
JPS6318865B2 (ja)
JPH01146371A (ja) 半導体記憶装置
EP0780902A1 (en) Nonvolatile semiconductor memory and method for fabricating the same
US5710735A (en) EEPROM and method for fabricating the same
CN101013701A (zh) 电可擦除可编程只读存储器及其制造和操作方法
US5051795A (en) EEPROM with trench-isolated bitlines
JP4392867B2 (ja) 半導体装置およびその製造方法
JPH0846067A (ja) 不揮発性半導体メモリ装置
US6329688B1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
JP2588311B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP3226589B2 (ja) 不揮発性半導体記憶装置の製造方法
JPS63204770A (ja) 半導体記憶装置及びその製造方法
US5151760A (en) Integrated circuit with improved capacitive coupling
JP3222705B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP2536686B2 (ja) 不揮発性メモリ
JP2810708B2 (ja) 電気的消去・書込み可能な読取専用メモリ（ｒｏｍ）用セル並びにその製法
KR950003241B1 (ko) 플래쉬 eeprom 셀과 일체로 형성되는 주변회로 트랜지스터 제조방법
JP3185746B2 (ja) 不揮発性半導体記憶装置
JPH022684A (ja) 不揮発性半導体記憶装置
JPH02262376A (ja) 不揮発生半導体メモリ装置およびその製造方法
JPH01179369A (ja) 不揮発性半導体記憶装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees