JPH11144487A

JPH11144487A - 破損アドレス記憶に対する特殊行列を有する高密度メモリ用メモリ冗長回路

Info

Publication number: JPH11144487A
Application number: JP33759797A
Authority: JP
Inventors: Chao Yan Niien; チャオヤンニーエン
Original assignee: OKO DENSHI KOFUN YUGENKOSHI
Current assignee: OKO DENSHI KOFUN YUGENKOSHI
Priority date: 1997-10-31
Filing date: 1997-10-31
Publication date: 1999-05-28

Abstract

(57)【要約】（修正有）【課題】高密度集積回路メモリに適する冗長性アーキ
テクチャを提供する。【解決手段】故障した行または列を特徴付けるために
用いられるメモリは、アレイに隣接する余分な列１３ま
たは行１４を用いてそれぞれ実施される。余分な列及び
行は、新規な２トランジスタ・フローティング・ゲート
・セルであり、それによって行または列の置換えがデバ
イスに対して選択される。置換え行モードでは、余分な
列のメモリ・セルは、置換えられるべき行を示し、かつ
故障した行の代わりに置換え語線からのデータの読取り
を可能にする。置換え列モードでは、余分な行のメモリ
・セルは、置換えられるべき列を示し、かつアレイにお
ける故障した列の代わりに置換え列からのデータの感知
を可能にする。

Description

【発明の詳細な説明】

【０００１】関連出願に対する相互参照本発明は、本願と同日に出願され、かつ本願と同じ出願
人に譲渡された、NienChao Yang, Chung Ju Chen 及びC
hung Jung Linによって発明された“MEMORY REDUNDANCY
CIRCUIT FOR HIGH DENSITY MEMORY ”という発明の名
称の同時係属出願に関連する。

【０００２】

【産業上の利用分野】本発明は、集積回路メモリ設計に
関し、特に、マスク読取り専用メモリ（マスクＲＯＭ）
のような高密度メモリ配列に対するオン・チップ冗長性
を供給するための回路素子に関する。

【０００３】

【従来の技術】集積回路メモリ・デバイスの製造におい
て、配列の欠陥セグメントに対する置換えとして用いる
ことができる、メモリの冗長セグメントを主配列に加え
て供給することは、一般的である。それゆえに、メモリ
・セルの更なる行または列が集積回路メモリ・デバイス
に供給される。デバイスの製造後、主配列の全てのセグ
メントがよい状態にあるかどうかを決定すべく検査され
る。配列のいずれかのセグメントが検査に不合格なら
ば、それは故障したセグメントを特徴付けるチップ上の
アドレスを記憶し、かつ欠陥セグメントの代わりに更な
るセグメントをアクセスすべく記憶されたアドレスに応
答する回路素子を用いることにより冗長セグメントによ
って置換されうる。この処理は、メモリ回路に対する製
造歩留りを著しく改良する。

【０００４】この分野における実質的な従来技術は、例
えば米国特許第 3,753,244号公報、米国特許第 4,047,1
63号公報、米国特許第 4,250,570号公報、及びMcKinney
による“A 5V 64K EPROM Utilizing Redundant Circuit
ry”, 1980 IEEE International Solid-State Circuits
Conference, 146-147頁のような出版物によって示され
る。

【０００５】

【発明が解決しようとする課題】冗長性が広く適用され
ていない一つの分野は、マスクＲＯＭのような、高密度
読取り専用メモリ（ＲＯＭ）・デバイスの分野である。
マスクＲＯＭのＲＯＭセルが製造ステップを用いてプロ
グラムされるので、更なる置換えセグメントとして他の
マスクＲＯＭセルを用いることは、不可能である。ＲＯ
Ｍセルの更なるセグメントは、故障したセグメントから
のデータで検査した後にプログラムすることができない
ので、これは、真実である。それゆえに、配列のメモリ
素子が製造後にプログラムされるように設計され、かつ
冗長素子が容易に利用されるような、プログラマブル・
メモリ・デバイスとは異なり、読取り専用メモリ回路
は、冗長性の使用をすみやかに許容しない。

【０００６】マスクＲＯＭに対する冗長性素子として単
一のポリシリコン・フローティング・ゲート・トランジ
スタを使用することが提案されている。例えば、出願番
号08/825,873号（ＰＣＴ出願番号ＰＣＴ／ＵＳ９６／１
７３００）を有している、Yiu, et alによって発明さ
れ、１９９７年４月２日に出願された、“MEMORY REDUN
DANCY CIRCUIT USING SINGLE POLYSILICON FLOATING GA
TE TRANSISTORS AS REDUNDANCY ELEMENTS ”という発明
の名称を有する同時係属出願中の米国特許出願を参照の
こと。マスクＲＯＭに対する冗長性素子としてフローテ
ィング・ゲート・トランジスタのレイアウトに関連付け
られた一つの問題は、マスクＲＯＭが非常に稠密なメモ
リ構造であるということである。それゆえに、マスクＲ
ＯＭ配列の配列構造内に適合するために、フローティン
グ・ゲート冗長性素子は、非常にコンパクトな方法で配
置されなければならない。これは、従来技術においてフ
ローティング・ゲート冗長性素子によるマスクＲＯＭ配
列の効率的な実施を妨げる。しかしながら、熱電子注入
によってプログラムされる、単一層ポリシリコン・フロ
ーティング・ゲート・トランジスタに基づくＥＰＲＯＭ
のようなセルは、マスクＲＯＭ配列の異常コア・セルを
置換えるためのよい方法である。

【０００７】メモリ配列の密度が減少し、かつ歩留りを
改良する必要性が増大すると、冗長素子を読取り専用メ
モリ・デバイスに適用することが望ましい。しかしなが
ら、冗長素子を実施する費用が冗長性によって達成され
た製造歩留りにおける利得よりも高くないように、冗長
素子は、小型でかつＲＯＭ製造処理とコンパチブルでな
ければならない。本発明の目的は、上記従来の技術にお
ける問題点に鑑み、高密度集積回路メモリに適する冗長
性アーキテクチャを提供することである。

【０００８】

【課題を解決するための手段】本発明の上記目的は、読
取り専用メモリ・セルのアレイ；アレイに結合された一
組のビット・ライン；アドレスに応じて選択された列の
アレイに記憶されたデータ値を感知する、一組のビット
・ラインに結合された、複数の感知増幅器；アレイに結
合された一組の語線；アドレスに応じてアレイのメモリ
・セルの行に読取りポテンシャルを駆動する、一組の語
線に結合された、複数の語線ドライバ；電気的にプログ
ラマブルなメモリ・セルの列に結合された余分なビット
・ライン及び余分なビット・ラインに結合された余分な
感知増幅器を含んでいる、一組の語線に結合された電気
的にプログラマブルなメモリ・セルの列；電気的にプロ
グラマブルなメモリ・セルの行に結合された余分な語線
及び余分な語線に結合された余分な語線ドライバを含ん
でいる、一組のビット・ラインに結合された電気的にプ
ログラマブルなメモリ・セルの行；及びアレイにおける
特定の行に対する置換えとして余分な行からのデータを
複数の感知増幅器に出力させるべく、余分な感知増幅器
及び余分な列の電気的にプログラマブルなメモリ・セル
に記憶されたデータに応答する余分な語線ドライバに結
合されかつ余分な感知増幅器の出力によって示された一
組の語線の特定の語線に結合されたロジックを備えてい
る集積回路メモリによって達成される。

【０００９】本発明では、余分な行の電気的にプログラ
マブルなメモリ・セルは、余分な語線から離間された
拡散語線；拡散語線と余分な語線との間の第１及び第２
の拡散領域及び、第１の拡散領域と第２の拡散領域の間
のチャネル領域；第２の拡散領域がソース端子として動
作し、第３の拡散領域がドレイン端子として動作し、か
つ余分な語線がトランジスタのゲートとして動作するよ
うに構成された、第２の拡散領域の反対側の余分な語線
に隣接する第３の拡散領域；拡散語線のセグメントの上
に重ねられ、かつ第１の拡散領域の回りでかつ第１の拡
散領域と第２の拡散領域の間のチャネル領域にわたり拡
散語線と余分な語線の間に拡張するように構成されたフ
ローティング・ゲート部材；及び第１の拡散領域と一組
のビット・ラインの第１のビット・ラインの間の第１の
接触、及び第３の拡散領域と一組のビット・ラインの第
２のビット・ラインの間の第２の接触を備えて構成され
てもよい。

【００１０】本発明では、一組のビット・ラインの第１
のビット・ラインは、グランド・ラインを備えて構成さ
れてもよい。本発明では、読取り専用メモリ・セルのア
レイは、マスク・プログラムされた読取り専用メモリ・
セルを備えて構成されてもよい。また、本発明の上記目
的は、読取り専用メモリ・セルのアレイ；アレイに結合
された一組のビット・ライン；アドレスに応じて選択さ
れた列のアレイに記憶されたデータ値を感知する、一組
のビット・ラインに結合された、複数の感知増幅器；ア
レイに結合された一組の語線；アドレスに応じてアレイ
のメモリ・セルの行に読取りポテンシャルを駆動する、
一組の語線に結合された、複数の語線ドライバ；電気的
にプログラマブルなメモリ・セルの列に結合された余分
なビット・ライン及び余分なビット・ラインに結合され
た余分な感知増幅器を含んでいる、アレイに隣接しかつ
一組の語線に結合された電気的にプログラマブルなメモ
リ・セルの列；電気的にプログラマブルなメモリ・セル
の行に結合された余分な語線及び余分な語線に結合され
た余分な語線ドライバを含んでいる、アレイに隣接しか
つ一組のビット・ラインに結合された電気的にプログラ
マブルなメモリ・セルの行；及び余分な感知増幅器及び
余分な行の電気的にプログラマブルなメモリ・セルに記
憶されたデータに応答する余分な語線ドライバに結合さ
れかつ複数の感知増幅器の余分な感知増幅器の出力によ
って示された一組のビット・ラインの特定のビット・ラ
インに結合され、かつアレイにおける特定の列に対する
置換えとして余分な列からのデータを出力すべく余分な
感知増幅器の出力に結合されたロジックを備えている集
積回路メモリによって達成される。

【００１１】本発明では、余分な列の電気的にプログラ
マブルなメモリ・セルをアレイの一組の語線に結合する
一組の語線における語線の拡張を含んでおり、かつ余分
な列の電気的にプログラマブルなメモリ・セルは、一組
の語線における特定の語線の特定の拡張から離間された
拡散語線；拡散語線と特定の拡張の間の第１及び第２の
拡散領域、及び第１の拡散領域と第２の拡散領域の間の
チャネル領域；第２の拡散がソース端子として動作し、
第３の拡散がドレイン端子として動作し、かつ特定の拡
張がトランジスタのゲートとして動作するように構成さ
れ、第２の拡散領域に反対な特定の拡張に隣接する第３
の拡散領域；拡散語線のセグメントを上に重ね、かつ、
第１の拡散領域の回りでかつ第１の拡散領域と第２の拡
散領域の間のチャネル領域にわたり拡散語線と特定の拡
張の間に拡張すべく構成されたフローティング・ゲート
部材；及び第１の拡散領域と第１の冗長ビット・ライン
の間の第１のコンタクト、及び第３の拡散領域と第２の
冗長ビット・ラインの間の第２のコンタクトを備えて構
成されてもよい。

【００１２】本発明では、第１の冗長ビット・ライン
は、グランド・ラインを備えて構成されてもよい。本発
明では、読取り専用メモリ・セルのアレイは、マスク・
プログラムされた読取り専用メモリ・セルを備えて構成
されてもよい。更に、本発明の上記目的は、読取り専用
メモリ・セルのアレイ；アレイに結合された一組のビッ
ト・ライン；一組のビット・ラインに結合され、アドレ
スに応じて選択された列のアレイに記憶されたデータ値
を感知する、複数の感知増幅器；アレイに結合された一
組の語線；一組の語線に結合され、アドレスに応じてア
レイのメモリ・セルの行に対して読取りポテンシャルを
駆動する、複数の語線ドライバ；電気的にプログラマブ
ルなメモリ・セルの列に結合された余分なビット・ライ
ン及び余分なビット・ラインに結合された余分な感知増
幅器を含んでいる、アレイに隣接しかつ一組の語線に結
合された電気的にプログラマブルなメモリ・セルの列；
電気的にプログラマブルなメモリ・セルの行に結合され
た余分な語線及び余分な語線に結合された余分な語線ド
ライバを含んでいる、アレイに隣接しかつ一組のビット
・ラインに結合された電気的にプログラマブルなメモリ
・セルの行；及びアレイの特定の行に対する置換えとし
て余分な行からデータを出力すべく複数の感知増幅器を
イネーブルするために余分な列の電気的にプログラマブ
ルなメモリ・セルに記憶されたデータに応答しかつ余分
な感知増幅器の出力によって示された一組の語線の特定
の語線に結合された第１のモード、余分な行の電気的に
プログラマブルなメモリ・セルに記憶されたデータに応
答しかつ複数の感知増幅器の感知増幅器の出力によって
示された一組のビット・ラインの特定のビット・ライ
ン、及びアレイの特定の列に対する置換えとして余分な
列からデータを出力すべく余分な感知増幅器の出力に結
合された第２のモード、及びそれによって第１及び第２
のモードの一つが選択されるモード選択回路を有してい
る、余分な感知増幅器及び余分な語線ドライバに結合さ
れたロジックを備えている集積回路メモリによって達成
される。

【００１３】本発明では、余分な行の電気的にプログラ
マブルなメモリ・セルは、余分な語線から離間された
拡散語線；拡散語線と余分な語線の間の第１及び第２の
拡散領域、及び第１の拡散領域と第２の拡散領域の間の
チャネル領域；第２の拡散がソース端子として動作し、
第３の拡散がドレイン端子として動作し、かつ余分な語
線がトランジスタのゲートとして動作するように構成さ
れた、第２の拡散領域の反対側の余分な語線に隣接する
第３の拡散領域；拡散語線のセグメントを上に重ね、か
つ第１の拡散領域の回りでかつ第１の拡散領域と第２の
拡散領域の間のチャネル領域にわたり拡散語線と余分な
語線の間に拡張すべく構成されたフローティング・ゲー
ト部材；及び第１の拡散領域と一組のビット・ラインの
第１のビット・ラインの間の第１のコンタクト、及び第
３の拡散領域と一組のビット・ラインの第２のビット・
ラインの間の第２のコンタクトを備えて構成されてもよ
い。

【００１４】本発明では、一組のビット・ラインの第１
のビット・ラインは、グランド・ラインを備えて構成さ
れてもよい。本発明では、読取り専用メモリ・セルのア
レイは、マスク・プログラムされた読取り専用メモリ・
セルを備えて構成されてもよい。本発明では、余分な列
の電気的にプログラマブルなメモリ・セルをアレイの一
組の語線に結合する一組の語線の語線の拡張を含んでお
り、かつ余分な列の電気的にプログラマブルなメモリ・
セルは、一組の語線における特定の語線の特定の拡張か
ら離間された拡散語線；拡散語線と特定の拡張の間の第
１及び第２の拡散領域、及び第１の拡散領域と第２の拡
散領域の間のチャネル領域；第２の拡散がソース端子と
して動作し、第３の拡散がドレイン端子として動作し、
かつ特定の拡張がトランジスタのゲートとして動作する
ように構成され、第２の拡散領域に反対な特定の拡張に
隣接する第３の拡散領域；拡散語線のセグメントを上に
重ね、かつ、第１の拡散領域の回りでかつ第１の拡散領
域と第２の拡散領域の間のチャネル領域にわたり拡散語
線と特定の拡張の間に拡張すべく構成されたフローティ
ング・ゲート部材；及び第１の拡散領域と第１の冗長ビ
ット・ラインの間の第１のコンタクト、及び第３の拡散
領域と第２の冗長ビット・ラインの間の第２のコンタク
トを備えて構成されてもよい。

【００１５】本発明では、第１の冗長ビット・ライン
は、グランド・ラインを備えて構成されてもよい。

【００１６】

【作用】本発明は、マスクＲＯＭのような、高密度集積
回路メモリに適する冗長性アーキテクチャを提供する。
冗長性アーキテクチャは、従来技術に対して非常に小さ
なレイアウトを有する２トランジスタ冗長性セルに基づ
く。行及び列故障モードの両方は、本発明の冗長性アー
キテクチャを用いて修理することができる。更に、本発
明の冗長性アーキテクチャは、一般的な単一の金属、単
一のポリシリコン、マスクＲＯＭ処理を用いて製造する
ことができる。本発明の別の形態によれば、故障した行
または列を特徴付けるために用いたメモリは、配列に隣
接するコンパクト・レイアウトで製造されるそれぞれ余
分な列または行を用いて実施される。それが故障した行
または列のアドレスをレジスタするためにデバイスにお
ける余分な内容アドレス可能メモリ配列に対する必要性
をイルミネートする(illuminate)ので、これは、集積回
路の空間をかなり節約する。好ましいシステムでは、余
分な列及び余分な行の両方は、新規な２トランジスタ・
フローティング・ゲート・セルを用いて、配列に隣接し
てレイアウトされる。モード選択ロジックは、デバイス
に対して選択される行または列のどちらかの置換えによ
って含まれる。置換え行モードでは、余分な列のメモリ
・セルは、置換えられるべき行を示し、かつ故障した行
の代わりに置換え語線からのデータの読取りを可能にす
るために用いられる。置換え列モードでは、余分な行の
メモリ・セルは、置換えられる列を示し、かつ配列の故
障した列の代わりに置換え列からのデータの感知を可能
にするために用いられる。

【００１７】それゆえに、本発明は、配列に結合された
一組のビット・ライン及び一組の語線を有している読取
り専用メモリ・セルの配列を備えている集積回路メモリ
を提供する。複数の感知増幅器は、アドレスに応じて選
択さた列における配列に記憶されたデータ値を感知する
一組のビット・ラインに結合される。複数の語線ドライ
バは、一組の語線に結合され、かつアドレスに応じて配
列のメモリ・セルの行に対する読取りポテンシャルを駆
動する。電気的にプログラマブルなメモリ・セルの列
は、一組の語線に結合され、かつ電気的にプログラマブ
ルなメモリ・セルの列に結合された余分なビット・ライ
ンと、余分なビット・ラインに結合された余分な感知増
幅器とを含む。電気的にプログラマブルなメモリ・セル
の行は、含まれかつ一組のビット・ラインに結合され
る。行は、電気的にプログラマブルなメモリ・セルの行
に結合された余分な語線と、余分な語線に結合された余
分な語線ドライバとを含む。ロジックが含まれておりか
つ余分な列の電気的にプログラマブルなメモリ・セルに
記憶されたデータに応答する余分な感知増幅器に結合さ
れかつ複数の感知増幅器に配列における特定の行に対す
る置換えとして余分の行からデータを出力させることが
できるように余分な感知増幅器の出力によって示された
ような一組の語線の特定の語線に結合される。代替的
に、ロジックは、余分な感知増幅器及び余分な行の電気
的にプログラマブルなメモリ・セルに記憶されたデータ
に応答する余分な語線に結合され、かつ複数の感知増幅
器における感知増幅器の出力によって示されたような一
組のビット・ラインにおける特定のビット・ライン、及
び配列における特定列に対する置換えとして余分の列か
らデータを出力すべく余分な感知増幅器の出力に結合さ
れる。上記したように、好ましい実施例では、モード選
択回路は、列置換えまたは行置換えモードのいずれかを
選択すべく含まれる。

【００１８】本発明は、また、配列における冗長行また
は冗長列での新規のフローティング・ゲート・メモリ・
セルの使用を供給する。それゆえに、本発明は、また、
メモリ・セルの配列、配列に結合された一組のビット・
ライン及び配列に結合された一組の語線を備えている集
積回路メモリを供給する。埋設拡散語線は、配列に隣接
する基板に拡散され、かつ一組の語線における語線に並
列な注入（インプラント）によって実施される。冗長語
線は、異常コア・セルに結合された一組の語線における
語線を置換えるように構成される。冗長語線は、埋設拡
散語線から離間される。埋設拡散語線と冗長語線の間の
第１及び第２の埋設拡散領域、及び第１の埋設拡散領域
と第２の埋設拡散領域の間のチャネル領域は、冗長セル
の一部を形成する。フローティング・ゲート部材は、埋
設拡散語線のセグメントの上に重ねられ(overlie) 、か
つ第１の埋設拡散領域の回りありかつ第１の拡散領域と
第２の埋設拡散領域の間のチャネル領域にわたる埋設拡
散語線と冗長語線の間に拡張すべく構成されている。第
２の埋設拡散領域と反対側の冗長語線に隣接する第３の
埋設拡散領域は、第２の埋設拡散領域がソース端子とし
て動作し、第３の埋設拡散領域がドレイン端子として動
作し、かつ冗長語線がトランジスタのゲートとして動作
するように構成される。第１のコンタクトは、第１の埋
設拡散領域と一組のビット・ラインの第１のビット・ラ
インの間で行われ、第２のコンタクトは、第３の埋設拡
散領域と一組のビット・ラインの第２のビット・ライン
の間で行われる。

【００１９】好ましいシステムでは、一組の語線におけ
る語線は、ポリシリコンのような導電性材料を備え、か
つ冗長語線は、同じ導電性材料を備え、かつ同じマスク
段階で実施することができる。一組のビット・ライン
は、ポリシリコン層の上に重ねられている金属層で形成
された金属線を備えている。第１及び第２のコンタクト
は、金属層における第１及び第２のビット・ラインの間
及び第１及び第３の埋設拡散領域の間にコンタクトを備
えている。本発明の別の形態によれば、一組のビット・
ラインにおけるビット・ラインは、メモリ・セルの配列
の上に重ねられている本質的に直線導体と、一組の語線
とを備えている。第１及び第２のビット・ラインは、冗
長セルにおいて、それぞれ第１及び第２のコンタクトま
でビット・ラインの直線拡張を本質的に含む。

【００２０】集積回路メモリでは、複数の冗長セルは、
上述したように実施され、レイアウトが冗長性セルにわ
たりビット・ラインの直線拡張を支持するので、メモリ
配列の水平ピッチ内に全て整合される。冗長性セルの二
つ以上の行は、例えば、全ての金属ビット・ラインに対
して二つのマスクＲＯＭセルが存在する場合に、マスク
ＲＯＭセルの完全な行を置換えるべく要求されうる。代
替実施例によれば、冗長性セルは、置換え列を供給すべ
く構成されている。この実施例によれば、埋設拡散語線
は、アレイ（配列）の語線の拡張に実質的に並列に構成
されている。アレイの語線は、冗長セルのトランジスタ
のチャネル領域にわたり実質的に直線拡張を有する。本
発明の更に別の実施例によれば、冗長列及び冗長行の両
方は、メモリ・セルの単一アレイに関連付けて実施され
る。

【００２１】本発明の冗長性アーキテクチャは、高密度
マスクＲＯＭデバイスで製造を容易にするためにレイア
ウトがコンパクト（小型）でかつ非常に効率的である。
効率的冗長性を供給することによって、マスクＲＯＭに
対する製造歩留りは、多いに改良される。本発明の他の
形態及び利点は、図面、以下の詳細の説明及び特許請求
の範囲を参照することにより理解されるであろう。

【００２２】

【実施例】図１が本発明の基本アーキテクチャを示して
いる、添付した図面を参照して、本発明の好ましい実施
例を詳細に説明する。図１は、本発明による電気的にプ
ログラマブルなセルを用いている行及び列冗長性を有し
ている読取り専用メモリ・デバイスを示す図である。そ
れゆえに、デバイスは、Tom D. H. Yiu によって発明さ
れた“FLAT CELL READ-ONLY INTEGRATED CIRCUIT”とい
う発明の名称の米国特許第 5,117,389号公報に記載され
ているようなマスクＲＯＭアレイ１０を含む。マスク・
プログラミング以外の技術を用いてプログラムされる読
取り専用メモリ・アレイを含んでいる、他の読取り専用
メモリ・アーキテクチャも同様に利用することができ
る。

【００２３】図１に示したような冗長性アーキテクチャ
によれば、アレイは、それによってアレイの個々のセル
がアクセスされる一組の語線１１と一組のビット・ライ
ン１２とを含む。余分な列（カラム）１３及び余分な行
（ロー）１４は、アレイ１０に隣接する、デバイス上で
実施される。余分な列１３は、語線の拡張１１Ａによっ
て一組のビット・ライン１１に結合された電気的にプロ
グラマブルなメモリ・セルの列を含む。語線の拡張１１
Ａは、アレイの語線の一組１１における語線を駆動すべ
くライン１６上のアドレスに応答する行デコーダ１５に
結合される。図では、一組１１における語線は、余分な
列１３に結合される語線の拡張１１Ａを通して駆動され
る。余分な行１４は、少なくとも一つの電気的にプログ
ラマブルなメモリ・セルがビット・ラインの一組１２の
各ラインに結合されるように、アレイのビット・ライン
の一組１２の拡張１２Ａに結合される。ビット・ライン
の一組１２の拡張１２Ａは、アレイにおける特定の列を
選択すべくライン１８上のアドレスに応答する列デコー
ダ１７に結合される。複数の感知増幅器１９は、出力と
してライン２０上にデータを供給すべく列デコーダ１７
に結合される。

【００２４】本発明によれば、行置換えについて余分な
列１３に対する余分な感知増幅器と余分や行１４に対す
る余分な語線とを含む制御ロジック２１が含まれる。ロ
ジックは、アレイにおける特定の行に対する置換えとし
て余分な行１４からデータを複数の感知増幅器に出力さ
せることができるように余分な列１３のメモリ・セルに
記憶されかつ余分な感知増幅器の出力によって示される
ような語線の一組１１における特定の語線に結合された
データに応答する。列置換えモードでは、ロジックは、
アレイにおける特定の列に対する置換えとして余分な列
１３からデータを出力するために、余分な行１４のメモ
リ・セルに記憶されかつ複数の感知増幅器１９における
感知増幅器の出力によって示されるようなビット・ライ
ン１２の一組における特定のビット・ライン及び制御ロ
ジック２１における余分な感知増幅器の出力に結合され
たデータに応答する。また、好ましいシステムでは、制
御ロジック２１は、デバイスに対する置換え行または置
換え列モードのいずれかをイネーブルするために製造中
に設定される内容アドレス可能メモリ・セルのような、
モード選択回路を含む。

【００２５】それゆえに、図１に示すようなＲＯＭデバ
イスの検査中、ＲＯＭアレイ１０における欠陥行が検出
されうる。欠陥行アドレスまたは列アドレスは、プログ
ラマブル記憶装置（好ましいシステムにおいてそれぞれ
余分な列１３または余分な行１４）に記憶され、かつ欠
陥行からのデータは、制御回路素子（図示省略）をプロ
グラミングすることによって供給されるアクセスにより
置換え行１４にプログラムされる。このアクセスは、フ
ローティング・ゲート・セルに対するプログラミング・
ポテンシャルズを供給するための特殊ピンを用いて、標
準供給電圧に基づきプログラミング電圧の生成を許容す
るチップにチャージ・ポンプを用いて、または、この分
野で知られた他の技術を用いて供給されうる。図１に示
した冗長性回路素子は、それぞれ余分な列また行におけ
る欠陥行または列アドレスの記憶に基づく。代替システ
ムは、欠陥アドレス記憶素子、アドレス・コンパレー
タ、及びアドレス入力バッファを用いる。アレイにおけ
る欠陥行または列の代わりに置換え行または列を利用す
べく動作する代替ロジック回路は、この分野で知られた
ように実施することができる。

【００２６】図２及び３は、従来技術によるフラット
な、単一フローティング・ゲート・トランジスタに基づ
く２つの冗長性セルの回路及びレイアウトを示す。図２
に示すような冗長性セルは、それが関連付けられるメモ
リ・アレイからの第１のビット・ライン１００及び第２
のビット・ライン１０１に結合される。第１のフローテ
ィング・ゲート・トランジスタＭ１のドレイン及び第２
のフローティング・ゲート・トランジスタＭ２のドレイ
ンは、第１のビット・ライン１００に結合される。フロ
ーティング・ゲート・トランジスタＭ１のソース及びフ
ローティング・ゲート・トランジスタＭ２のソースは、
第２のビット・ライン１０１に結合される。冗長語線１
０２及び１０３は、トランジスタＭ１及びＭ２の制御ゲ
ートにそれぞれ結合される。フローティング・ゲート
は、ポリシリコンの単一層によって形成される。制御ゲ
ートは、以下に説明するように突き合わせ接触(butting
contact) によって冗長語線に結合された埋設拡散制御
ゲートを含む。図３は、図２のセルのレイアウトを示
す。図３に示すように、冗長語線１０２は、アレイの上
に重ねられているポリシリコン・ラインで実施される。
冗長語線１０２に実質的に並列な埋設拡散線１０５は、
アレイにわたりレイアウトされる。埋設拡散線１０５
は、ｎ型ウェル１０６で実施された、絶縁されたｐ型拡
散線である。“Ｔ字形”フローティング・ゲート１０７
は、埋設拡散領域１０５の上に重ねられている第１の領
域と、フローティング・ゲート・メモリ・セルのチャネ
ル領域にわたり下方に拡張している第２の領域とを有す
る。埋設拡散領域１０８は、フローティング・ゲート・
メモリ・セルのソースを供給し、かつ埋設拡散領域１０
９は、フローティング・ゲート・メモリ・セルのドレイ
ンを供給する。チャネル領域は、フローティング・ゲー
ト１０７の下に横たわっている。金属接触１１０及び１
１１は、埋設拡散領域１０８及び１０９と金属ビット・
ライン１００及び１０１の間の接触を供給する。

【００２７】埋設拡散領域１０５は、埋設拡散領域から
ポリシリコン冗長語線まで伸張する金属プラグによって
実施される突き合わせ接触１１２によって冗長語線１０
２に接触する。この従来技術の冗長性セルでは、金属領
域１１２によって供給される突き合わせ接触に加えて、
金属ビット・ラインと接触するために金属接触１１０及
び１１１が用いられる。このセルは、ビット・ライン１
００と１０１の間で嵌合するが、レイアウトにおいて比
較的大きい。この従来技術設計によるセルの領域は、高
さが約５．９ミクロン、幅が約６．４ミクロンである。
よりいっそうコンパクトなフローティング・ゲート冗長
性セルを供給することが望ましい。更に、冗長性列を実
施するために使用するのに適切な冗長性セル・アーキテ
クチャを供給することが望ましい。

【００２８】図４は、本発明の冗長性セルを示す。図４
では、二つのセルが第１のビット・ライン２００と第２
のビット・ライン２０１の間に示されている。示した実
施例では、第１のビット・ライン２００は、グランド・
ライン（接地線）でありかつ第２のビット・ライン２０
１は、データ・ラインである。第１の冗長性セルは、フ
ローティング・ゲート・トランジスタＭ２とパス・ゲー
ト・トランジスタＭ１から構成されている。トランジス
タＭ２のドレインは、第１のビット・ライン２００に結
合されている。トランジスタＭ２のソースは、トランジ
スタＭ１のソースに接続されている。トランジスタＭ１
のドレインは、第２のビット・ライン２０１に接続され
ている。埋設拡散語線２０２は、フローティング・ゲー
ト・セルＭ２の制御ゲートとして動作する。

【００２９】フローティング・ゲート・セルＭ４とパス
・トランジスタＭ３から構成されたミラー・イメージ・
セルも図４に示されている。フローティング・ゲート・
トランジスタＭ４のドレインは、第１のビット・ライン
２００に接続されている。フローティング・ゲート・ト
ランジスタＭ４のソースとフローティング・ゲート・ト
ランジスタＭ３のソースは、互いに結合されている。パ
ス・トランジスタＭ３のドレインは、第２のビット・ラ
イン２０１に接続されている。フローティング・ゲート
・トランジスタＭ４の制御ゲートは、第２の埋設拡散ラ
イン２０３に接続されている。冗長語線２０４及び２０
５は、それぞれパス・トランジスタＭ１及びＭ３のゲー
トに接続されている。パス・トランジスタＭ１及びＭ３
は、冗長語線によって制御される。セルをアクセスする
ために、冗長語線並びに埋設拡散語線は、電圧を加え
る。

【００３０】図４に示した冗長性セルのレイアウトは、
図５に示す。図５は、ビット・ライン２００、ビット・
ライン２０１、ビット・ライン２１０、及びビット・ラ
イン２１１を含んでいる一組の４つのビット・ラインに
結合された４つのセルを示す。これらのビット・ライン
は、アレイのトップに重ねられ、かつビット・ラインの
マスクＲＯＭアレイから実質的に直線拡張を備えてい
る。コンタクト２２０及び２２１は、ビット・ライン２
００とビット・ライン２０１の間の第１のセルへのコン
タクトを供給する。コンタクト２２０は、埋設拡散領域
２２２に結合されている。第２の埋設拡散領域２２３
は、コンタクト２２０とコンタクト２２１の間に存在す
る。第３の埋設拡散領域２２４は、金属線２０１にコン
タクト２２１を介して結合されている。チャネル領域
は、埋設拡散領域２２４を埋設拡散領域２２３から分割
する。冗長語線２０４は、埋設拡散領域２２４と埋設拡
散領域２２３の間のチャネル領域をオーバーレイする。
これは、図４のトランジスタＭ１に対応するトランジス
タを確立する。また、チャネル領域は、埋設拡散領域２
２３を埋設拡散領域２２２から分割する。ポリシリコン
・フローティング・ゲート構造２２５は、埋設拡散領域
２２２と埋設拡散領域２２３の間のチャネル領域を上に
重ねている拡張である。それは、埋設拡散領域２２２の
まわりから埋設拡散語線２０２まで拡張する。フローテ
ィング・ゲート領域２２５は、第１のビット・ライン２
００と第２のビット・ライン２０１の間の埋設拡散語線
２２２にわたり拡張するセグメントを含む。埋設拡散語
線２０２は、埋設拡散領域２２２と埋設拡散領域２２３
の間のチャネル領域へのフローティング・ゲート素子２
２５を介する静電容量的結合によってフラット・フロー
ティング・ゲート・セルに対する制御ゲートとして動作
する。トランジスタＭ３とフローティング・ゲート・ト
ランジスタＭ４は、コンタクト２２１のまわりにミラー
・イメージ・ファッションでレイアウトされる。

【００３１】セルの同様な列もビット・ライン２１０と
２１１の間に示されている。０．４ミクロンのマスクＲ
ＯＭ処理のための図５に示したレイアウトによる冗長性
セルは、約５．３ミクロンの高さ及び約２．９６ミクロ
ンの幅を有する。幅は、図３の従来技術のセルの幅の半
分より小さい。図５の冗長性セルは、図３に示した従来
技術のセルの突き合わせ接触を有さない。これは、セル
がデコーダ構造に対する変更なしで現行フラット読取り
専用メモリ・ビット・ライン・メタル下で適合できるよ
うなよりいっそうコンパクトなレイアウトを許容する。
更に、レイアウト領域は、０．４ミクロン・フラットＲ
ＯＭ処理に対して、従来技術の約半分である。図５のセ
ルは、図３の従来技術のセルよりも多少多くの電流を消
費する。しかしながら、相違は、通常のタイミングを劣
化する程ではない。

【００３２】図６は、本発明による置換え行の実施を示
す。図６は、マスクＲＯＭセルのアレイ３００の一部を
示す。アレイ３００は、一組の語線ＷＬ０、ＷＬ１と一
組のビット・ラインＧＬ０、ＢＬ０、ＧＬ１、ＢＬ１、
ＧＬ２、．．．を含む。ビット・ラインの各対、例えば
ＧＬ０とＢＬ０の間には、二つのフラットＲＯＭセル３
０１及び３０２が存在する。フラットＲＯＭセルは、例
えば米国特許第 5,117,389号公報に記載されたように実
施される。アレイ３００では、相互参照の米国特許第5,
117,3892号に記載されたような左右バンク選択トランジ
スタを用いてアクセスされるローカル・ビット・ライン
３５０、３５１、３５２及び３５３が存在する。ビット
・ラインは、集積回路の置換えセグメントへのアレイ３
００からの対応直線拡張を含む。置換えセグメントは、
埋設拡散語線３１０、３１１、３１２、３１３及び３１
４を含んでいる、複数の埋設拡散語線を含む。埋設拡散
語線は、アレイ３００の語線ＷＬ０及びＷＬ１に実質的
に並列にレイアウトされる。埋設拡散語線から離間さ
れ、かつ並列にレイアウトされるのは、複数の冗長語線
ＲＷＬ０−ＲＷＬ７である。冗長語線は、アレイ３００
の語線ＷＬ０及びＷＬ１のように、ポリシリコンで実施
される。冗長性セルは、図３及び図４に関して上述した
ように実施される。それゆえに、埋設拡散語線３１０と
冗長語線ＲＷＬ０の間に冗長性セル３２０及び冗長性セ
ル３２１が存在する。冗長性セル３２２及び冗長性セル
３２３は、埋設拡散語線３１１と冗長語線ＲＷＬ１の間
にレイアウトされる。冗長性セル３２４及び３２５は、
埋設拡散語線３１１と冗長語線ＲＷＬ２の間に存在す
る。冗長性セル３２６及び冗長性セル３２７は、冗長語
線ＲＷＬ３と埋設拡散語線３１２の間にレイアウトされ
る。冗長性セル３２８及び３２９は、埋設拡散語線３１
２と冗長語線ＲＷＬ４の間にレイアウトされる。冗長性
セル３３０及び３３１は、冗長語線ＲＷＬ５と埋設拡散
語線３１３の間にレイアウトされる。冗長性セル３３２
及び３３３は、埋設拡散語線３１３と冗長語線ＲＷＬ６
の間にレイアウトされる。冗長性セル３３４及び３３５
は、冗長語線ＲＷＬ７と埋設拡散語線３１４の間にレイ
アウトされる。それゆえに、アレイでは８つの冗長語線
に結合された、１６の冗長セルが存在する。これは、ア
レイ３００における二つの欠陥行を置換えるための資源
を供給する。

【００３３】アレイを制御するために、埋設拡散語線３
１０−３１４の全ては、一緒に結合されるか、または並
列に駆動される。冗長語線ＲＷＬ０−ＲＷＬ８は、二つ
の通常の語線の置換えのために８つの冗長性アレイを制
御する。冗長語線ＲＷＬ０及びＲＷＬ２は、冗長語線Ｒ
ＷＬ１及びＲＷＬ３も一緒に駆動される読取りモードで
一緒に駆動される。冗長語線ＲＷＬ５及びＲＷＬ７が一
緒に駆動される間に、冗長語線ＲＷＬ４及びＲＷＬ６
は、一緒に駆動される。主アレイ３００では、全てのビ
ット・ラインに対して二つのセルが存在するので、従来
技術において知られているように、バンク左及びバンク
右のデコーディング構造が実施される。図７の実施によ
る左及び右のデコーディングは、ビット・ラインＢＬ０
の左側のセル３２０または右側のセル３２４を選択すべ
く冗長語線ＲＷＬ０またはＲＷＬ２を駆動するために用
いられる。

【００３４】それゆえに、図５から分かるように、冗長
性セルの水平ピッチは、アレイ３００で用いられた一組
のビット・ラインのレイアウト内に容易に適合する。ビ
ット・ラインは、冗長性列を通る直線拡張が設けられ、
かつ列は、アレイ３００の異常行の置換えの容易なデコ
ーディングのためにレイアウトされる。図７は、置換え
列を用いているデバイスのレイアウトを示す。この実施
例によれば、アレイ４００は、米国特許第 5,117,389号
公報に記載されるように実施される。複数の語線が存在
する。語線ドライバは、例えば８つの語線を有する行に
よって共有される。それゆえに、語線ＷＬ０は、７つの
他のバンクのセルの行にライン４１０で示したように結
合される。それゆえに、冗長性セルの垂直ピッチは、本
発明のセルで達成されるように、それがアレイの８つの
行の垂直ピッチよりも小さいならばドライバ間に適合す
る。語線ＷＬ１は、セルの７つの他のバンクの語線に矢
印４０２で示したように結合される。また、語線ＷＬ２
は、セルの７つの他のバンクに矢印４０３で示したよう
に結合される。語線ＷＬ０は、置換え列への直線拡張４
０４を含む。また、語線ＷＬ１は、直線拡張４０５を含
む。語線ＷＬ２は、直線拡張４０６を含む。第１の冗長
データ・ライン４０７、第２の冗長データ・ライン４０
８及びグランド・ライン４２１を含んでいる、冗長ビッ
ト・ラインは、デバイス上で実施される。冗長ビット・
ラインは、主アレイのビット・ラインのようなメタル・
ラインを備えている。埋設拡散語線は、語線ＷＬ０−Ｗ
Ｌ２に実質的に並列なアレイにレイアウトされ、かつ冗
長性セル４１０−４１５のフローティング・ゲート・ト
ランジスタに対する制御ゲートを供給する。全ての埋設
拡散語線ＢＤＷＬｓは、ライン４０９によって互いに結
合される。冗長性セル４１０及び４１１は、グランド・
ライン４２１へのコンタクト４２０を共有する。冗長性
セル４１２及び４１３は、グランド・ライン４２１への
コンタクト４２２を共有する。冗長性セル４１４及び４
１５は、グランド・ライン４２１へのコンタクト４２３
を共有する。冗長ビット・ライン４０７及び４０８は、
置換え列を実施するために使用する冗長性制御に結合さ
れる。図７のレイアウトによれば、主アレイの一つの列
が置換えられるならば、８つの組の冗長列が必要であ
る。二つの列だけが図７に示されている。

【００３５】図８、９、１０及び１１は、行置換えに対
して余分な列が故障した行を識別するために用いられ、
かつ列置換えに対して故障した列を識別するために余分
な行が用いられるような、本発明による行及び列置換え
に用いられる制御ロジックを示す。行置換えに対する動
作を説明するために図８及び図９を参照する。図８で
は、置換え列セルは、ブロック８００で示されかつ置換
え行セルは、ブロック８０１で示されている。置換え列
ブロック８００では、冗長ビット・ラインＲＢＬ０、グ
ランド・ビット・ライン８０２、及び冗長ビット・ライ
ンＲＢＬ１が示されている。アレイの語線ＷＬ０及びＷ
Ｌ１は、冗長列ブロック８００を通して拡張８０３及び
８０４を伴って示されている。第１のセル８０５及び第
２のセル８０６は、グランド・ライン８０２とビット・
ラインＲＢＬ０の間に接続される。第３のセル８０７及
び第４のセル８０８は、グランド・ライン８０２とビッ
ト・ラインＲＢＬ１の間に接続される。この例では、セ
ル８０６、８０７及び８０８が低しきい値を有すると同
時に、セル８０５は、高しきい値でプログラムされる。

【００３６】置換え行ブロック８０１では、冗長語線Ｒ
ＷＬ０及び冗長語線ＲＷＬ１は、置換え語線ドライバ８
１０に結合される。また、置換え行８０１のセルは、そ
れぞれ拡張８１１、８１２及び８１３によって、主アレ
イのグランド・ライＧＬ０、データ・ラインＢＬ０、及
びグランド・ラインＧＬ１を含んでいるビット・ライン
に結合される。それゆえに冗長行ブロック８０１では、
セル８１４及び８１５は、ビット・ラインＧＬ０とＢＬ
０の間及び対応冗長語線ＲＷＬ０及びＲＷＬ１に接続さ
れる。セル８１６及び８１７は、ビット・ラインＢＬ０
とビット・ラインＧＬ１の間、及び冗長語線ＲＷＬ０及
びＲＷＬ１にそれぞれ結合される。ビット・ラインＢＬ
０を含んでいるビット・ラインは、ブロック８２０で概
略的に表される感知増幅器に結合される。もちろん、実
際のシステムでは、この例ではライン８２１に感知した
データを供給する感知増幅器とアレイの間に列選択回路
素子及び他の回路が含まれる。

【００３７】冗長語線ドライバ８１０に加えて本発明に
よる制御ロジックは、余分な感知増幅器８３１とモード
選択回路８３２を含む。余分な感知増幅器８３１は、冗
長ビット・ラインＲＢＬ０及びＲＢＬ１に結合される。
行モードの回路素子の動作のタイミングを図９に示
す。図９では、主アレイをアクセスするたアドレスは、
時間間隔８５０の間に有効になる。冗長行及び冗長列に
対する埋設拡散語線は、トレース８５１で示されるよう
に高ポテンシャルに保持される。語線ＷＬ１がトレース
８５３によって示されるようにグランドのまま残ってい
る間に、行デコーディングは、この例では、時間８５２
で読取りポテンシャルに駆動される語線ＷＬ０を結果と
して生ずる。ビット・ラインＢＬ０がビット・ラインＧ
Ｌ０とＢＬ０の間の列を選択するために読取りプリチャ
ージ・ポテンシャルのまま残っている間に、時間８５４
で、ビット・ラインＧＬ０は、グランドに駆動される。
行置換えに対して、置換えビット・ラインＲＢＬ０及び
語線ＷＬ０に結合されたセル８０５の状態は、点８５５
で感知される。セル８０５が高しきい値を有するので、
感知増幅器８３１は、冗長語線ＲＷＬ０を点８５７で読
取りポテンシャルへ駆動させる。

【００３８】冗長ビット・ラインＲＢＬ１は、トレース
８５６で示したようにグランド・ポテンシャルのまま残
る。冗長語線ＲＷＬ１は、トレース８５８で示したよう
にグランド・ポテンシャルのまま残る。冗長語線を駆動
すると同時に、語線ＷＬ０及びＷＬ１に対する行デコー
ダは、不能にされる。これは、置換え行８０１から読取
られる時間８６０における合成データ出力で感知増幅器
回路素子８２０に点８５９におけるビット・ラインＢＬ
０上のデータを感知させる。この場合には、冗長語線Ｒ
ＷＬ０上の置換えセル８１４は、語線ＷＬ０によってア
ドレス指定されかつビット・ラインＧＬ０ＢＬ０の間に
見出されたＲＯＭセルに対する置換えとして選択され
る。感知増幅器８３１に結合されたロジックは、また、
特定の行が余分の行８０１によって置換えられるという
ことが検出されたときに通常のアレイに対する行デコー
ダを不能にすべくライン８３３上に信号を生成する。

【００３９】本発明のこの実施例では、各置換え行に対
して、置換え行が用いられるアレイの特定の行を示すビ
ットでプログラムすることができる置換え列が存在しな
ければならない。図８に用いられた構成部分に対して同
様な参照番号が適切に用いられるような図１０及び１１
に関して列置換えを理解することができる。それゆえ
に、置換え列８００が示されかつ置換え行８０１が示さ
れる。置換えられる列の識別子として置換え行の感知を
可能にするためにオンされるＹ−選択トランジスタ８７
０が含まれる。また、ライン８２１上の感知増幅器回路
素子８２０の出力は、“フリップ”回路８７１に供給さ
れる。フリップ回路８７１の出力は、置換え列８００に
記憶されたデータの値を供給すべくライン８７２上に供
給される。また、通常の感知増幅器８２０は、感知増幅
器冗長性制御ロジック８７４への信号ＲＥＤＳとして、
ライン８７３上にその出力を供給する。感知増幅器冗長
性制御ロジック８７４は、置換え列８００の内容によっ
て示されたような適切なデータがライン８７２上に供給
されるということを確実にするためにフリップ回路８７
１を制御するライン８７５上に制御信号ＤＡＦを生成す
べく余分な感知増幅器８３１の出力及びライン８７３上
の信号ＲＥＤＳに応答する。同様に、列モード置換え８
７６を示す内容アドレス可能メモリのような、モード選
択回路は、列置換えを可能にすべく制御ロジック８７４
に結合される。

【００４０】列置換えに対するタイミングを図１１に示
す。列置換えモードに対するアドレスは、図１１に示す
ように時間８８０で有効になる。トレース８８１で示し
たように、埋設拡散語線は、電源ポテンシャルにチャー
ジされる。行デコーディングは、この例では語線ＷＬ０
に対してアレイの語線を時間８８２で読取りポテンシャ
ルへ駆動させる。語線ＷＬ１は、トレース８８３で示す
ようにグランド・ポテンシャルのまま残る。ビット・ラ
インＧＬ０は、アレイのビット・ラインＧＬ０とビット
・ラインＢＬ０の間の列を選択すべく時間８８４でグラ
ンド・ポテンシャルへ駆動される。置換え列を可能にす
るために、選択トランジスタ８７０は、時間８８５でグ
ランド・ポテンシャルの制御信号ＹＲＰで駆動される。
また、置換え語線ＲＷＬ０は、時間８８６で読取りポテ
ンシャルへ駆動される。置換え行ＲＷＬ１は、冗長ＲＷ
Ｌ０に結合された行が置換え列を選択するために用いら
れる場合、トレース８８７で示されるようにグランド・
ポテンシャルに残される。冗長アレイの読取りポテンシ
ャルにチャージされた置換え語線ＲＷＬ０及びビット・
ラインＢＬ０で、感知増幅器８２０は、ビット・ライン
ＢＬ０のデータ８９１に応じて時間８９０で出力ＲＥＤ
Ｓを生成する。冗長感知増幅器８３１及び感知増幅器制
御回路８７４は、冗長ビット・ラインＲＢＬ０によって
示されたデータ８９３に応じて時間８９２で信号ＤＡＦ
を生成する。冗長ビット・ラインＲＢＬ１は、ライン８
９４で示したようにグランド・ポテンシャルのまま残
る。

【００４１】時間８９５で、制御信号ＹＲＰ及び置換え
語線ＲＷＬ０は、反対の状態に駆動される。これは、主
アレイを感知増幅器回路素子８２０に接続し、かつ余分
な行回路素子８０１をオフにする。従って、時間８９６
でビット・ラインＢＬ０は、欠陥列の語線ＷＬ０によっ
て示された行のアレイに記憶された実際のデータを反映
する。しかしながら、時間８９２でＤＡＦ信号は、出力
される実際のデータを示す。感知増幅器８２０は、時間
間隔８９７の間に故障した列のために間違ったデータを
供給しうるライン８２１に信号を供給する。しかしなが
ら、ＤＡＦ信号は、フリップ回路８７１に間隔８９８の
間にデータに正しいデータを示させることをもたらす。
それゆえに、置換え列は、０を記憶するが１を記憶すべ
きであるアレイのセルをフリップ回路８７１によって反
転させるべくデータ、またはフリップ回路８７１によっ
て反転されるべき０を記憶すべき１を記憶するアレイの
データでプログラムされる。アレイのデータが正しけれ
ば、それは、フリップ回路８７１によって反転されない
であろうしかつ置換え列は、実際のアレイ・データがこ
の行に対して正しいということを示している値を記憶す
る。それゆえに、例えば、特定の列の４つのデータ・ビ
ットが１１１１を読取るが、正しいデータが１０１０で
あるならば、冗長列は、０１０１を記憶する。これは、
フリップ回路に第２番目と第４番目の行に記憶されたデ
ータを正しい値に反転させる。代替的に、アレイのデー
タが００００を読取るが、正しいデータが１０１０であ
るならば、冗長列のデータもまた１０１０である。これ
は、アレイの第１番目及び第３番目のビットを１から０
に反転させる。

【００４２】従って、本発明は、従来技術において用い
られたような、故障した行及び故障した列に対するアド
レスを記憶するための更なるアドレス・レジスタの代わ
りに余分な列及び余分な行の使用を許容する。しかしな
がら、本発明の独自の冗長性セルは、より伝統的な故障
アドレス指定技術を用いることにも適している。従っ
て、一般的な従来技術のレイアウトの約半分のレイアウ
トを有する２トランジスタ冗長性セルに基づく冗長性ア
ーキテクチャが提供された。行及び列故障の両方は、本
発明の冗長性アーキテクチャを用いて修理することがで
きる。また、冗長性アレイは、コード置換えだけでなく
故障アドレス・レジスタを実施するためにも利用するこ
とができる。本発明の好ましい実施例の上述の説明は、
説明及び記載の目的で与えられた。それは、網羅的であ
ることを意図しないしまたは本発明を開示された正確な
フォームに限定することを意図しない。明らかに、多く
の変更及び変形が当業者にとって自明であろう。本発明
の範疇は、特許請求の範囲及びその同等物によって定義
されるということを意図する。

【００４３】

【発明の効果】本発明の集積回路メモリは、読取り専用
メモリ・セルのアレイ；アレイに結合された一組のビッ
ト・ライン；アドレスに応じて選択された列のアレイに
記憶されたデータ値を感知する、一組のビット・ライン
に結合された、複数の感知増幅器；アレイに結合された
一組の語線；アドレスに応じてアレイのメモリ・セルの
行に読取りポテンシャルを駆動する、一組の語線に結合
された、複数の語線ドライバ；電気的にプログラマブル
なメモリ・セルの列に結合された余分なビット・ライン
及び余分なビット・ラインに結合された余分な感知増幅
器を含んでいる、一組の語線に結合された電気的にプロ
グラマブルなメモリ・セルの列；電気的にプログラマブ
ルなメモリ・セルの行に結合された余分な語線及び余分
な語線に結合された余分な語線ドライバを含んでいる、
一組のビット・ラインに結合された電気的にプログラマ
ブルなメモリ・セルの行；及びアレイにおける特定の行
に対する置換えとして余分な行からのデータを複数の感
知増幅器に出力させるべく、余分な感知増幅器及び余分
な列の電気的にプログラマブルなメモリ・セルに記憶さ
れたデータに応答する余分な語線ドライバに結合されか
つ余分な感知増幅器の出力によって示された一組の語線
の特定の語線に結合されたロジックを備えているので、
故障した行及び故障した列に対するアドレスを記憶する
ための更なるアドレス・レジスタの代わりに余分な列及
び余分な行の使用を許容し、一般的なレイアウトの約半
分のレイアウトを有する２トランジスタ冗長性セルに基
づく冗長性アーキテクチャが提供され、行及び列故障の
両方は、本発明の冗長性アーキテクチャを用いて修理す
ることができ、また、冗長性アレイは、コード置換えだ
けでなく故障アドレス・レジスタを実施するためにも利
用することができる。

【００４４】本発明の集積回路メモリは、読取り専用メ
モリ・セルのアレイ；アレイに結合された一組のビット
・ライン；アドレスに応じて選択された列のアレイに記
憶されたデータ値を感知する、一組のビット・ラインに
結合された、複数の感知増幅器；アレイに結合された一
組の語線；アドレスに応じてアレイのメモリ・セルの行
に読取りポテンシャルを駆動する、一組の語線に結合さ
れた、複数の語線ドライバ；電気的にプログラマブルな
メモリ・セルの列に結合された余分なビット・ライン及
び余分なビット・ラインに結合された余分な感知増幅器
を含んでいる、アレイに隣接しかつ一組の語線に結合さ
れた電気的にプログラマブルなメモリ・セルの列；電気
的にプログラマブルなメモリ・セルの行に結合された余
分な語線及び余分な語線に結合された余分な語線ドライ
バを含んでいる、アレイに隣接しかつ一組のビット・ラ
インに結合された電気的にプログラマブルなメモリ・セ
ルの行；及び余分な感知増幅器及び余分な行の電気的に
プログラマブルなメモリ・セルに記憶されたデータに応
答する余分な語線ドライバに結合されかつ複数の感知増
幅器の余分な感知増幅器の出力によって示された一組の
ビット・ラインの特定のビット・ラインに結合され、か
つアレイにおける特定の列に対する置換えとして余分な
列からのデータを出力すべく余分な感知増幅器の出力に
結合されたロジックを備えているので、故障した行及び
故障した列に対するアドレスを記憶するための更なるア
ドレス・レジスタの代わりに余分な列及び余分な行の使
用を許容し、一般的なレイアウトの約半分のレイアウト
を有する２トランジスタ冗長性セルに基づく冗長性アー
キテクチャが提供され、行及び列故障の両方は、本発明
の冗長性アーキテクチャを用いて修理することができ、
また、冗長性アレイは、コード置換えだけでなく故障ア
ドレス・レジスタを実施するためにも利用することがで
きる。

【００４５】本発明の集積回路メモリは、読取り専用メ
モリ・セルのアレイ；アレイに結合された一組のビット
・ライン；一組のビット・ラインに結合され、アドレス
に応じて選択された列のアレイに記憶されたデータ値を
感知する、複数の感知増幅器；アレイに結合された一組
の語線；一組の語線に結合され、アドレスに応じてアレ
イのメモリ・セルの行に対して読取りポテンシャルを駆
動する、複数の語線ドライバ；電気的にプログラマブル
なメモリ・セルの列に結合された余分なビット・ライン
及び余分なビット・ラインに結合された余分な感知増幅
器を含んでいる、アレイに隣接しかつ一組の語線に結合
された電気的にプログラマブルなメモリ・セルの列；電
気的にプログラマブルなメモリ・セルの行に結合された
余分な語線及び余分な語線に結合された余分な語線ドラ
イバを含んでいる、アレイに隣接しかつ一組のビット・
ラインに結合された電気的にプログラマブルなメモリ・
セルの行；及びアレイの特定の行に対する置換えとして
余分な行からデータを出力すべく複数の感知増幅器をイ
ネーブルするために余分な列の電気的にプログラマブル
なメモリ・セルに記憶されたデータに応答しかつ余分な
感知増幅器の出力によって示された一組の語線の特定の
語線に結合された第１のモード、余分な行の電気的にプ
ログラマブルなメモリ・セルに記憶されたデータに応答
しかつ複数の感知増幅器の感知増幅器の出力によって示
された一組のビット・ラインの特定のビット・ライン、
及びアレイの特定の列に対する置換えとして余分な列か
らデータを出力すべく余分な感知増幅器の出力に結合さ
れた第２のモード、及びそれによって第１及び第２のモ
ードの一つが選択されるモード選択回路を有している、
余分な感知増幅器及び余分な語線ドライバに結合された
ロジックを備えているので、故障した行及び故障した列
に対するアドレスを記憶するための更なるアドレス・レ
ジスタの代わりに余分な列及び余分な行の使用を許容
し、一般的なレイアウトの約半分のレイアウトを有する
２トランジスタ冗長性セルに基づく冗長性アーキテクチ
ャが提供され、行及び列故障の両方は、本発明の冗長性
アーキテクチャを用いて修理することができ、また、冗
長性アレイは、コード置換えだけでなく故障アドレス・
レジスタを実施するためにも利用することができる。

【図面の簡単な説明】

【図１】選択可能な行置換えモードまたは列置換えモー
ドを伴う本発明による電気的にプログラマブルなメモリ
・セルの置換え行及び置換え列を含んでいるマスクＲＯ
Ｍ集積回路メモリの簡略化されたブロック図である。

【図２】従来技術のフローティング・ゲート冗長性セル
の設計を示す図である。

【図３】一つの例示システムにおける図２の従来技術の
フローティング・ゲート冗長性セルのレイアウトを示す
図である。

【図４】本発明の２トランジスタ、フローティング・ゲ
ート・セルを示す図である。

【図５】本発明の２トランジスタ、フローティング・ゲ
ート・セルのレイアウトを示す図である。

【図６】本発明により実施される置換え行を有している
マスクＲＯＭ集積回路の概略図である。

【図７】本発明により実施される置換え列を有している
マスクＲＯＭ集積回路の概略図である。

【図８】行置換えモードにおける本発明の動作を示して
いる概略図である。

【図９】図８の行置換えモードの動作を示しているタイ
ミング図である。

【図１０】列置換えモードにおける本発明の動作を示し
ている概略図である。

【図１１】図１０の列置換えモードの動作を示している
タイミング図である。

【符号の説明】

１０ＲＯＭアレイ１１一組の語線１１Ａ語線の拡張１２一組のビット・ライン１３冗長性列（余分な列）１４冗長性行（余分な行）１５行デコーダ１６、１８、２０ライン１７列デコーダ１９感知増幅器２１制御ロジック

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】読取り専用メモリ・セルのアレイ；前記
アレイに結合された一組のビット・ライン；アドレスに
応じて選択された列の前記アレイに記憶されたデータ値
を感知する、前記一組のビット・ラインに結合された、
複数の感知増幅器；前記アレイに結合された一組の語
線；アドレスに応じて前記アレイのメモリ・セルの行に
読取りポテンシャルを駆動する、前記一組の語線に結合
された、複数の語線ドライバ；電気的にプログラマブル
なメモリ・セルの列に結合された余分なビット・ライン
及び前記余分なビット・ラインに結合された余分な感知
増幅器を含んでいる、前記一組の語線に結合された電気
的にプログラマブルなメモリ・セルの列；電気的にプロ
グラマブルなメモリ・セルの行に結合された余分な語線
及び前記余分な語線に結合された余分な語線ドライバを
含んでいる、前記一組のビット・ラインに結合された電
気的にプログラマブルなメモリ・セルの行；及びアレイ
における特定の行に対する置換えとして余分な行からの
データを複数の感知増幅器に出力させるべく、前記余分
な感知増幅器及び前記余分な列の電気的にプログラマブ
ルなメモリ・セルに記憶されたデータに応答する前記余
分な語線ドライバに結合されかつ前記余分な感知増幅器
の出力によって示された前記一組の語線の特定の語線に
結合されたロジックを備えていることを特徴とする集積
回路メモリ。
【請求項２】前記余分な行の前記電気的にプログラマ
ブルなメモリ・セルは、前記余分な語線から離間された拡散語線；前記拡散語線
と前記余分な語線との間の第１及び第２の拡散領域及
び、前記第１の拡散領域と前記第２の拡散領域の間のチ
ャネル領域；前記第２の拡散領域がソース端子として動
作し、前記第３の拡散領域がドレイン端子として動作
し、かつ前記余分な語線がトランジスタのゲートとして
動作するように構成された、前記第２の拡散領域の反対
側の前記余分な語線に隣接する第３の拡散領域；前記拡
散語線のセグメントの上に重ねられ、かつ前記第１の拡
散領域の回りでかつ前記第１の拡散領域と前記第２の拡
散領域の間のチャネル領域にわたり前記拡散語線と前記
余分な語線の間に拡張するように構成されたフローティ
ング・ゲート部材；及び前記第１の拡散領域と前記一組
のビット・ラインの第１のビット・ラインの間の第１の
接触、及び前記第３の拡散領域と前記一組のビット・ラ
インの第２のビット・ラインの間の第２の接触を備えて
いることを特徴とする請求項１に記載の集積回路セル。
【請求項３】前記一組のビット・ラインの前記第１の
ビット・ラインは、グランド・ラインを備えていること
を特徴とする請求項２に記載の集積回路メモリ。
【請求項４】前記読取り専用メモリ・セルのアレイ
は、マスク・プログラムされた読取り専用メモリ・セル
を備えていることを特徴とする請求項１に記載の集積回
路メモリ。
【請求項５】読取り専用メモリ・セルのアレイ；前記
アレイに結合された一組のビット・ライン；アドレスに
応じて選択された列の前記アレイに記憶されたデータ値
を感知する、前記一組のビット・ラインに結合された、
複数の感知増幅器；前記アレイに結合された一組の語
線；アドレスに応じて前記アレイのメモリ・セルの行に
読取りポテンシャルを駆動する、前記一組の語線に結合
された、複数の語線ドライバ；電気的にプログラマブル
なメモリ・セルの列に結合された余分なビット・ライン
及び前記余分なビット・ラインに結合された余分な感知
増幅器を含んでいる、前記アレイに隣接しかつ前記一組
の語線に結合された電気的にプログラマブルなメモリ・
セルの列；電気的にプログラマブルなメモリ・セルの行
に結合された余分な語線及び前記余分な語線に結合され
た余分な語線ドライバを含んでいる、前記アレイに隣接
しかつ前記一組のビット・ラインに結合された電気的に
プログラマブルなメモリ・セルの行；及び前記余分な感
知増幅器及び前記余分な行の電気的にプログラマブルな
メモリ・セルに記憶されたデータに応答する前記余分な
語線ドライバに結合されかつ前記複数の感知増幅器の前
記余分な感知増幅器の出力によって示された前記一組の
ビット・ラインの特定のビット・ラインに結合され、か
つアレイにおける特定の列に対する置換えとして余分な
列からのデータを出力すべく余分な感知増幅器の出力に
結合されたロジックを備えていることを特徴とする集積
回路メモリ。
【請求項６】余分な列の電気的にプログラマブルなメ
モリ・セルをアレイの一組の語線に結合する一組の語線
における語線の拡張を含んでおり、かつ前記余分な列の
電気的にプログラマブルなメモリ・セルは、前記一組の語線における特定の語線の特定の拡張から離
間された拡散語線；前記拡散語線と前記特定の拡張の間
の第１及び第２の拡散領域、及び前記第１の拡散領域と
前記第２の拡散領域の間のチャネル領域；前記第２の拡
散がソース端子として動作し、前記第３の拡散がドレイ
ン端子として動作し、かつ前記特定の拡張がトランジス
タのゲートとして動作するように構成され、前記第２の
拡散領域に反対な前記特定の拡張に隣接する第３の拡散
領域；前記拡散語線のセグメントを上に重ね、かつ、前
記第１の拡散領域の回りでかつ前記第１の拡散領域と前
記第２の拡散領域の間の前記チャネル領域にわたり前記
拡散語線と前記特定の拡張の間に拡張すべく構成された
フローティング・ゲート部材；及び前記第１の拡散領域
と前記第１の冗長ビット・ラインの間の第１のコンタク
ト、及び前記第３の拡散領域と前記第２の冗長ビット・
ラインの間の第２のコンタクトを備えていることを特徴
とする請求項５に記載の集積回路。
【請求項７】前記第１の冗長ビット・ラインは、グラ
ンド・ラインを備えていることを特徴とする請求項６に
記載の集積回路メモリ。
【請求項８】前記読取り専用メモリ・セルのアレイ
は、マスク・プログラムされた読取り専用メモリ・セル
を備えていることを特徴とする請求項５に記載の集積回
路メモリ。
【請求項９】読取り専用メモリ・セルのアレイ；前記
アレイに結合された一組のビット・ライン；前記一組の
ビット・ラインに結合され、アドレスに応じて選択され
た列の前記アレイに記憶されたデータ値を感知する、複
数の感知増幅器；前記アレイに結合された一組の語線；
前記一組の語線に結合され、アドレスに応じて前記アレ
イのメモリ・セルの行に対して読取りポテンシャルを駆
動する、複数の語線ドライバ；電気的にプログラマブル
なメモリ・セルの列に結合された余分なビット・ライン
及び前記余分なビット・ラインに結合された余分な感知
増幅器を含んでいる、前記アレイに隣接しかつ前記一組
の語線に結合された電気的にプログラマブルなメモリ・
セルの列；電気的にプログラマブルなメモリ・セルの行
に結合された余分な語線及び前記余分な語線に結合され
た余分な語線ドライバを含んでいる、前記アレイに隣接
しかつ前記一組のビット・ラインに結合された電気的に
プログラマブルなメモリ・セルの行；及び前記アレイの
前記特定の行に対する置換えとして前記余分な行からデ
ータを出力すべく複数の感知増幅器をイネーブルするた
めに前記余分な列の電気的にプログラマブルなメモリ・
セルに記憶されたデータに応答しかつ前記余分な感知増
幅器の出力によって示された前記一組の語線の特定の語
線に結合された第１のモード、前記余分な行の電気的に
プログラマブルなメモリ・セルに記憶されたデータに応
答しかつ前記複数の感知増幅器の感知増幅器の出力によ
って示された前記一組のビット・ラインの特定のビット
・ライン、及び前記アレイの前記特定の列に対する置換
えとして前記余分な列からデータを出力すべく前記余分
な感知増幅器の出力に結合された第２のモード、及びそ
れによって前記第１及び第２のモードの一つが選択され
るモード選択回路を有している、前記余分な感知増幅器
及び前記余分な語線ドライバに結合されたロジックを備
えていることを特徴とする集積回路メモリ。
【請求項１０】前記余分な行の前記電気的にプログラ
マブルなメモリ・セルは、前記余分な語線から離間された拡散語線；前記拡散語線
と前記余分な語線の間の第１及び第２の拡散領域、及び
前記第１の拡散領域と前記第２の拡散領域の間のチャネ
ル領域；前記第２の拡散がソース端子として動作し、前
記第３の拡散がドレイン端子として動作し、かつ前記余
分な語線がトランジスタのゲートとして動作するように
構成された、前記第２の拡散領域の反対側の前記余分な
語線に隣接する第３の拡散領域；前記拡散語線のセグメ
ントを上に重ね、かつ前記第１の拡散領域の回りでかつ
前記第１の拡散領域と前記第２の拡散領域の間の前記チ
ャネル領域にわたり前記拡散語線と前記余分な語線の間
に拡張すべく構成されたフローティング・ゲート部材；
及び前記第１の拡散領域と前記一組のビット・ラインの
前記第１のビット・ラインの間の第１のコンタクト、及
び前記第３の拡散領域と前記一組のビット・ラインの前
記第２のビット・ラインの間の第２のコンタクトを備え
ていることを特徴とする請求項９に記載の集積回路メモ
リ。
【請求項１１】前記一組のビット・ラインの前記第１
のビット・ラインは、グランド・ラインを備えているこ
とを特徴とする請求項１０に記載の集積回路メモリ。
【請求項１２】前記読取り専用メモリ・セルのアレイ
は、マスク・プログラムされた読取り専用メモリ・セル
を備えていることを特徴とする請求項９に記載の集積回
路メモリ。
【請求項１３】前記余分な列の前記電気的にプログラ
マブルなメモリ・セルを前記アレイの前記一組の語線に
結合する前記一組の語線の語線の拡張を含んでおり、か
つ前記余分な列の電気的にプログラマブルなメモリ・セ
ルは、前記一組の語線における特定の語線の特定の拡張から離
間された拡散語線；前記拡散語線と前記特定の拡張の間
の第１及び第２の拡散領域、及び前記第１の拡散領域と
前記第２の拡散領域の間のチャネル領域；前記第２の拡
散がソース端子として動作し、前記第３の拡散がドレイ
ン端子として動作し、かつ前記特定の拡張がトランジス
タのゲートとして動作するように構成され、前記第２の
拡散領域に反対な前記特定の拡張に隣接する第３の拡散
領域；前記拡散語線のセグメントを上に重ね、かつ、前
記第１の拡散領域の回りでかつ前記第１の拡散領域と前
記第２の拡散領域の間の前記チャネル領域にわたり前記
拡散語線と前記特定の拡張の間に拡張すべく構成された
フローティング・ゲート部材；及び前記第１の拡散領域
と前記第１の冗長ビット・ラインの間の第１のコンタク
ト、及び前記第３の拡散領域と前記第２の冗長ビット・
ラインの間の第２のコンタクトを備えていることを特徴
とする請求項９に記載の集積回路メモリ。
【請求項１４】前記第１の冗長ビット・ラインは、グ
ランド・ラインを備えていることを特徴とする請求項１
３に記載の集積回路メモリ。