JPS6018018A - Ｃｍｏｓゲ−ト回路 - Google Patents
Ｃｍｏｓゲ−ト回路Info
- Publication number
- JPS6018018A JPS6018018A JP58126665A JP12666583A JPS6018018A JP S6018018 A JPS6018018 A JP S6018018A JP 58126665 A JP58126665 A JP 58126665A JP 12666583 A JP12666583 A JP 12666583A JP S6018018 A JPS6018018 A JP S6018018A
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- JP
- Japan
- Prior art keywords
- circuit
- input
- channel
- gate
- network
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1738—Controllable logic circuits using cascode switch logic [CSL] or cascode emitter coupled logic [CECL]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
路構成に関するもので、特に入力の比較的多いゲート回
路、デコーダ回路に関するものである。
路、デコーダ回路に関するものである。
説明をわかシ易くするために具体的な論理関数を取シ上
げて説明する。例としてＡ 、 Ｂ 、 Ｃ、Ｄの４人
力の論理関数１ （Ａ 、 Ｂ＋Ｃ＋Ｄ ）を取り上げ
る。
げて説明する。例としてＡ 、 Ｂ 、 Ｃ、Ｄの４人
力の論理関数１ （Ａ 、 Ｂ＋Ｃ＋Ｄ ）を取り上げ
る。
この論理関数を実現する従来の０Ｍ０８回路は第１図に
示す回路である。図中１〜４はＰチャネル・トラン・ジ
スタ、６〜９はＮチャネル・トランジスタで５は出力で
あるｃｌＰチャネル・トランジスタの回路網１（）とＮ
チャネル争トヲンジスタノ回路網１１は電源と出力５の
間の２端子回路とすると、出力をＶＳａにする入力に対
しては各々、開・閉となり、出力をＶＤＤにする入力に
対・しては逆に閉・開となる。一般的に言えば、従来の
ゲート回路は入力の値に応じて閉・開となる回路網ｌＯ
と逆に開・閉となる回路網１１を第２図のよう岐接続し
たものである。この従来のゲート回路で鉱入力の数が増
すと、閉じた回路網中の直列になるトランジスタが多く
なるため抵抗が犬きくなシ、また、出力ノードに接続さ
れるＮチャネルｅトヲンジスタのドレイン電極の数が増
すため容量が大きくなる。
示す回路である。図中１〜４はＰチャネル・トラン・ジ
スタ、６〜９はＮチャネル・トランジスタで５は出力で
あるｃｌＰチャネル・トランジスタの回路網１（）とＮ
チャネル争トヲンジスタノ回路網１１は電源と出力５の
間の２端子回路とすると、出力をＶＳａにする入力に対
しては各々、開・閉となり、出力をＶＤＤにする入力に
対・しては逆に閉・開となる。一般的に言えば、従来の
ゲート回路は入力の値に応じて閉・開となる回路網ｌＯ
と逆に開・閉となる回路網１１を第２図のよう岐接続し
たものである。この従来のゲート回路で鉱入力の数が増
すと、閉じた回路網中の直列になるトランジスタが多く
なるため抵抗が犬きくなシ、また、出力ノードに接続さ
れるＮチャネルｅトヲンジスタのドレイン電極の数が増
すため容量が大きくなる。
その結果ゲートの遅延が犬きくなるという欠点があった
。特にＰチャネル・トランジスタはオン抵抗が大きいた
め出力の立上フの遅延の増加は著しく、このようなゲー
トを使った設計には充分注意を払わねばならなかった。
。特にＰチャネル・トランジスタはオン抵抗が大きいた
め出力の立上フの遅延の増加は著しく、このようなゲー
トを使った設計には充分注意を払わねばならなかった。
本発明はこの欠点を解決しようとするものである。第３
図は本発明の実施例を示す回路図である。
図は本発明の実施例を示す回路図である。
第４図は、例に上げた論理関数と本発明の回路で実施し
た例である。１７〜２０はＮチャネル・トランジスタで
回路網１２を構成する。２ｉ −２４もＮチャネル・ト
ランジスタで回路網１１を構成する。回路網１］と１２
はある入力に対して一方が閉となれば他方は開となるよ
う構成しなければならない。このようにするにはトラン
ジスタの接続関係を従来の回路（第１図）のＰチャネル
側の回路網１０と同じにしＰチャネル・トランジスタを
Ｎチャネル拳トヲンジスタで置き換え、かつ、それらの
ゲート電極に反転信号を加えればよい。１３と１４はＰ
チャネル・トランジスタで各々のゲートは互いのドレイ
ン電極１６と１５に接続されている。今、回路網１２が
閉、１１が開とするとトランジスタ１４のゲート電極は
Ｖａ＆とな）オンし、そのドレイン電極１６はＶＤＤと
なり、トランジスタ１３のゲート電圧もＶＤＤとなり、
トランジスタ１３はオフになる。回路網１１と１２の開
閉が逆になるとトランジスタｌ：４ 、１４のオン・オ
フも逆になる。したがってドレイン電極Ｉ６は回路網１
１を閉にする入力に対してはＶＳＳ 、開にする入力に
対してはＶＤＤを出力する。ドレイン電Ｖｉ、１５は１
６の反転出力となる。この回路では比較的オン抵抗の小
さいＮチャネル・トランジスタで回路が組凍れているた
め閉状態での抵抗が小さく、また回路網の負荷はＰチャ
ネル・トランジスタ１３又は１４のゲート容量とドレイ
ン容量のみであるので、従来の回路よル入力数の増加に
対して遅延の増加を小さくすることができる。つまシ、
本発明の回路には多入力の論理回路の遅延時間を小さく
すると−う長所がある。反転入力を必要とする点は反転
信号を作り出すためのゲート回路も追加になるが、デコ
ーダ回路のように入力が反転信号と組になっている回路
ではゲートの増加にはならないのでゲート回路に向いて
いる。特にマイクロ・コンピュータの命令デコーダのよ
うに入力数が多いデコーダに向いている。
た例である。１７〜２０はＮチャネル・トランジスタで
回路網１２を構成する。２ｉ −２４もＮチャネル・ト
ランジスタで回路網１１を構成する。回路網１］と１２
はある入力に対して一方が閉となれば他方は開となるよ
う構成しなければならない。このようにするにはトラン
ジスタの接続関係を従来の回路（第１図）のＰチャネル
側の回路網１０と同じにしＰチャネル・トランジスタを
Ｎチャネル拳トヲンジスタで置き換え、かつ、それらの
ゲート電極に反転信号を加えればよい。１３と１４はＰ
チャネル・トランジスタで各々のゲートは互いのドレイ
ン電極１６と１５に接続されている。今、回路網１２が
閉、１１が開とするとトランジスタ１４のゲート電極は
Ｖａ＆とな）オンし、そのドレイン電極１６はＶＤＤと
なり、トランジスタ１３のゲート電圧もＶＤＤとなり、
トランジスタ１３はオフになる。回路網１１と１２の開
閉が逆になるとトランジスタｌ：４ 、１４のオン・オ
フも逆になる。したがってドレイン電極Ｉ６は回路網１
１を閉にする入力に対してはＶＳＳ 、開にする入力に
対してはＶＤＤを出力する。ドレイン電Ｖｉ、１５は１
６の反転出力となる。この回路では比較的オン抵抗の小
さいＮチャネル・トランジスタで回路が組凍れているた
め閉状態での抵抗が小さく、また回路網の負荷はＰチャ
ネル・トランジスタ１３又は１４のゲート容量とドレイ
ン容量のみであるので、従来の回路よル入力数の増加に
対して遅延の増加を小さくすることができる。つまシ、
本発明の回路には多入力の論理回路の遅延時間を小さく
すると−う長所がある。反転入力を必要とする点は反転
信号を作り出すためのゲート回路も追加になるが、デコ
ーダ回路のように入力が反転信号と組になっている回路
ではゲートの増加にはならないのでゲート回路に向いて
いる。特にマイクロ・コンピュータの命令デコーダのよ
うに入力数が多いデコーダに向いている。
本発明からＰチャネル・トランジスタとＮチャネル・ト
ランジスタを入れ換えた論理回路は容易に考えつくもの
であるが、しかも、Ｐチャネル・トランジスタのオン抵
抗が大きいことを考えると有用性の低いものである。
ランジスタを入れ換えた論理回路は容易に考えつくもの
であるが、しかも、Ｐチャネル・トランジスタのオン抵
抗が大きいことを考えると有用性の低いものである。
第１図、第２図は従来のＣ，ＭＯＥ論理回路を示す図。
１〜４：Ｐチャネル・トランジスタ
６〜９：Ｎチヤネル・トランジスタ
５：出力
川：Ｐチャネル・トランジスタの回路網１１ ： Ｎチ
ャネル・トランジスタの回路網第３図、第４図は本発明
の実施例である論理回路を示す図。 １３ 、１４ ： Ｐチャネル・トランジスタ１５ 、
１６ ： ）ヲンジスタ１３ 、１４のドレイン電極で
あると同時に互いに反転した出力であ る。 １２：Ｎチャネル会トヲンジスタの回路網１７〜２４：
Ｎチャネル拳トヲンジスタ以 上 出願人 株式会社諏訪精工舎 ｖＯＤ Ｖ’ｏｐ ８１ 図 市２図 第６図 １１
ャネル・トランジスタの回路網第３図、第４図は本発明
の実施例である論理回路を示す図。 １３ 、１４ ： Ｐチャネル・トランジスタ１５ 、
１６ ： ）ヲンジスタ１３ 、１４のドレイン電極で
あると同時に互いに反転した出力であ る。 １２：Ｎチャネル会トヲンジスタの回路網１７〜２４：
Ｎチャネル拳トヲンジスタ以 上 出願人 株式会社諏訪精工舎 ｖＯＤ Ｖ’ｏｐ ８１ 図 市２図 第６図 １１
Claims (1)
- ０ＭＯ８・工Ｃのゲート回路に於て、複数の入力信号と
該入力信号の反転入力信号を入力とし、ソース電極を電
源の高電圧側（以後ＶＤＤと呼ぶ）に接続し、ドレイン
電極を互いのゲート電極と接続した２つのＰチャネル・
トランジスタと、該２つのトランジスタのドレイン電極
と電源の低電圧側（以後ＶＳＳと呼ぶ）との間に接続さ
れ前記入力をゲート電極に加え入力値に応じて開・閉と
なるＮチャネル・トランジスタの回路網と前記反転入力
をゲート電極に加え入力値に対し該回路網とは開閉が逆
になるＮチャネル・トランジスタの回路網との２つの回
路網から成り、前記Ｐチャネルトランジスタのドレイン
電極よシ出力を得ることを特徴とするＣＭＯＳゲート回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126665A JPS6018018A (ja) | 1983-07-12 | 1983-07-12 | Ｃｍｏｓゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126665A JPS6018018A (ja) | 1983-07-12 | 1983-07-12 | Ｃｍｏｓゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6018018A true JPS6018018A (ja) | 1985-01-30 |
Family
ID=14940836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58126665A Pending JPS6018018A (ja) | 1983-07-12 | 1983-07-12 | Ｃｍｏｓゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018018A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5749877A (en) * | 1980-09-09 | 1982-03-24 | Nec Corp | Distance measuring device |
| US4833347A (en) * | 1986-02-28 | 1989-05-23 | Honeywell, Inc. | Charge disturbance resistant logic circuits utilizing true and complement input control circuits |
| US4937473A (en) * | 1988-10-04 | 1990-06-26 | Honeywell, Inc. | Switching state retention circuit |
| WO2002051006A1 (de) * | 2000-12-20 | 2002-06-27 | Infineon Technologies Ag | Schaltungsanordnung zur pegelerhöhung, insbesondere zum ansteuern einer programmierbaren verbindung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5058972A (ja) * | 1973-09-25 | 1975-05-22 |
-
1983
- 1983-07-12 JP JP58126665A patent/JPS6018018A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5058972A (ja) * | 1973-09-25 | 1975-05-22 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5749877A (en) * | 1980-09-09 | 1982-03-24 | Nec Corp | Distance measuring device |
| US4833347A (en) * | 1986-02-28 | 1989-05-23 | Honeywell, Inc. | Charge disturbance resistant logic circuits utilizing true and complement input control circuits |
| US4937473A (en) * | 1988-10-04 | 1990-06-26 | Honeywell, Inc. | Switching state retention circuit |
| WO2002051006A1 (de) * | 2000-12-20 | 2002-06-27 | Infineon Technologies Ag | Schaltungsanordnung zur pegelerhöhung, insbesondere zum ansteuern einer programmierbaren verbindung |
| US6856186B2 (en) | 2000-12-20 | 2005-02-15 | Infineon Technologies Ag | Circuit configuration for level boosting, in particular for driving a programmable link |
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