JPH04220011A - 制御入力付きラッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に用い
られる制御入力付きラッチ回路に関するものである。

【０００２】

【従来の技術】従来の制御入力付きラッチ回路の一例を
第３図に示す。

【０００３】第３図において、１０はＮチャネルトラン
スファゲートであって、その入力は、ノード３２のラッ
チのデータ入力と、ノード３４のイネーブル入力である
。このトランスファゲート１０の出力（つまりノード４
４）は、２入力ＮＡＮＤゲート１２の一方の入力に接続
される。ノード３０のラッチのリセット入力が２入力Ｎ
ＡＮＤゲート１２の他方の入力に接続される。２入力Ｎ
ＡＮＤゲート１２の出力（ノード３８）は、インバータ
１４の入力と、ラッチのデータ反転出力と、データを保
持するためのインバータ１６の入力に接続され、前記イ
ンバータ１４の出力は、ラッチのデータ出力（ノード３
６）に接続される。２入力ＮＡＮＤゲート１２の出力デ
ータを保持するためのインバータ１６の出力は、Ｎチャ
ネルトランスファゲート１０の出力と２入力ＮＡＮＤゲ
ート１２の一方の入力であるノード４４に接続される。

【０００４】次に、第３図に示すラッチ回路の動作を説
明する。ここでは、“Ｈ”をｈｉｇｈレベル、“Ｌ”を
ｌｏｗ　レベルとする。ノード３０のラッチのリセット
入力が“Ｈ”のとき、このラッチ回路は通常のラッチと
して機能する。つまり、ノード３４のラッチのイネーブ
ル入力が“Ｈ”のとき、トランスファゲート１０はＯＮ
し、このＯＮ状態ではノード３２のラッチのデータ入力
のレベルが２入力ＮＡＮＤゲート１２により反転され、
インバータ１４により再度反転され、ノード３２のラッ
チのデータ入力のレベルと同じレベルがラッチのデータ
出力（ノード３６）に出力される。また、ノード３４の
ラッチのイネーブル入力が“Ｌ”のとき、トランスファ
ゲート１０はＯＦＦし、このＯＦＦ状態では２入力ＮＡ
ＮＤゲート１２とインバータ１６とにより形成されるル
ープでもってデータが保持され、ノード３４のラッチの
イネーブル入力が“Ｈ”の時に出力されていたレベルが
そのまま出力される。

【０００５】一方、ノード３０のラッチのリセット入力
が“Ｌ”となると、２入力ＮＡＮＤゲート１２の出力（
ノード３８）は常に“Ｈ”となり、インバータ１４の出
力、つまりノード３６のラッチのデータ出力は常に“Ｌ
”となる。このとき、データを保持するためのインバー
タ１６の出力（ノード４４）は駆動されて“Ｌ”となる
。

【０００６】従来の制御入力付きラッチ回路の他の一例
を第４図に示す。

【０００７】第４図において、５０はＮチャネルトラン
スファゲートであって、その入力は、ノード８２のラッ
チのデータ入力と、ノード８４のイネーブル入力である
。このトランスファゲート５０の出力（つまりノード９
４）は、２入力ＮＯＲゲート５２の一方の入力に接続さ
れる。ノード８０のラッチのセット入力が前記２入力Ｎ
ＯＲゲート５２の他方の入力に接続される。この２入力
ＮＯＲゲート５２の出力（ノード８８）は、インバータ
５４の入力と、ラッチのデータ反転出力と、データを保
持するためのインバータ５６の入力とに接続され、前記
インバータ５４の出力はラッチのデータ出力（ノード８
６）に接続される。２入力ＮＯＲゲート５２の出力デー
タを保持するためのインバータ５６の出力は、Ｎチャネ
ルトランスファゲート５０の出力と２入力ＮＯＲゲート
５２の一方の入力であるノード９４に接続される。

【０００８】次に、第４図のラッチ回路の動作を説明す
る。ノード８０のラッチのセット入力が“Ｌ”のとき、
このラッチ回路は通常のラッチとして機能する。即ち、
ノード８４のラッチのイネーブル入力が“Ｈ”のとき、
Ｎチャネルトランスファゲート５０はＯＮし、このＯＮ
状態ではノード８２のラッチのデータ入力のレベルが２
入力ＮＯＲゲート５２により反転され、インバータ５４
により再度反転されて、ノード８２のラッチのデータ入
力のレベルと同じレベルがラッチのデータ出力（ノード
８６）に出力される。また、ノード８４のラッチのイネ
ーブル入力が“Ｌ”のとき、Ｎチャネルトランスファゲ
ート５０はＯＦＦし、このＯＦＦ状態では２入力ＮＯＲ
ゲート５２とインバータ５６とにより形成されるループ
でもってデータが保持され、ノード８４のラッチのイネ
ーブル入力が“Ｈ”の時に出力されていたレベルがその
まま出力される。

【０００９】一方、ノード８０のラッチのセット入力が
“Ｈ”になると、２入力ＮＯＲゲート５２の出力（ノー
ド８８）は常に“Ｌ”となり、インバータ５４の出力、
つまりノード８６のラッチのデータ出力は常に“Ｈ”と
なる。このとき、データを保持するためのインバータ５
６の出力（ノード９４）は駆動されて“Ｈ”となる。

【００１０】

【発明が解決しようとする課題】しかしながら、前記第
３図に示すようなリセット入力付きラッチ回路において
は、ノード３４のラッチのイネーブル入力が“Ｈ”で、
且つノード３２のラッチのデータ入力が“Ｈ”のとき、
Ｎチャネルトランスファゲート１０の出力（ノード４４
）は“Ｈ”となるが、このときノード３０のラッチのリ
セット入力が“Ｌ”になると、２入力ＮＡＮＤゲート１
２の出力（ノード３８）は常に“Ｈ”となり、これに伴
いデータを保持するためのインバータ１６の出力（ノー
ド４４）は駆動されて常に“Ｌ”となるため、データの
コンテンションが生じ、電流が流れ続けてしまったり、
又は信頼性が著しく低下するという課題があった。 また、前記の欠点を防ぐためにはリセット時にトランス
ファゲート１０をＯＦＦしなければならず、そのために
ゲート数が増加し、動作時間も増加するという課題があ
った。

【００１１】また、第４図に示すようなセット入力付き
ラッチ回路においては、ノード８４のラッチのイネーブ
ル入力が“Ｈ”で且つノード８２のラッチのデータ入力
が“Ｌ”のときに、トランスファゲート５０の出力（ノ
ード９４）は“Ｌ”となるが、このときノード８０のラ
ッチのセット入力が“Ｈ”になると、２入力ＮＯＲゲー
ト５２の出力（ノード８８）は常に“Ｌ”となって、デ
ータを保持するためのインバータ５６の出力（ノード９
４）は駆動されて常に“Ｈ”となる。このため、前記と
同様にノード９４でデータのコンテンションが生じて、
電流が流れ続けてしまったり、又は信頼性が著しく低下
するという課題があるし、これを防ぐためにセット時に
トランスファゲートをＯＦＦしようとすると、ゲート数
が増加し、動作時間も増加するという課題があった。

【００１２】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、前記のような課題を解消して、デー
タのコンテンションが起らず、不要な電流が流れずに高
信頼性で、且つゲート数が少なくて短時間で動作する制
御入力付きラッチ回路を提供することにある。

【００１３】

【課題を解決するための手段】前記の目的を達成するた
め，本発明では、データのコンテンションを起すノード
相互間に相補形トランスファゲートを配置し、この相補
形トランスファゲートをラッチ内部の信号を用いて適宜
ＯＦＦすることにより、前記両ノード間でのデータのコ
ンテンションを確実に防止することとする。

【００１４】つまり、本発明の具体的な解決手段は、ラ
ッチのデータ入力信号とラッチのイネーブル入力信号と
を入力とするトランスファゲートと、このトランスファ
ゲートの出力とラッチの制御入力信号とを入力とする論
理ゲートとを備え、この論理ゲートの出力をラッチの出
力信号とするとともに、前記論理ゲートの出力を入力と
するインバータと、このインバータの出力を入力とする
相補形トランスファゲートとを備え、前記制御入力信号
を前記相補形トランスファゲートの一方のゲート入力と
し、前記論理ゲートの出力を前記相補形トランスファゲ
ートの他方のゲート入力とし、前記論理ゲートの入力の
うち前記トランスファゲートの出力を入力とする側の入
力に前記相補形トランスファゲートの出力を接続する構
成としている。

【００１５】

【作用】前記の構成により、本発明では、制御入力信号
が反転して論理ゲートの出力が強制的に反転した場合に
、その出力レベルはデータを保持するインバータにより
再び反転されて論理ゲートの所定入力に入力されるが、
この際、前記データを保持するインバータの出力レベル
とは反対のレベルのラッチのデータがトランスファゲー
トのＯＮ状態を通じて前記論理ゲートの所定入力に入力
されるときには、データのコンテンションを起す状況で
ある。

【００１６】しかし、前記制御入力信号と論理ゲートの
出力とにより相補形トランスファゲートがＯＦＦし、こ
のことによりデータを保持するインバータの出力とトラ
ンスファゲートの出力とが切り離されるので、この両出
力間でレベルが相違していても、データのコンテンショ
ンを起すことが確実に防止される。

【００１７】

【実施例】以下、本発明の実施例を図面に基いて説明す
る。　　第１図は本発明の第１の実施例における制御入
力付きラッチ回路を示す。

【００１８】第１図において、１０は、ノード３２のラ
ッチのデータ入力とノード３４のイネーブル入力とを入
力とするＮチャネルトランスファゲートであって、その
出力（ノード４０）は、２入力ＮＡＮＤゲート（論理ゲ
ート）１２の一方の入力に接続される。ノード３０のラ
ッチのリセット入力（制御入力信号）は２入力ＮＡＮＤ
ゲート１２の他方の入力に接続される。２入力ＮＡＮＤ
ゲート１２の出力（ノード３８）は、インバータ１４の
入力と、ラッチのデータ反転出力と、データを保持する
ためのインバータ１６の入力とに接続され、前記インバ
ータ１４の出力はラッチのデータ出力（ノード３６）に
接続される。

【００１９】そして、２入力ＮＡＮＤゲート１２のデー
タを保持するためのインバータ１６の出力は、相補形ト
ランスファゲート１８に入力される。ノード３０のラッ
チのリセット入力は、相補形トランスファゲート１８の
Ｎチャネルトランジスタのゲート１８ａにも入力される
。２入力ＮＡＮＤゲート１２の出力（ノード３８）は、
相補形トランスファゲート１８のＰチャネルトランジス
タのゲート１８ｂにも入力される。相補形トランスファ
ゲート１８の出力は、Ｎチャネルトランスファゲート１
０の出力と２入力ＮＡＮＤゲート１２の一方の入力であ
るノード４０に接続される。

【００２０】次に、第１図のラッチ回路の動作を説明す
る。ノード３０のラッチのリセット入力が“Ｈ”のとき
、このラッチ回路は通常のラッチとして機能する。つま
り、ノード３４のラッチのイネーブル入力が“Ｈ”のと
き、トランスファゲート１０はＯＮする。このときノー
ド３２のラッチのデータ入力のレベルが２入力ＮＡＮＤ
ゲート１２により反転され、インバータ１４により再度
反転されて、ノード３２のラッチのデータ入力のレベル
と同じレベルがラッチのデータ出力（ノード３６）に出
力される。一方、ノード３４のラッチのイネーブル入力
が“Ｌ”のとき、Ｎチャネルトランスファゲート１０は
ＯＦＦする。このとき、相補形トランスファゲート１８
のＮチャネルトランジスタは、そのゲート１８ａにノー
ド３０のリセット入力（“Ｈ”）が入力されてＯＮとな
っているので、２入力ＮＡＮＤゲート１２とインバータ
１６と相補形トランスファゲート１８とにより形成され
るループ（ノード３８→ノード４２→ノード４０→ノー
ド３８）によりデータが保持されて、ノード３４のラッ
チのイネーブル入力が“Ｈ”のとき出力されていたレベ
ルがそのまま出力される。

【００２１】ここで、相補形トランスファゲート１８は
、ノード４０が“Ｈ”の状態でデータを保持する場合に
、相補形トランスファゲート１８のＮチャネルトランジ
スタがＯＮするだけでは、基盤バイアス効果のため、例
えば電源が０Ｖと５Ｖであると仮定すると、ノード４０
が４Ｖ程度までしか上がらず、ノイズに対して弱くなっ
てしまう特性を有するが、相補形トランスファゲート１
８のＰチャネルトランジスタのゲートの入力がノード３
８に接続されていて、ノード３８が“Ｌ”，即ちノード
４２及びノード４０が“Ｈ”であるときにこのＰチャネ
ルトランジスタがＯＮするので、ノード４０は完全に５
Ｖまで上り、ノイズに対して強いものとなっている。

【００２２】したがって、第１図のリセット付きラッチ
回路においては、ノード３０のラッチのリセット入力が
“Ｌ”になると、２入力ＮＡＮＤゲート１２の出力は常
に“Ｈ”となり、ノード３６のラッチのデータ出力は常
に“Ｌ”となるが、相補形トランスファゲート１８のＮ
チャネルトランジスタは、そのゲート１８ａのレベルが
ノード３０のラッチのリセット入力（“Ｌ”）により“
Ｌ”となっているためにＯＦＦしていると共に、Ｐチャ
ネルトランジスタは、そのゲート１８ｂのレベルが２入
力ＮＡＮＤゲート１２の出力（“Ｈ”）を反転した“Ｌ
”となっているためにＯＦＦしている。その結果、相補
形トランスファゲート１８がＯＦＦとなって、ノード４
２とノード４０とが切り離される。従って、ノード３０
のラッチのリセット入力が“Ｌ”となった場合に、ノー
ド４２のレベルが“Ｌ”で且つノード４０のレベルが“
Ｈ”となっても、相補形トランスファゲート１８のＯＦ
Ｆ動作によりこの両ノード間での出力コンテンションを
確実に防止できるので、不要な電流が流れず、信頼性が
高いと共に、ゲート数も少なく、そのため短時間で動作
する効果を奏する。

【００２３】尚、前記第１の実施例において、Ｎチャネ
ルトランスファゲート１０は、Ｐチャネルトランスファ
ゲート又は相補形トランスファゲートとしてもよいし、
複数個としてもよい。また、２入力ＮＡＮＤゲート１２
は、２入力以上のＮＡＮＤゲート又はＯＲ−ＮＡＮＤゲ
ート等の複合ゲートとしてもよい。

【００２４】次に、本発明の第２の実施例を第２図に示
す。

【００２５】第２図において、５０は、ノード８２のラ
ッチのデータ入力とノード８４のイネーブル入力とを入
力とするＮチャネルトランスファゲートであって、その
出力（ノード９０）は、２入力ＮＯＲゲート５２の一方
の入力に接続される。ノード８０のラッチのセット入力
が前記２入力ＮＯＲゲート５２の他方の入力に接続され
る。２入力ＮＯＲゲート５２の出力（ノード８８）は、
インバータ５４の入力と、ラッチのデータ反転出力と、
データを保持するためのインバータ５６の入力とに接続
され、前記インバータ５４はラッチのデータ出力（ノー
ド８６）に出力される。

【００２６】そして、２入力ＮＯＲゲート５２のデータ
を保持するためのインバータ５６の出力は、相補形トラ
ンスファゲート５８に入力される。ノード８０のラッチ
のセット入力は、相補形トランスファゲート５８のＰチ
ャネルトランジスタのゲート５８ａにも入力される。２
入力ＮＯＲゲート５２の出力（ノード８８）は、相補形
トランスファゲート５８のＮチャネルトランジスタのゲ
ート５８ｂにも入力される。相補形トランスファゲート
５８の出力は、Ｎチャネルトランスファゲート５０の出
力と２入力ＮＯＲゲート５２の一方の入力であるノード
９０に接続される。

【００２７】続いて、第２図のラッチ回路の動作を説明
する。ノード８０のラッチのセット入力が“Ｌ”のとき
、このラッチ回路は通常のラッチとして機能する。つま
り、ノード８４のラッチのイネーブル入力が“Ｈ”のと
き、トランスファゲート５０はＯＮする。このときノー
ド８２のラッチのデータ入力のレベルが２入力ＮＯＲゲ
ート５２により反転され、インバータ５４により再度反
転されて、ノード８２のラッチのデータ入力のレベルと
同じレベルがラッチのデータ出力（ノード８６）に出力
される。また、ノード８４のラッチのイネーブル入力が
“Ｌ”のとき、Ｎチャネルトランスファゲート５０はＯ
ＦＦする。このとき、相補形トランスファゲート５８の
Ｐチャネルトランジスタは、そのゲ−ト５８ａにノード
８０のセット入力（“Ｌ”）を反転した“Ｈ”入力によ
りＯＮとなっているので、２入力ＮＯＲゲート５２とイ
ンバータ５６と相補形トランスファゲート５８とにより
形成されるループ（ノード８８→ノード９２→ノード９
０→ノード８８）により、データが保持されて、ノード
８４のラッチのイネーブル入力が“Ｈ”のときに出力さ
れていたレベルがそのまま出力される。

【００２８】ここで、相補形トランスファゲート５８は
、ノード９０が“Ｌ”の状態でデータを保持する場合に
、そのＰチャネルトランジスタがＯＮするだけでは、基
盤バイアス効果のために、例えば電源が０Ｖと５Ｖであ
ると仮定するとノード９０が１Ｖ程度までしか下がらず
、ノイズに対して弱くなってしまう特性を有するが、相
補形トランスファゲート５８のＮチャネルトランジスタ
のゲート５８ｂがノード８８に接続されていて、ノード
８８が“Ｈ”、即ちノード９２及びノード９０が“Ｌ”
であるときに、このＮチャネルトランジスタがＯＮする
ので、ノード９０は完全に０Ｖまで下がり、ノイズに対
して強くなる特性となっている。

【００２９】したがって、第２図のセット付きラッチ回
路においては、ノード８０のラッチのセット入力が“Ｈ
”になると、２入力ＮＯＲゲート５２の出力は常に“Ｌ
”となり、ノード８６のラッチのデータ出力は常に“Ｈ
”となるが、相補形トランスファゲート５８のＰチャネ
ルトランジスタは、そのゲート５８ａのレベルがノード
８０のラッチのセット入力（“Ｈ”）を反転した“Ｌ”
となっているためにＯＦＦしていると共に、Ｎチャネル
トランジスタは、そのゲート５８ｂのレベルがノード８
８の２入力ＮＯＲゲート５２の出力（“Ｌ”）により“
Ｌ”となっているためにＯＦＦしている。その結果、相
補形トランスファゲート５８がＯＦＦとなって、ノード
９２とノード９０とが切り離される。従って、ノード８
０のラッチのセット入力が“Ｈ”となった場合に、ノー
ド９２のレベルが“Ｈ”で且つノード９０のレベルが“
Ｌ”となっても、相補形トランスファゲート５８のＯＦ
Ｆによりこの両ノード間の出力コンテンションを確実に
防止できるので、不要な電流が流れず、信頼性が高いと
共に、ゲート数も少なく、そのため短時間で動作する効
果を奏する。

【００３０】尚、前記第２の実施例において、Ｎチャネ
ルトランファゲート５０は、Ｐチャネルトランスファゲ
ート又は相補形トランスファゲートとしてもよいし、複
数個としてもよい。さらに、２入力ＮＯＲゲート５２は
、２入力以上のＮＯＲゲート又はＡＮＤ−ＮＯＲゲート
等の複合ゲートとしてもよい。

【００３１】

【発明の効果】以上説明したように、本発明の制御入力
付きラッチ回路によれば、制御入力信号の反転により論
理ゲートの出力が強制的に反転された場合に、データを
保持するインバータの出力レベルと、トランスファゲー
トより出力されるラッチのデータ入力レベルとが異なる
ときであっても、この両出力間を、前記制御入力信号と
論理ゲートの出力とによりＯＦＦする相補形トランスフ
ァゲートによって切り離したので、前記両出力間のデー
タのコンテンションを確実に防止して、不要な電流を流
さず、信頼性を高めることができるとともに、ゲート数
を少なくして、短時間で動作させることができる等、そ
の実用的効果は高いものである。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すリセット付きラッ
チ回路の論理図である。

【図２】本発明の第２の実施例を示すセット付きラッチ
回路の論理図である。

【図３】従来のリセット付きラッチ回路を示す論理図で
ある。

【図４】従来のセット付きラッチ回路を示す論理図であ
る。

【符号の説明】

１０　　　　　　Ｎチャネルトランスファゲート１２　
　　　　　２入力ＮＡＮＤゲート１４　　　　　　イン
バータ １６　　　　　　インバータ １８　　　　　　相補形トランスファゲート５０　　　
　　　Ｎチャネルトランスファゲート５２　　　　　　
２入力ＮＯＲゲート ５４　　　　　　インバータ ５６　　　　　　インバータ

Claims (3)

【特許請求の範囲】
1. 【請求項１】ラッチのデータ入力信号とラッチのイネー
   ブル入力信号とを入力とするトランスファゲートと、こ
   のトランスファゲートの出力とラッチの制御入力信号と
   を入力とする論理ゲートとを備え、この論理ゲートの出
   力をラッチの出力信号とするとともに、前記論理ゲート
   の出力を入力とするインバータと、このインバータの出
   力を入力とする相補形トランスファゲートとを備え、前
   記制御入力信号を前記相補形トランスファゲートの一方
   のゲート入力とし、前記論理ゲートの出力を前記相補形
   トランスファゲートの他方のゲート入力とし、前記論理
   ゲートの入力のうち前記トランスファゲートの出力を入
   力とする側の入力に前記相補形トランスファゲートの出
   力が接続されてなることを特徴とする制御入力付きラッ
   チ回路。
2. 【請求項２】論理ゲートとしてＮＡＮＤゲートを用い、
   ラッチの制御入力信号としてリセット信号を用い、前記
   ＮＡＮＤゲートの出力を相補形トランスファゲートのＰ
   チャネルトランジスタのゲート入力とし、前記リセット
   信号を相補形トランスファゲートのＮチャネルトランジ
   スタのゲート入力とすることを特徴とする請求項１記載
   の制御入力付きラッチ回路。
3. 【請求項３】論理ゲートとしてＮＯＲゲートを用い、ラ
   ッチの制御入力信号としてセット信号を用い、前記ＮＯ
   Ｒゲートの出力を相補形トランスファゲートのＮチャネ
   ルトランジスタのゲート入力とし、前記セット信号を相
   補形トランスファゲートのＰチャネルトランジスタのゲ
   ート入力とすることを特徴とする請求項１記載の制御入
   力付きラッチ回路。