JPH04129326A - 電子回路 - Google Patents
電子回路Info
- Publication number
- JPH04129326A JPH04129326A JP2248863A JP24886390A JPH04129326A JP H04129326 A JPH04129326 A JP H04129326A JP 2248863 A JP2248863 A JP 2248863A JP 24886390 A JP24886390 A JP 24886390A JP H04129326 A JPH04129326 A JP H04129326A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- level
- electronic circuit
- input terminal
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は電子回路に係わり、特に異なる電源系により
駆動される論理回路をそれぞれ縦続接続したような電子
回路に関する。
駆動される論理回路をそれぞれ縦続接続したような電子
回路に関する。
（従来の技術）
この種の従来の電子回路を第４図に示す。
同図に示す回路は、２段のインバータをそれぞれ縦続接
続し、インバータＧ１はＶｃｃｌの電源系によって、又
、インバータＧ２はＶｃｃ２の電源系によってそれぞれ
駆動されるものである。インバータＧｌの出力端１００
とインバータＧ２の入力端１０２とは互いに接続されて
おり、出力端１００〜入力端１０２間のノードａには、
抵抗ｒの一端が接続され、この抵抗ｒの他端はＶｃｃ２
に接続されている。抵抗「は、Ｖｃｃｌの電源のみが落
ちた場合やＶｃｃｌとＶｃｃ２との立ち上がり時間が異
なる場合等の片電源時、入力１０２がオーブン状態にな
ってインバータＧ２の出力ＯＵＴが不定となるのを防止
するために設けられた誤動作防止用の抵抗である。
続し、インバータＧ１はＶｃｃｌの電源系によって、又
、インバータＧ２はＶｃｃ２の電源系によってそれぞれ
駆動されるものである。インバータＧｌの出力端１００
とインバータＧ２の入力端１０２とは互いに接続されて
おり、出力端１００〜入力端１０２間のノードａには、
抵抗ｒの一端が接続され、この抵抗ｒの他端はＶｃｃ２
に接続されている。抵抗「は、Ｖｃｃｌの電源のみが落
ちた場合やＶｃｃｌとＶｃｃ２との立ち上がり時間が異
なる場合等の片電源時、入力１０２がオーブン状態にな
ってインバータＧ２の出力ＯＵＴが不定となるのを防止
するために設けられた誤動作防止用の抵抗である。
上記構成の電子回路によれば、Ｖｃｃｌの電源が落ちた
片電源時、ｖｃｃ２から抵抗ｒを介してインバータＧ２
の入力端１０２に電位を印加し、入力端１０２を“Ｈ″
レベルして誤動作を防止する。
片電源時、ｖｃｃ２から抵抗ｒを介してインバータＧ２
の入力端１０２に電位を印加し、入力端１０２を“Ｈ″
レベルして誤動作を防止する。
（発明が解決しようとする課題）
しかしながら、上記構成の電子回路では、インバータＧ
１を構成するｎチャネル型ＭＯＳＦＥＴＮ１が導通して
いる時、Ｖ ｃ ｃ ２−ｅＲ−＋Ｎ １４接地の経路
で電流が流れ、通常動作時において、消費電力が大きく
なるといった欠点かある。
１を構成するｎチャネル型ＭＯＳＦＥＴＮ１が導通して
いる時、Ｖ ｃ ｃ ２−ｅＲ−＋Ｎ １４接地の経路
で電流が流れ、通常動作時において、消費電力が大きく
なるといった欠点かある。
この発明は上記のような点に鑑みて為されたもので、そ
の目的は、電源立ち上がり時等の片電源時に誤動作を起
こさないとともに、通常動作時に低消費電力である電子
回路を提供することにある。
の目的は、電源立ち上がり時等の片電源時に誤動作を起
こさないとともに、通常動作時に低消費電力である電子
回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の電子回路は、第１の電源系により駆動される
第１の論理回路が持つ出力端を第２の電源系により駆動
される第２の論理回路が持つ入力端に接続する。そして
、これらの入力端と出力端との間、及び前記第２の電源
系にそれぞれ両端を接続し、前記第１の電源系の電位に
より制御され、電流通路を開閉する開閉手段を設けるこ
とを特徴とする。
第１の論理回路が持つ出力端を第２の電源系により駆動
される第２の論理回路が持つ入力端に接続する。そして
、これらの入力端と出力端との間、及び前記第２の電源
系にそれぞれ両端を接続し、前記第１の電源系の電位に
より制御され、電流通路を開閉する開閉手段を設けるこ
とを特徴とする。
（作用）
上記のような電子回路にあっては、第１の電源系の電位
により制御され、電流通路を開閉する開閉手段を設ける
ことにより、例えば第１の電源系か“Ｈ“レベル時、電
流通路を“閉”とし、“Ｌ”レベルの時、電流通路を“
開″とできる。これにより、第１の電源系が、例えば“
Ｌ″レベルとき、第２の電源系から第２の論理回路の入
力端に対し開かれた電流通路を介して電位を供給でき、
片電源時においても第２の論理回路の出力が不定となら
ない。
により制御され、電流通路を開閉する開閉手段を設ける
ことにより、例えば第１の電源系か“Ｈ“レベル時、電
流通路を“閉”とし、“Ｌ”レベルの時、電流通路を“
開″とできる。これにより、第１の電源系が、例えば“
Ｌ″レベルとき、第２の電源系から第２の論理回路の入
力端に対し開かれた電流通路を介して電位を供給でき、
片電源時においても第２の論理回路の出力が不定となら
ない。
又、第１の電源系が“Ｈ°レベルであり、電子回路が通
常動作を行っているとき、電流通路は閉じられているた
め、第２の電源系から第１の論理回路へと電流が流れる
ことがなく、通常動作時の消費電力を増加を抑制できる
。
常動作を行っているとき、電流通路は閉じられているた
め、第２の電源系から第１の論理回路へと電流が流れる
ことがなく、通常動作時の消費電力を増加を抑制できる
。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の第１の実施例の回路図である。
同図に示すように、６ＭＯ８型インバータＧ１の出力端
１０は、ＣＭＯＳ型インバータＧ２の入力端１２に接続
されている。これらのインバータＧ１、Ｇ２は異なる電
源系Ｖｃｃｌ、Ｖｃｃ２により駆動される。入力端１０
〜出力端１２間のノードａにはｐチャネル型ＭＯＳＦＥ
Ｔ ＰＩのドレイン１４か接続されており、これのソ
ース１６はＶｃｃ２に接続されている。又、ゲート１８
はＶｃｃｌに接続され、Ｖｃｃｌの電位に応じてＭＯＳ
ＦＥＴ Ｐｉは開閉制御される。ＭＯＳＦＥＴ Ｐ
Ｉは、Ｖｃｃｌの電位に応じて電流通路２０を開閉する
ことにより電子回路の誤動作を防止する。
１０は、ＣＭＯＳ型インバータＧ２の入力端１２に接続
されている。これらのインバータＧ１、Ｇ２は異なる電
源系Ｖｃｃｌ、Ｖｃｃ２により駆動される。入力端１０
〜出力端１２間のノードａにはｐチャネル型ＭＯＳＦＥ
Ｔ ＰＩのドレイン１４か接続されており、これのソ
ース１６はＶｃｃ２に接続されている。又、ゲート１８
はＶｃｃｌに接続され、Ｖｃｃｌの電位に応じてＭＯＳ
ＦＥＴ Ｐｉは開閉制御される。ＭＯＳＦＥＴ Ｐ
Ｉは、Ｖｃｃｌの電位に応じて電流通路２０を開閉する
ことにより電子回路の誤動作を防止する。
次に、上記構成の電子回路の動作を説明する。
先ず、ｖＣＣｌの電位レベルのみが“Ｌ″レベル落ち、
片電源となった場合には、ＭＯＳＦＥＴ Ｐｉがオン
し、インバータＧ２の入力端１２にＶｃｃ２による電位
を供給する。これにより、入力端１２は″Ｈ″レベルに
保持され、Ｖｃｃｌの電位レベルが落ちてもインバータ
Ｇ２の圧力ＯＵＴが安定する。
片電源となった場合には、ＭＯＳＦＥＴ Ｐｉがオン
し、インバータＧ２の入力端１２にＶｃｃ２による電位
を供給する。これにより、入力端１２は″Ｈ″レベルに
保持され、Ｖｃｃｌの電位レベルが落ちてもインバータ
Ｇ２の圧力ＯＵＴが安定する。
又、Ｖｃｃｌ及びＶｃｃ２が共に同電位である場合には
、ＭＯＳＦＥＴ ＰＩがオフする。これにより、通常
動作時、Ｎチャネル型ＭＯＳＦＥＴＮ１がオンしていて
も、Ｖｃｃ２→Ｐ１→Ｎ１→接地の経路で電流か流れる
ことはなく、消費電力の増加はない。
、ＭＯＳＦＥＴ ＰＩがオフする。これにより、通常
動作時、Ｎチャネル型ＭＯＳＦＥＴＮ１がオンしていて
も、Ｖｃｃ２→Ｐ１→Ｎ１→接地の経路で電流か流れる
ことはなく、消費電力の増加はない。
このように片電源時にのみ、電子回路の誤動作を防止す
るように電流通路２０を開いて、インバータＧ２の入力
端１２を“Ｈ″レベルし、片電源時以外の時には、上記
電流通路２０を閉じる。これにより、片電源時の電子回
路の誤動作を防止できるとともに、通常動作時における
消費電力の増加を抑制できる。
るように電流通路２０を開いて、インバータＧ２の入力
端１２を“Ｈ″レベルし、片電源時以外の時には、上記
電流通路２０を閉じる。これにより、片電源時の電子回
路の誤動作を防止できるとともに、通常動作時における
消費電力の増加を抑制できる。
第２図はこの発明の第２の実施例の回路図である。第２
図において第１図と同一の部分については同一の参照符
号を付し、異なる部分についてのみ説明する。
図において第１図と同一の部分については同一の参照符
号を付し、異なる部分についてのみ説明する。
同図に示すように、第２の実施例に係わる電子回路は、
ノードａとインバータＧ１の出力端１０との間に抵抗Ｒ
を挿入したものである。この例でＶｃｃｌが“Ｌ”レベ
ルに落ちた場合、抵抗Ｒの両端に発生する電圧によりノ
ードａを“Ｈルベルとし、インバータＧ２の入力端１２
を強制的に“Ｎ２ レベルとする。
ノードａとインバータＧ１の出力端１０との間に抵抗Ｒ
を挿入したものである。この例でＶｃｃｌが“Ｌ”レベ
ルに落ちた場合、抵抗Ｒの両端に発生する電圧によりノ
ードａを“Ｈルベルとし、インバータＧ２の入力端１２
を強制的に“Ｎ２ レベルとする。
例えば第１の実施例の電子回路において、Ｖｃｃｌの電
位が落ちてい（過渡期、 ＭＯＳＦＥＴ ＰＩとＭＯＳＦＥＴ Ｎｌとか同時
にオンしたと仮定する。この場合、ＶＣＣ２−ＰＩ−Ｎ
ｌ−接地の経路で電流か流れてしまうことが考えられる
。さらにＭＯＳＦＥＴ Ｎｌのオン抵抗がＭＯＳＦＥ
Ｔ ＰＩのオン抵抗より小さい場合には、ノードａの
電位を“Ｈ″レベル保持できず、ノードａの電位か安定
しない。
位が落ちてい（過渡期、 ＭＯＳＦＥＴ ＰＩとＭＯＳＦＥＴ Ｎｌとか同時
にオンしたと仮定する。この場合、ＶＣＣ２−ＰＩ−Ｎ
ｌ−接地の経路で電流か流れてしまうことが考えられる
。さらにＭＯＳＦＥＴ Ｎｌのオン抵抗がＭＯＳＦＥ
Ｔ ＰＩのオン抵抗より小さい場合には、ノードａの
電位を“Ｈ″レベル保持できず、ノードａの電位か安定
しない。
第２の実施例ではこれらの点を、ノードａとインバータ
Ｇ１の出力端１０との間に抵抗Ｒを挿入することにより
、出力端１０に流れようとする電流を制限できるととも
に、Ｎ１のオン抵抗かＰｌのオン抵抗より小さくても、
ノードａの電位を“Ｈ”レベルに保持でき、ノードａの
電位レベルを安定とできる。
Ｇ１の出力端１０との間に抵抗Ｒを挿入することにより
、出力端１０に流れようとする電流を制限できるととも
に、Ｎ１のオン抵抗かＰｌのオン抵抗より小さくても、
ノードａの電位を“Ｈ”レベルに保持でき、ノードａの
電位レベルを安定とできる。
第３図はこの発明の第３の実施例の回路図である。第３
図において第１図と同一の部分については同一の参照符
号を付し、異なる部分についてのみ説明する。
図において第１図と同一の部分については同一の参照符
号を付し、異なる部分についてのみ説明する。
同図に示すように、第３の実施例に係わる電子回路は、
ノードａとインバータＧ１の出力端１０との間に抵抗Ｒ
を挿入する代わりに、ｎチャネル型ＭＯ３ＦＥＴ Ｎ
２とｐチャネル型ＭＯ３ＦＥＴＰ２とから成るＣＭＯ８
型トランスファーゲートＴＧを挿入したものである。こ
のようにしても、第２の実施例と同様な電流制限の効果
、ノードａの電位レベル安定化の効果が得られる。
ノードａとインバータＧ１の出力端１０との間に抵抗Ｒ
を挿入する代わりに、ｎチャネル型ＭＯ３ＦＥＴ Ｎ
２とｐチャネル型ＭＯ３ＦＥＴＰ２とから成るＣＭＯ８
型トランスファーゲートＴＧを挿入したものである。こ
のようにしても、第２の実施例と同様な電流制限の効果
、ノードａの電位レベル安定化の効果が得られる。
この発明は、上記実施例のみに限られることはなく、様
々な変更が可能である。例えば上記実施例ではインバー
タＧ１、Ｇ２を用いて電子回路を構成しているか、様々
な論理回路により、上記構成のような電子回路を構成し
ても良い。このときに用いられる論理回路は、ＣＭＯＳ
型インバータのようにその出力端をＭＯＳＦＥＴ等を介
して接地するものであれば、立ち上がり時等の片電源時
に誤動作することがないとともに、低消費電力化の効果
を得ることができる。その他、この発明の主旨を逸脱し
ない範囲で種々変更可能であることは勿論である。
々な変更が可能である。例えば上記実施例ではインバー
タＧ１、Ｇ２を用いて電子回路を構成しているか、様々
な論理回路により、上記構成のような電子回路を構成し
ても良い。このときに用いられる論理回路は、ＣＭＯＳ
型インバータのようにその出力端をＭＯＳＦＥＴ等を介
して接地するものであれば、立ち上がり時等の片電源時
に誤動作することがないとともに、低消費電力化の効果
を得ることができる。その他、この発明の主旨を逸脱し
ない範囲で種々変更可能であることは勿論である。
［発明の効果コ
以上説明したようにこの発明によれば、電源立ち上がり
時等の片電源時に誤動作を起こすことがないとともに、
通常動作時に低消費電力である電子回路を提供できる。
時等の片電源時に誤動作を起こすことがないとともに、
通常動作時に低消費電力である電子回路を提供できる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例に係わる電子回路の回
路図、第２図はこの発明の第２の実施例に係わる電子回
路の回路図、第３図はこの発明の第３の実施例に係わる
電子回路の回路図、第４図は従来の電子回路の回路図で
ある。 １０・・・入力端、１２・・・出力端、ＰＩ、Ｐ２・・
・ｐチャネル型Ｍ ＯＳ Ｆ Ｅ Ｔ 、 Ｎ １ 、
Ｎ ２ ＝−ｎチャネル型ＭＯ５ＦＥＴ、Ｇｌ、Ｇ２
・・・インバータ。 出願人代理人 弁理士 鈴汗武彦 第 図 第２図
路図、第２図はこの発明の第２の実施例に係わる電子回
路の回路図、第３図はこの発明の第３の実施例に係わる
電子回路の回路図、第４図は従来の電子回路の回路図で
ある。 １０・・・入力端、１２・・・出力端、ＰＩ、Ｐ２・・
・ｐチャネル型Ｍ ＯＳ Ｆ Ｅ Ｔ 、 Ｎ １ 、
Ｎ ２ ＝−ｎチャネル型ＭＯ５ＦＥＴ、Ｇｌ、Ｇ２
・・・インバータ。 出願人代理人 弁理士 鈴汗武彦 第 図 第２図
Claims (1)
- 【特許請求の範囲】 出力端を持ち、第１の電源系により駆動される第１の論
理回路と、 入力端を持ち、この入力端を前記第１の論理回路の出力
端に接続し、第２の電源系により駆動される第２の論理
回路と、 一端を前記第２の電源系に接続し、他端を前記入力端と
出力端との間に接続し、前記第１の電源系の電位により
制御され、電流通路を開閉する開閉手段と、 を具備することを特徴とする電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248863A JPH04129326A (ja) | 1990-09-20 | 1990-09-20 | 電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248863A JPH04129326A (ja) | 1990-09-20 | 1990-09-20 | 電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04129326A true JPH04129326A (ja) | 1992-04-30 |
Family
ID=17184546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2248863A Pending JPH04129326A (ja) | 1990-09-20 | 1990-09-20 | 電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04129326A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007089230A (ja) * | 2006-12-20 | 2007-04-05 | Ricoh Co Ltd | レベルシフト回路 |
| JP2008311996A (ja) * | 2007-06-15 | 2008-12-25 | Denso Corp | 信号出力装置及び通信ドライバ装置 |
-
1990
- 1990-09-20 JP JP2248863A patent/JPH04129326A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007089230A (ja) * | 2006-12-20 | 2007-04-05 | Ricoh Co Ltd | レベルシフト回路 |
| JP2008311996A (ja) * | 2007-06-15 | 2008-12-25 | Denso Corp | 信号出力装置及び通信ドライバ装置 |
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