JPH0222474B2 - - Google Patents
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- JPH0222474B2 JPH0222474B2 JP57050089A JP5008982A JPH0222474B2 JP H0222474 B2 JPH0222474 B2 JP H0222474B2 JP 57050089 A JP57050089 A JP 57050089A JP 5008982 A JP5008982 A JP 5008982A JP H0222474 B2 JPH0222474 B2 JP H0222474B2
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- transistor
- resistor
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- 230000003068 static effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
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- 150000002500 ions Chemical class 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はMOS（広くはMIS）スタテイツクメモ
リ等における集積回路内部の信号を外部へ出力す
る出力回路に関する。
リ等における集積回路内部の信号を外部へ出力す
る出力回路に関する。
(2) 発明の背景
一般に、MOSスタテイツクメモリにおいては、
出力回路において、センスアンプ回路および出力
バツフアが設けられている。このセンスアンプ回
路は、通常、１段もしくは複数段の差動増幅回路
より構成されており、１つのデータ信号レベルと
基準信号レベルとの差を検出して増幅する。
出力回路において、センスアンプ回路および出力
バツフアが設けられている。このセンスアンプ回
路は、通常、１段もしくは複数段の差動増幅回路
より構成されており、１つのデータ信号レベルと
基準信号レベルとの差を検出して増幅する。
(3) 従来技術と問題点
MOSトランジスタのコンダクタンスgnは温度
が高くなるにつれて小さくなる。従つて、差動増
幅回路の出力信号の供給により得られる出力バツ
フアのオン出力であるハイレベルは負の温度係数
を有することになる。このような温度による出力
バツフアのオン出力レベルの変化はたとえば
ECL論理回路のようにノイズマージンの小さい
回路系においては問題となる。
が高くなるにつれて小さくなる。従つて、差動増
幅回路の出力信号の供給により得られる出力バツ
フアのオン出力であるハイレベルは負の温度係数
を有することになる。このような温度による出力
バツフアのオン出力レベルの変化はたとえば
ECL論理回路のようにノイズマージンの小さい
回路系においては問題となる。
(4) 発明の目的
本発明の目的は、差動増幅回路の基準信号レベ
ルを温度に応じて変化させるという構想にもとづ
き、差動増幅回路の出力レベルを温度に応じて変
化させ、これにより、センスアンプ回路の出力バ
ツフアのオン出力レベルを安定にさせ、上述の従
来形における問題点を解決することにある。
ルを温度に応じて変化させるという構想にもとづ
き、差動増幅回路の出力レベルを温度に応じて変
化させ、これにより、センスアンプ回路の出力バ
ツフアのオン出力レベルを安定にさせ、上述の従
来形における問題点を解決することにある。
(5) 発明の構成
上述の目的を達成するために本発明によれば、
集積回路内部の信号を外部へ出力する出力回路で
あつて、出力端子に接続された出力バツフアを構
成する出力MISトランジスタと、前記出力MISト
ランジスタを制御する差動増幅回路とを具備し、
前記差動増幅回路は内部信号と基準信号レベルと
の差に応じた出力信号を送出するように構成さ
れ、第１の電源線側に接続された第１、第２の負
荷手段と、該第１の負荷手段に接続されたドレイ
ンおよび前記内部信号を受信するゲートを有する
第１のMISトランジスタと、前記第２の負荷手段
に接続されたドレイン、前記基準信号レベルを受
信するゲートおよび前記第１のMISトランジスタ
のソースと共に第２の電源線側に接続されたソー
スを有する第２のMISトランジスタと、前記基準
信号レベルを温度に応じて変化させることで温度
上昇にともなう前記出力バツフアの出力論理レベ
ルの低下を抑制する温度補償回路とを設けたこと
を特徴とする出力回路が提供される。
集積回路内部の信号を外部へ出力する出力回路で
あつて、出力端子に接続された出力バツフアを構
成する出力MISトランジスタと、前記出力MISト
ランジスタを制御する差動増幅回路とを具備し、
前記差動増幅回路は内部信号と基準信号レベルと
の差に応じた出力信号を送出するように構成さ
れ、第１の電源線側に接続された第１、第２の負
荷手段と、該第１の負荷手段に接続されたドレイ
ンおよび前記内部信号を受信するゲートを有する
第１のMISトランジスタと、前記第２の負荷手段
に接続されたドレイン、前記基準信号レベルを受
信するゲートおよび前記第１のMISトランジスタ
のソースと共に第２の電源線側に接続されたソー
スを有する第２のMISトランジスタと、前記基準
信号レベルを温度に応じて変化させることで温度
上昇にともなう前記出力バツフアの出力論理レベ
ルの低下を抑制する温度補償回路とを設けたこと
を特徴とする出力回路が提供される。
(6) 発明の実施例
以下、図面により本発明の実施例を説明する。
第１図は本発明の一実施例としての出力回路を
含むMOSスタテイツクメモリの部分回路図であ
る。第１図において、COOはメモリセル、WL0は
ワード線、BL0，0はビツト線、QLO，QLO′は
電源VCCに接続された負荷トランジスタ、QBO，
QBO′はコラム選択信号Y0によつて選択されるコ
ラム選択トランジスタ、DB，はデータビツ
ト線、SAはセンスアンプ回路、OBは出力バツフ
ア、VCCは第１の電源、VSSは第２の電源であつ
てECLレベルの場合は、VCCがグランドレベル、
VSSが−5.2V，TTLレベルの場合は、VSSがグラ
ンドレベル、VCCが＋5Vである。
含むMOSスタテイツクメモリの部分回路図であ
る。第１図において、COOはメモリセル、WL0は
ワード線、BL0，0はビツト線、QLO，QLO′は
電源VCCに接続された負荷トランジスタ、QBO，
QBO′はコラム選択信号Y0によつて選択されるコ
ラム選択トランジスタ、DB，はデータビツ
ト線、SAはセンスアンプ回路、OBは出力バツフ
ア、VCCは第１の電源、VSSは第２の電源であつ
てECLレベルの場合は、VCCがグランドレベル、
VSSが−5.2V，TTLレベルの場合は、VSSがグラ
ンドレベル、VCCが＋5Vである。
メモリセルCOOは抵抗R1，R2、交差接続された
ドライバトランジスタQ1，Q2、およびトランス
フアトランジスタQ3，Q4より構成されている。
ドライバトランジスタQ1，Q2、およびトランス
フアトランジスタQ3，Q4より構成されている。
センスアンプ回路SAは第１の差動増幅回路
DA1および第２の差動増幅回路DA2より構成され
ている。第１の差動増幅回路DA1は、電源VCCに
接続されたデプレツシヨン形の負荷トランジスタ
Q11，Q12、データを入力する入力トランジスタ
Q13，Q14、および入力トランジスタQ13，Q14と
電源VSSとの間に接続された電流供給用のトラン
ジスタQ15，Q16より構成されている。また、第
２の差動増幅回路DA2も第１の差動増幅回路DA1
と同様な構成であるが、基準電圧VREFの発生手段
且つ温度補償回路としての要素Q27，R3，R4，R5
が付加されている。ここで、第１の差動増幅回路
DA1はデータビツト線DB，の電位差を検出し
て増幅するのに対し、第２の差動増幅回路DA2は
第１の差動増幅回路DA1の１出力SDの電位レベ
ルと基準信号レベルVREFとの差を検出して増幅
し、その出力Ｄ，を出力バツフアOBに送出す
る。
DA1および第２の差動増幅回路DA2より構成され
ている。第１の差動増幅回路DA1は、電源VCCに
接続されたデプレツシヨン形の負荷トランジスタ
Q11，Q12、データを入力する入力トランジスタ
Q13，Q14、および入力トランジスタQ13，Q14と
電源VSSとの間に接続された電流供給用のトラン
ジスタQ15，Q16より構成されている。また、第
２の差動増幅回路DA2も第１の差動増幅回路DA1
と同様な構成であるが、基準電圧VREFの発生手段
且つ温度補償回路としての要素Q27，R3，R4，R5
が付加されている。ここで、第１の差動増幅回路
DA1はデータビツト線DB，の電位差を検出し
て増幅するのに対し、第２の差動増幅回路DA2は
第１の差動増幅回路DA1の１出力SDの電位レベ
ルと基準信号レベルVREFとの差を検出して増幅
し、その出力Ｄ，を出力バツフアOBに送出す
る。
このMOSスタテイツクメモリの動作は、ワー
ド線WL0の電位をハイにしてトランスフアトラ
ンジスタQ3，Q4をオンにし、同時もしくは後に、
コラム選択信号Y0をハイにしてトランジスタ
QBO，QBO′をオンにすることによつて行われる。
この状態において、メモリセルCOOにおいて、ト
ランジスタQ1，Q2がそれぞれオン状態、オフ状
態であれば、ノードN1，N2の電位はそれぞれロ
ー、ハイであり、従つて、ビツト線BL0，0の
電位はそれぞれロー、ハイとなる。さらに、デー
タビツト線DB，の電位もロー、ハイとなる。
このようなデータビツト線DB，の電位差は
センスアンプ回路SAの第１の差動増幅回路DA1
によつて検出され増幅される。
ド線WL0の電位をハイにしてトランスフアトラ
ンジスタQ3，Q4をオンにし、同時もしくは後に、
コラム選択信号Y0をハイにしてトランジスタ
QBO，QBO′をオンにすることによつて行われる。
この状態において、メモリセルCOOにおいて、ト
ランジスタQ1，Q2がそれぞれオン状態、オフ状
態であれば、ノードN1，N2の電位はそれぞれロ
ー、ハイであり、従つて、ビツト線BL0，0の
電位はそれぞれロー、ハイとなる。さらに、デー
タビツト線DB，の電位もロー、ハイとなる。
このようなデータビツト線DB，の電位差は
センスアンプ回路SAの第１の差動増幅回路DA1
によつて検出され増幅される。
次に、第１の差動増幅回路DA1の出力SDの電
位と基準信号レベルVREFとの差が第２の差動増幅
回路DA2によつて検出され増幅され、その出力
Ｄ，は出力バツフアOBのトランジスタQ31，
Q32のゲートにそれぞれ供給される。従つて、出
力Ｄ，の電位がそれぞれロー、ハイであれば、
出力Dputはローであり、他方、出力Ｄ，の電位
がそれぞれハイ、ローであれば、出力Dputはハイ
である。この場合の出力Dputのハイレベル、ロー
レベルはトランジスタQ31，Q32のコンダクタン
スgnの比によつて決まる。
位と基準信号レベルVREFとの差が第２の差動増幅
回路DA2によつて検出され増幅され、その出力
Ｄ，は出力バツフアOBのトランジスタQ31，
Q32のゲートにそれぞれ供給される。従つて、出
力Ｄ，の電位がそれぞれロー、ハイであれば、
出力Dputはローであり、他方、出力Ｄ，の電位
がそれぞれハイ、ローであれば、出力Dputはハイ
である。この場合の出力Dputのハイレベル、ロー
レベルはトランジスタQ31，Q32のコンダクタン
スgnの比によつて決まる。
従つて、電位Ｄ，のハイ、ローレベルが一定
であつても、温度が上昇すれば、トランジスタ
Q31，Q32のコンダクタンスgnは小さくなるので、
その分、出力Dputのハイレベルは低くなる。この
ように出力Dputハイレベルのマージンが小さくな
ることはハイレベルのノイズマージンの小さい
ECL論理回路に不都合である。本発明によれば、
トランジスタQ27，抵抗R3，R4，R5により構成さ
れる温度補償回路により上述の不都合を解消して
いる。
であつても、温度が上昇すれば、トランジスタ
Q31，Q32のコンダクタンスgnは小さくなるので、
その分、出力Dputのハイレベルは低くなる。この
ように出力Dputハイレベルのマージンが小さくな
ることはハイレベルのノイズマージンの小さい
ECL論理回路に不都合である。本発明によれば、
トランジスタQ27，抵抗R3，R4，R5により構成さ
れる温度補償回路により上述の不都合を解消して
いる。
すなわち、抵抗R4，R5の接続ノードN3の電位
は温度に関係なくほぼ一定であるので、トランジ
スタQ27のゲート電圧もほぼ一定である。このよ
うなトランジスタQ27において、温度が上昇する
と、そのコンダクタンスgnは小さくなり、従つ
て、ドレイン―ソース間の飽和電圧すなわち基準
信号レベルVREFは上昇する。
は温度に関係なくほぼ一定であるので、トランジ
スタQ27のゲート電圧もほぼ一定である。このよ
うなトランジスタQ27において、温度が上昇する
と、そのコンダクタンスgnは小さくなり、従つ
て、ドレイン―ソース間の飽和電圧すなわち基準
信号レベルVREFは上昇する。
従つて、第２の差動増幅回路DA2においては、
第１の差動増幅回路DA1の出力SDのローレベル
電位と基準信号レベルVREFとの差は、温度の上昇
に伴ない、大きくなる。この結果、出力Ｄのハイ
レベルはより高く、出力のローレベルはより低
くなる。これを受けて、出力バツフアOBにおい
ても、トランジスタQ31はよりオン方向に、トラ
ンジスタQ32はよりオフ方向に制御される。すな
わち、温度上昇に伴なうトランジスタQ31のコン
ダクタンスgnの低下はそのゲート電圧の上昇に
よりキヤンセルされ、出力Dputのハイレベルは、
低下せず温度に対して正の係数をもつようにな
る。
第１の差動増幅回路DA1の出力SDのローレベル
電位と基準信号レベルVREFとの差は、温度の上昇
に伴ない、大きくなる。この結果、出力Ｄのハイ
レベルはより高く、出力のローレベルはより低
くなる。これを受けて、出力バツフアOBにおい
ても、トランジスタQ31はよりオン方向に、トラ
ンジスタQ32はよりオフ方向に制御される。すな
わち、温度上昇に伴なうトランジスタQ31のコン
ダクタンスgnの低下はそのゲート電圧の上昇に
よりキヤンセルされ、出力Dputのハイレベルは、
低下せず温度に対して正の係数をもつようにな
る。
第２図は本発明の他の実施例としての温度補償
回路を示し、第１の電源VCCと第２の電流VSSの
間に抵抗R3′をデプレツシヨン形トランジスタ
Q27′の直列回路よりなる。このトランジスタ
Q27′はトランジスタQ21，Q22等と同一のプロセス
条件で形成されるデプレツシヨン系トランジスタ
で、ゲートは第２の電源VSSに接続されている。
回路を示し、第１の電源VCCと第２の電流VSSの
間に抵抗R3′をデプレツシヨン形トランジスタ
Q27′の直列回路よりなる。このトランジスタ
Q27′はトランジスタQ21，Q22等と同一のプロセス
条件で形成されるデプレツシヨン系トランジスタ
で、ゲートは第２の電源VSSに接続されている。
温度変化に伴う基準電圧VREFの変化は前述の実
施例と同じである。そして本実施例では温度変化
に対する補償に加えて、デプレツシヨン形トラン
ジスタQ21，Q22等の製造ばらつきに伴うgnのば
らつきに対する補償効果をも有する。
施例と同じである。そして本実施例では温度変化
に対する補償に加えて、デプレツシヨン形トラン
ジスタQ21，Q22等の製造ばらつきに伴うgnのば
らつきに対する補償効果をも有する。
すなわち、今、製造ばらつきによりQ21，Q22
等のgnが小さくなるとすると、Ｄのハイレベル
が下がり、その結果、出力トランジスタQ31，
Q32のオン抵抗が上がり、Dputのハイレベルは下
がり、ローレベルは上がる。しかしながら、本実
施例ではトランジスタQ27′のgnも小さくなるため
基準電圧VREFが上昇し、Ｄのハイレベルがより高
く、のローレベルがより抵くなるよう駆動さ
れ、トランジスタQ21，Q22のgnのばらつきは補
償される。ばらつきが逆の場合も同様である。一
般に、デプレツシヨン形トランジスタの特性は、
エンハンスメント状態のトランジスタのチヤネル
に不純物をイオン注入してデプレツシヨン化する
プロセスに大きく依存するので、本実施例の如く
トランジスタQ27′をデプレツシヨン形にして、ト
ランジスタQ21，Q22と同一プロセスで形成する
ようにすれば補償可能である。
等のgnが小さくなるとすると、Ｄのハイレベル
が下がり、その結果、出力トランジスタQ31，
Q32のオン抵抗が上がり、Dputのハイレベルは下
がり、ローレベルは上がる。しかしながら、本実
施例ではトランジスタQ27′のgnも小さくなるため
基準電圧VREFが上昇し、Ｄのハイレベルがより高
く、のローレベルがより抵くなるよう駆動さ
れ、トランジスタQ21，Q22のgnのばらつきは補
償される。ばらつきが逆の場合も同様である。一
般に、デプレツシヨン形トランジスタの特性は、
エンハンスメント状態のトランジスタのチヤネル
に不純物をイオン注入してデプレツシヨン化する
プロセスに大きく依存するので、本実施例の如く
トランジスタQ27′をデプレツシヨン形にして、ト
ランジスタQ21，Q22と同一プロセスで形成する
ようにすれば補償可能である。
(7) 発明の効果
以上説明したように本発明によれば、温度の上
昇に伴ない、差動増幅回路の基準信号レベルVREF
を高くすることにより、差動増幅回路の出力Ｄ，
Ｄのハイレベル、ローレベルの差を大きくでき、
従つて、この差動増幅回路の出力Ｄ，を出力バ
ツフアOBに用いてもその出力Dputのハイレベル
の低下はない。
昇に伴ない、差動増幅回路の基準信号レベルVREF
を高くすることにより、差動増幅回路の出力Ｄ，
Ｄのハイレベル、ローレベルの差を大きくでき、
従つて、この差動増幅回路の出力Ｄ，を出力バ
ツフアOBに用いてもその出力Dputのハイレベル
の低下はない。
第１図は本発明の一実施例としての出力回路を
含むMOSスタテイツクメモリの部分回路図、第
２図は本発明の他の実施例としての温度補償回路
の回路図である。 COO；メモリセル、SA；センスアンプ回路、
DA1；第１の差動増幅回路、DA2；第２の差動増
幅回路、OB；出力バツフア、Q21，Q22；第１、
第２の負荷MISトランジスタ、Q23，Q24；第１、
第２のMISトランジスタ、Q25，Q26；電流供給
用MISトランジスタ、Q27；第３のMISトランジ
スタ、R3，R4，R5；第１、第２、第３の抵抗、
VCC，VSS；第１、第２の電源。
含むMOSスタテイツクメモリの部分回路図、第
２図は本発明の他の実施例としての温度補償回路
の回路図である。 COO；メモリセル、SA；センスアンプ回路、
DA1；第１の差動増幅回路、DA2；第２の差動増
幅回路、OB；出力バツフア、Q21，Q22；第１、
第２の負荷MISトランジスタ、Q23，Q24；第１、
第２のMISトランジスタ、Q25，Q26；電流供給
用MISトランジスタ、Q27；第３のMISトランジ
スタ、R3，R4，R5；第１、第２、第３の抵抗、
VCC，VSS；第１、第２の電源。
Claims (1)
- 【特許請求の範囲】 １ 集積回路内部の信号を外部へ出力する出力回
路であつて、出力端子に接続された出力バツフア
を構成する出力MISトランジスタと、前記出力
MISトランジスタを制御する差動増幅回路とを具
備し、前記差動増幅回路は内部信号と基準信号レ
ベルとの差に応じた出力信号Ｄ，を送出するよ
うに構成され、第１の電源線VCC側に接続された
第１、第２の負荷手段Q21，Q22と、該第１の負
荷手段に接続されたドレインおよび前記内部信号
を受信するゲートを有する第１のMISトランジス
タQ23と、前記第２の負荷手段に接続されたドレ
イン、前記基準信号レベルを受信するゲートおよ
び前記第１のMISトランジスタのソースと共に第
２の電源線VSS側に接続されたソースを有する第
２のMISトランジスタQ24と、前記基準信号レベ
ルを温度に応じて変化させることで温度上昇にと
もなう前記出力バツフアの出力論理レベルの低下
を抑制する温度補償回路とを設けたことを特徴と
する出力回路。 ２ 前記温度補償回路が、前記第１の電源線に接
続された第１の抵抗R3と、該第１の抵抗に接続
されたドレインおよび前記第２の電源線に接続さ
れたソースを有する第３のMISトランジスタQ27
と、該第３のMISトランジスタのゲートに定電圧
を印加するための前記第１、第２の電源線間に接
続された第２、第３の抵抗R4，R5と、を具備し、
前記第１の抵抗と前記第３のMISトランジスタと
の接続点電圧を前記基準信号レベルとした特許請
求の範囲第１項に記載の出力回路。 ３ 前記温度補償回路が、前記第１の電源線に接
続された第１の抵抗R′3と、該第１の抵抗に接続
されたドレインおよび第２の電源線に接続された
ソース、ゲートを有し且つ前記第１、第２の負荷
手段と同種の第３のMISトランジスタQ′27と、を
具備し、前記第１の抵抗と前記第３のMISトラン
ジスタとの接続点電圧を前記基準信号レベルVREF
とした特許請求の範囲第１項に記載の出力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050089A JPS58168310A (ja) | 1982-03-30 | 1982-03-30 | 出力回路 |
| EP83301573A EP0090572B1 (en) | 1982-03-30 | 1983-03-21 | Semiconductor sense-amplifier circuitry |
| DE8383301573T DE3380780D1 (en) | 1982-03-30 | 1983-03-21 | Semiconductor sense-amplifier circuitry |
| US06/478,725 US4539494A (en) | 1982-03-30 | 1983-03-25 | Semiconductor device for use in a sense amplifier |
| IE717/83A IE55386B1 (en) | 1982-03-30 | 1983-03-30 | Semiconductor sense-amplifier circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050089A JPS58168310A (ja) | 1982-03-30 | 1982-03-30 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58168310A JPS58168310A (ja) | 1983-10-04 |
| JPH0222474B2 true JPH0222474B2 (ja) | 1990-05-18 |
Family
ID=12849311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050089A Granted JPS58168310A (ja) | 1982-03-30 | 1982-03-30 | 出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4539494A (ja) |
| EP (1) | EP0090572B1 (ja) |
| JP (1) | JPS58168310A (ja) |
| DE (1) | DE3380780D1 (ja) |
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