KR0161867B1 - 반도체 소자의 가변 문턱전압 조절회로 - Google Patents

반도체 소자의 가변 문턱전압 조절회로 Download PDF

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Abstract

본 발명은 반도체 소자의 가변 문턱전압 조절회로에 관한 것으로, 특히, 프로그램이 가능한 비휘발성 기억소자(EPROM, E2PROM)를 이용하여 트랜지스터의 문턱전압을 용이하게 가변시킬수 있도록 한 반도체 소자의 가변 문턱전압 조절회로에 관한 것이다.
이상과 같은 본 발명의 반도체 소자의 가변 문턱전압 조절회로는 로우와 하이로 구분된 제1데이타신호를 받아 동작하고, 제1전압이 인가되는 제1트랜지스터, 상기 제1데이타신호와 제2데이타신호를 받아 3단계의 전압상태를 출려하는 프로그램부, 상기 프로그램부의 3단계 전압신호를 받아 논리 드레시 홀드전압을 결정하여 동작하고, 상기 제1트랜지스터와 출력단자에 연결되고 접지에 연결되는 비휘발성 기억소자를 포함하여 이루어지며, 또 다른 반도체 소자의 가변 문턱전압 조절회로 로우와 하이로 구분된 제1데이타신호와 제2데이타신호를 받아 3단계의 전압상태를 출력하는 프로그램부, 상기 프로그램부의 3단계 전압신호를 받아 논리드레시 홀드전압을 결정하여 동작하고, 출력단자와 연결되는 비휘발성 기억소자, 로우와 하이로 구분된 제3데이타신호를 받아 동작하고 비휘발성 기억소자와 연결되고 접지에 연결되는 제2트랜지스터, 제1신호상태와 제2신호상태 사이의 신호상태인 기준신호, 상기 기준신호를 받아 항상 동작하고, 상기 비휘발성 기억소자와 연결되는 제3트랜지스터, 상기 제3트랜지스터를 통과한 신호를 받아 동작하고, 출력단자와 연결되고, 상기 비휘발성 기억소자와 연결되는 제4트랜지스터, 상기 제3트랜지스터와 연결하여 제3트랜지스터를 통하는 신호를 받아 동작하고 상기 제4트랜지스터와 연결되는 제5트랜지스터, 상기 제5트랜지스터와 상기 제4트랜지스터에 연결되어 인가되는 제1전압을 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 가변 문턱전압 조절회로
제1도는 종래의 반도체 소자에 대한 문턱전압 이온중입을 나타낸 공정단면도.
제2도는 종래의 문턱전압이온이 주입된 인버터회로의 실시도.
제3도(a)는 본 발명의 반도체 소자의 가변 문턱전압 조절회로에 대한 제1실시도.
제3도(b)는 본 발명의 프로그램부에 대한 상세도.
제4도는 본 발명의 프로그램부에 대한 타이밍도.
제5도(a)는 본 발명에 대한 비휘발성 기억소자의 크기와 프로그래밍 시간에 따른 논리 드레시 홀드전압 특성 그래프.
제5도(b)는 본 발명의 논리 드레시 홀드전압 특성 곡선에 대한 입출력 특성그래프.
제6도(a)는 본 발명의 반도체 소자의 가변 문턱전압 조절회로에 대한 제2실시도.
제6도(b)는 본 발명의 제2실시도에 대한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
11 : 피모오스 FET 12,31 : 프로그램부
13,32 : 엔모오스 비휘발성 기억소자 21 : 제1엔모오스 FET
22 : 제2엔모오스 FET 23 : 제1피모오스 FET
24 : 제2피모오스 FET 25 : 제3엔모오스 FET
26 : 인버터 27 : 노아(NOR)게이트
28 : 낸드(NAND)게이트 29 : 제3피모오스 FET
30 : 제4엔모오스 FET 33 : 제5피모오스 FET
34 : 제6피모오스 FET 35 : 제5엔모오스 FET
36 : 제6엔모오스 FET
본 발명은 반도체 소자의 가변 문턱전압 조절회로에 관한 것으로, 특히 프로그램이 가능한 비휘발성 기억소자(EPROM, E2PROM)를 이용하여 트랜지스터의 문턱(이하 '드레시홀드'라함)전압을 용이하게 가변시킬수 있도록 한 반도체 소자의 가변 문턱전압을 조절회로에 관한 것이다.
일반적으로 드레시홀드전압은 반도체 제조시에 불순물 이온주입으로 결정되고, 입력전압(Vin)에 대한 출력전압(Vout)이 전환되는 전환점으로써, 트랜지스터의 도통과 부도통을 정의한다.
그리고, 논리 드레시홀드전압은 드레시홀드전압을 정밀하게 조절하여 트랜지스터의 논리적인 특성이 결정되어 지도록 한다.
이하, 첨부된 도면을 참조하여 종래의 문턱전압 조절회로에 대한 인버터회로의 실시예를 설명하면 다음과 같다.
제1도는 종래의 반도체 소자에 대한 문턱전압 이온주입을 나타낸 공정단면도이고, 제2도는 종래의 문턱전압 이온이 주입된 인버터회로의 실시도이다.
종래의 반도체 소자에 대한 문턱전압 조절회로에 대한 인버터회로의 실시예는 제1도 (a)와 같이 활성영역과 격리영역으로 정의된 반도체 기판(1)의 격리영역에 일정간격으로 격리산화막(2)을 형성한 후 전면에 제1감광막(3)을 증착하고, 현상 및 노광공정으로 하여 반도체기판(1) 일측의 활성영역에 제1감광막 패턴을 형성하고, 제1문턱전압 조절이온주입을 실시한다.
제1도 (b)와 같이 상기 제1감광막(3)을 제거한 후 다시 전면에 제2감광막(4)을 증착하고, 현상 및 노광공정으로 상기 이온주입된 영역과 이웃한 활성영역에 제2감광막 패턴을 형성하여 제2문턱전압 이온주입을 실시한다.
제1도 (c)와 같이 상기 제2감광막을 제거한 후, 또다시 전면에 제3감광막(5)을 증착하고, 포토작업으로 상기 제2감광막 패턴으로 형성된 이온주입영역과 이웃하게 제3감광막 패턴을 형성하여 제3문턱전압 이온주입을 실시한다.
제1도 (d)와 같이 상기 이온주입된 반도체기판(1)의 활성영역 소정부위에 게이트전극(6)을 형성한 후, 게이트전극(6) 양측의 반도체기판(1)에 고농도 불순물 이온을 주입하여 복수개의 트랜지스터가 형성되도록 소오스 및 드레인영역(7)을 형성한다.
제1도 (e)는 상기와 같은 공정으로 형성된 트랜지스터를 간략하게 나타낸 회로이다.
상기와 같은 공정에 따른 실시예로서, 인버터회로의 구성은 제2도 (a)와 같이 입력단자(Vin)의 신호(Low, High)에 따라 동작여부가 각각 다르게 결정되는 피모오스FET(1)와 제1엔모오스 FET(2)가 병렬로 연결되어 구성되는 인버터회로와, 제2도(b)와 같이 입력단자(Vin)이 신호(Low, High)에 따라 동작여부가 결정되는 제2엔모오스FET(3)와 인가전압단자(Vdd)에 연결된 부하소자(Load element)로 구성된 인버터 회로를 포함하여 이루어진다.
상기와 같이 구성된 종래 문턱전압 조절회로에 대한 인버터 회로의 동작은 제2도 (a)와 같이 피모오스 FET(1)특성에 적합함 불순물 이온주입과 엔모오스 FET(2) 특성에 적합한 불순물 이온주입을 실시하여 논리 드레시홀드전압을 프로그래밍하므로, 입력단자(Vin)가 로우(Low: 이하 '로우'라 함)일때 피모오스(1)가 도통되어 출력단자(Vout)에 하이(high: 이하 '하이'로 함)가 출력되고, 입력단자가 하이일 때 반대로 제1엔모오스 FET(2)가 도통되어 로우가 출력된다.
그리고, 제2도 (b)와같이 제2엔모오스 FET(3)에 대한 논리 드레시홀드전압을 프로그래밍하므로 입력단자(Vin)가 로우일때 엔모오스 FET가 부도통되어 하이가 출력되고 입력단자가 하이일때 제2엔모로스 FET가 도통되어 출력단자(Vout)의 부하소자(Load element)로 인해서 로우가 출력된다.
상기와 같이 구성되어 동작되는 종래의 반도체 소자의 문턱전압 조절회로에 대한 인버터회로는 다음과 같은 문제점이 도출되었다.
첫째, 제1도에 도시한 바와같이 인버터 회로특성에 맞게 트랜지스터의 수만큼 각기 다른 드레시홀드 전압이온을 주입하여 프로그래밍하기 위해서 여러번의 마스킹 작업이 필요하다.
둘째, 상기와 같이 제조된 회로의 특성은 드레시홀드전압(Vr)이 프로그래밍되어 있기 때문에, 회로특성에 대한 변경이 불가능하고, 아날로그(Analog)회로의 미세조정도 불가능하다.
셋째, 상기 회로의 논리 드레시 홀드나 게인(gain)특성을 변경시키기 위해서 칩외부에서 별도의 소자를 연결해야 한다.
상기와 같은 종래기술의 문제점을 위해 안출한 것으로 프로그램이 가능한 비휘발성 소자의 컨트롤 게이트와 플로우팅 게이트간에 형성되는 커패시턴스를 이용하여 트랜지스터의 드레시홀드전압을 용이하게 가변시킬수 있도록 한 반도체 소자의 가변 문턱전압 조절회로를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명의 반도체 소자의 가변 문턱전압 조절회로는 로우와 하이 구분된 제1데이타신호를 받아 동작하고, 제1전압이 인가되는 제1트랜지스터, 상기 제1데이타신호와 제2데이타신호를 받아 3단계의 전압상태를 출력하는 프로그램부, 상기 프로그램부의 3단계 전압신호를 받아 논리드레시 홀드 전압을 결정하고 동작하고, 상기 제1트랜지터와 출력단자에 연결되고, 접지에 연결되는 비휘발성 기억소자를 포함하여 이루어지며, 또 다른 본 발명의 반도체 소자의 가변 문턱전압조절회로는 로우와 하이로 구분된 제1데이타신호와 제2데이타신호를 받아 3단계의 전압상태를 출력하는 프로그램부, 상기 프로그램부의 3단계 전압신호를 받아 논리드레시 홀드전압을 결정하여 동작하고, 출력단자와 연결되는 비휘발성 기억소자, 로우와 하이로 구분된 제3데이타신호를 받아 동작하고 비휘발성 기억소자와 연결되고 접지에 연결되는 제2트랜지스터, 제1신호상태와 제2신호상태 사이의 신호상태인 기준신호, 상기 기준신호를 받아 항상 동작하고, 상기 비휘발성 기억소자와 연결되는 제3트랜지스터, 상기 제3트랜지스터를 통과한 신호를 받아 동작하고, 출력단자와 연결되고, 상기 비휘발성 기억소자와 연결되는 제4트랜지스터, 상기 제3트랜지스터와 연결하여 제3트랜지스터를 통하는 신호를 받아 동작하고 상기 제4트랜지스터와 연결되는 제5트랜지스터, 상기 제5트랜지스터와 상기 제4트랜지스터에 연결되어 인가되는 제1전압을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 프로그래밍 회로에 대한 제1실시예를 상세히 설명하면 다음과 같다.
제3도 (a)는 본 발명에 따른 제1실시예로써, 인버터 회로의 구성은 입력단자이 신호에 의해서, 동작되는 피모오스 FET(11)와, 입력단자의 신호와 프로그래밍 신호에 의해서 엔모오스 비휘발성 기억소자(13)의 커패시터 특성을 결정하는 프로그램부(12)와, 프로그램부(12)의 신호크기와 신호의 지속도에 따라서 동작정도를 나타내는 엔모오스는 비휘발성 기억소자(13)를 포함하여 이루어진다.
그리고 상기 프로그램부(12)의 구성은 제3도 (b)에 도시한 바와같이 프로그래밍 신호에 따라 동작되는 제1엔모오스 FET(21)와, 반전된 프로그래밍 신호에 따라 동작되는 제2엔모오스 FET(22)와, 상기 제1, 제2엔모오스FET(21,22)를 통한 신호에 의해서 동작되는 제1, 제2피모오스 FET(23,24)와, 제2피모오스FET(24)를 통해서 동작하는 제3엔모오스 FET(25)와, 프로그래밍신호를 반전시키는 인버터(26)와, 프로그래밍신호와 입력단자신호에 따라 엔모오스 동작신호를 공급하는 노아(NOR)게이트(27), 반전된 프로그래밍 신호와 입력단자신호에 따라 피모오스 동작신호를 공급하는 낸드(NAND)게이트(28)와, 상기 노아(NOR), 낸드(NAND)게이트의 공급신호에 따라 동작하는 제3피모오스FET(29), 제4엔모오스FET(30)를 포함하여 이루어진다.
상기와 같이 구성된 본 발명의 가변 문턱전압 조절회로의 제1실시예에 대한 인버터회로의 동작은 입력단자에 로우신호가 인가되면 피모오스FET(11)가 도통되고, 동시에 프로그래밍신호단자에 하이신호가 인가되면, 프로그램부(12)에 로우신호와 하이신호가 입력되어, 하이로 출력되기 때문에 엔모오스 비휘발성 기억소자(13)에 드레시 홀드 전압을 프로그래밍한다. 이때, 피모오스 FET(11)가 도통되고, 엔모오스 비휘발성 기억소자(13)가 부도통되어 출력단자는 반전되어 하이로 나타난다.
그리고, 입력단자에 하이신호가 인가되면 피모오스 FET(11)가 부도통되고 동시에 프로그래밍 신호단자에 로우신호가 인가되면 드레시홀드 전압이 프로그래밍된 엔모오스 비휘발성 기억소자(13)가 정상동작으로 도통되어 출력단자는 하이로 나타난다.
즉, 프로그래밍 신호단자와 입력신호가 모두 하이로 인가되면 입력단자(Vin)에 관계없이 엔모오스 비휘발성 기억소자(13)가 드레시 홀드전압을 프로그래밍하고, 프로그래밍신호단자에만 로우신호가 인가되면 프로그래밍된 엔모오스 비휘발성 기억소자(13)가 입력단자의 전압상태(로우,하이)에 따라서 동작한다.
상기 프로그램부(12)에 대한 동작을 좀더 상세히 설명하면 다음과 같다.
제3도 (b)와 같이 프로그래밍 신호단자의 신호가 하이이고, 입력단자의 신호가 로우이면 제1엔모오스 FET(21), 제2피모오스 FET(23), 제3엔모오스 FET(25)가 도통되고, 인버터(26)에 의해서 반전된 프로그래밍 신호로 제2엔모오스 FET(22)가 부도통되고, 프로그래밍신호가 입력단자신호를 낸드게이트(28)와 노아게이트(27)로 변환한 신호에 의해서 제3피모오스 FET(29)와 제4엔모오스 FET(30)가 부도통되어 발생한 Vpp가 B단자로 출력되므로 엔모오스 비휘발성 기억소자에 논리드레시 홀드전압을 프로그래밍한다.
반면에 프로그래밍 신호가 로우이고, 입력단자의 신호가 하이이면 프로그래밍 신호단자의 로우신호에 의해 제1엔모오스FET(21), 제1피모오스FET(23), 제2피모오스FET(24), 제3엔모오스FET(25)가 부도통되고, 인버터(26)에 의해 반전된 프로그래밍 신호로 제2엔모오스FET(22), 제1피모오스FET(23)가 도통되고, 제2피모오스FET(24), 제3엔모오스FET(25)가 부도통되고, 프로그래밍신호, 입력단자신호를 노아게이트(27)로 변환한 신호에 의해서 제4엔모오스(30)가 부도통되고, 반전된 프로그래밍 신호와 입력단자신호를 낸드게이트(28)로 변환한 신호에 의해서 제3피오스FET가 도통하여 발생한 VDD전압이 엔모오스 비휘발성 기억소자를 정상 동작시킨다.
그러나, 입력단자와 프로그래밍신호가 로우일때는 로우로 출려되어 엔모오스 비휘발성 기억소자를 정상 동작시키고 두신호가 동시에 하이로 인가될 수 없도록 한다. 이상과 같은 본 발명의 프로그램부에 따른 동작을 제4도에 도시한 바와같이 타이밍표로 요약하면 입력단자 신호가 로우이고, 프로그래밍 신호가 하이일때 B단자에 Vpp가 인가되며, 엔모오스 비휘발성 기억소자의 논리 드레시 홀드전압이 프로그래밍 신호의 지속시간만큼 프로그래밍되고, 프로그래밍 신호가 로우이고, 입력단자신호가 하이일때, B단자에 VDD가 인가되며, 엔모오스 비휘발성 기억소자가 정상 동작한다.
이때 프로그래밍 신호는 지속시간만큼 엔모오스 비휘발성 기억소자의 논리 드레시 홀드전압을 결정하는 프로그래밍 전용신호이고, 입력단자신호는 정상 동작하는 전용신호이다.
제5도(a)는 본 발명에 대한 프로그래밍 신호의 지속시간과 엔모오스 비휘발성 기억소자의 크기에 따른 논리 드레시 홀드전압특성으로 엔모오스 비휘발성 기억소자의 4가지 W/L 별로 크기가 클수록 드레시 홀드전압이 감소하고, 프로그래밍 시간을 점점 증가시키면 드레시 홀드전압은 점점 증가한다.
즉, 프로그래밍 시간에 따라서 드레시 홀드전압이 변화된다.
제5도(b)는 상기와 같은 본 발명의 논리 드레시 홀드전압에 대한 입·출력전압특성을 나타낸 것으로 1인 기울기로 드레시 홀드전압이 프로그래밍 시간의 지속도에 따라서 점점 증가된 곡선들은 드레시 홀드전압에 대응되는 입력전압 이상이 인가되어야 엔모오스 비휘발성 기억소자가 도통되어 본 발명의 제1실시예에 대한 인버터의 출력이 반전된다.
상기와 같은 특성을 이용하여 이하 첨부된 도면을 참조하여 본 발명의 제2실시예를 설명하면 다음과 같다.
본 발명의 제2실시예에 대한 구성도는 제6도(a)에 도시한 바와같이 입력단자신호와 프로그래밍 신호에 의해서 동작되는 프로그램부(31), 상기 프로그램부의 신호의 크기와 지속도에 따라서 동작정도를 나타내는 비휘발성 기억소자(32), 로우신호로 동작하여 전류를 전달하는 제5피모오스FET(34), 제6피모오스FET(34) 기준(reference)신호에 의해서 항상 동작되는 제5엔모오스FET(35), 엠프(Amp)신호에 따라서 동작되는 제6엔모오스FET(36)를 포함하여 이루어진다.
상기와 같이 구성된 본 발명에 대한 동작은 제6도(b)에 도시한 바와같이 프로그램부(31)에 프로그래밍신호가 입력되기전(프로그램전상태)일 경우, 즉 프로그래밍 신호가 로우상태에서 기준(reference)신호를 입력하고, 엠프(Amp)신호르 하이로 입력하고 입력단자신호를 로우로 입력하면, 제5, 제6엔모오스FET(35,36)의 도통으로 제5, 제6피모오스FET(33,34)에 접지로 부터 로우 입력이 가해져 제5, 제6피모오스FET(33,34)가 도통되고, 입력단자신호와 프로그래밍신호에 의해 비휘발성 기억소자가 부도통하여 출력단자에 Vpp가 출력된다.
그리고 엠프(Amp)신호가 로우이고, 기준신호가 발생하고, 입력단자신호가 로우에서 기준신호보다 약간 높은 전압으로 변화하면 제6엔모오스FET(36)과 비휘발성 기억소자(32)의 부도통, 제5엔모오스FET(35)의 도통으로 평형 입력상태가 유지되어 제5피모오스FET, Vpp가 인가되므로 출력단자는 여전히 전상태를 유지한다.
프로그램부(31)에 프로그래밍 신호가 입력된후(프로그램후상태)일 경우, 즉 하이상태인 프로그래밍신호에 의해서 비휘발성 기억소자(32)가 높은 로직 드레시 홀드전압으로 프로그래밍된 경우, 기준신호를 입력하고 엠프(Amp)신호를 하이로 입력하고, 입력단자신호를 로우로 입력하면 프로그램전상태와 동일한 결과가 나타나며 기준신호를 입력하고 엠프(Amp)신호를 로우로 입력하고 입력단자신호를 로우상태에서 기준신호보다 약간 높은 상태로 변화시키면 역시 프로그램전상태와 동일한 결과가 도출된다.
상기의 입력단자상태가 비휘발성 기억소자(32)의 논리드레시 홀드보다 높은 경우 비휘발성 기억소자(32)가 도통되어 제5피모오스FET(33)에 인가되어 있는 Vpp가 제6엔모오스FET(36)를 통해서 접지로 Vpp전압이 소멸되므로 출력단자에는 로우가 출력된다.
이상과 같이 상술한 본 발명의 반도체 소자의 가변 문턱전압 조절회로는 논리 드레시 홀드전압을 가변시킬수 있지 때문에 다음과 같은 효과가 있다.
첫째, 반도체 제조에 있어서 문턱전압 이온주입공정의 마스킹 작업이 줄어든다.
둘째, 목적하는 회로의 특성에 알맞게 드레시 홀드전압조정이 가능하여 칩외부에서 연결하는 별도의 소자가 불필요하다.

Claims (4)

  1. 로우와 하이로 구분된 제1데이타신호를 받아 동작하고, 제1전압이 인가되는 제1트랜지스터, 상기 제1데이타신호와 제2데이타신호를 받아 3단계의 전압상태를 출력하는 프로그램부, 상기 프로그램부의 3단계 전압신호를 받아 논리드레시 홀드전압을 결정하여 동작하고, 상기 제1트랜지스터와 출력단자에 연결되고 접지에 연결되는 비휘발성 기억소자를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 가변 문턱전압 조절회로.
  2. 제1항에 있어서, 프로그램부는 제1데이타신호와 제2데이타신호가 각각 하이, 로우로 인가되면 제2전압을 출력하고, 제1데이타신호와 제2데이타신호가 각각 로우, 하이이므로 인가되면 제1전압을 출력하고, 제1데이타신호와 제2데이타신호가 각각 로우, 로우로 인가되면 제3전압을 출력하고, 각각 하이, 하이로 프로그램부에 인가시키지 않는 것으로 이루어짐을 특징으로 하는 반도체 소자의 가변문턱전압 조절회로.
  3. 로우와 하이로 구분된 제1데이타신호와 제2데이타신호를 받아 3단계의 전압상태를 출력하는 프로그램부, 상기 프로그램부의 3단계 전압신호를 받아 논리드레시 홀드전압을 결정하여 동작하고, 출력단자와 연결되는 비휘발성 기억소자, 로우와 하이로 구분된 제3데이타신호를 받아 동작하고 비휘발성 기억소자와 연결되고 접지에 연결되는 제2트랜지스터, 제1신호상태와 제2신호상태 사이의 신호상태인 기준신호, 상기 기준신호를 받아 항상 동작하고, 상기 비휘발성 기억소자와 연결되는 제3트랜지스터, 상기 제3트랜지스터를 통과한 신호를 받아 동작하고, 출력단자와 연결되고, 상기 비휘발성 기억소자와 연결되는 제4트랜지스터, 상기 제3트랜지스터와 연결하여 제3트랜지스터를 통하는 신호를 받아 동작하고 상기 제4트랜지스터와 연결되는 제5트랜지스터, 상기 5트랜지스터와 상기 제4트랜지스터에 연결되어 인가되는 제1전압을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 가변 문턱전압 조절회로.
  4. 제3항에 있어서, 프로그램부는 제1데이타신호와 제2데이타신호가 각각 하이, 로우로 인가되면 제2전압을 출력하고, 제1데이타신호와 제2데이타신호가 각각 로우, 하이이므로 인가되면, 제1전압을 출력하고, 제1데이타신호와 제2데이타신호가 각각 로우, 로우로 인가되면 제3전압을 출력하고, 각각 하이, 하이로 프로그램부에 인가시키지 않는 것으로 이루어짐을 특징으로 하는 반도체 소자의 가변 문턱전압 조절회로.
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