JP2852906B2 - 論理回路 - Google Patents
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/12—Programming voltage switching circuits
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- Logic Circuits (AREA)
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- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の可変
しきい値電圧調節回路に係り、特にプログラム可能な不
揮発性記憶素子（ＥＰＲＯＭ、Ｅ2ＰＲＯＭ ）を用いて
トランジスタのしきい値電圧を容易に可変させることが
できるようにした半導体素子のしきい値電圧調節回路に
関する。
しきい値電圧調節回路に係り、特にプログラム可能な不
揮発性記憶素子（ＥＰＲＯＭ、Ｅ2ＰＲＯＭ ）を用いて
トランジスタのしきい値電圧を容易に可変させることが
できるようにした半導体素子のしきい値電圧調節回路に
関する。
【０００２】
【従来の技術】一般的にトランジスタなどのしきい値電
圧は製造時の不純物イオン注入で決定される。このしき
い値電圧は入力電圧(Ｖin)に対して出力電圧(Ｖout) が
転換される転換点であり、トランジスタの導通と非導通
を決める電圧である。トランジスタのしきい値電圧を調
整することによって論理回路のしきい値電圧を変えるこ
とができる。
圧は製造時の不純物イオン注入で決定される。このしき
い値電圧は入力電圧(Ｖin)に対して出力電圧(Ｖout) が
転換される転換点であり、トランジスタの導通と非導通
を決める電圧である。トランジスタのしきい値電圧を調
整することによって論理回路のしきい値電圧を変えるこ
とができる。
【０００３】以下、添付図面を参照して論理回路の一つ
であるインバータ回路のしきい値電圧を調節する方法に
ついての具体例を説明する。図１は従来の半導体素子に
対するしきい値電圧イオン注入を示す工程断面図であ
り、図２は従来のインバータ回路の例である。
であるインバータ回路のしきい値電圧を調節する方法に
ついての具体例を説明する。図１は従来の半導体素子に
対するしきい値電圧イオン注入を示す工程断面図であ
り、図２は従来のインバータ回路の例である。
【０００４】従来のトランジスタのしきい値電圧を変え
る方法は、図１（ａ）に示すように、半導体基板１に一
定間隔で分離酸化膜２を形成して、分離領域と活性領域
とを区画した後、全面に第１感光膜３を堆積し、現像及
び露光工程で半導体基板１の一つの活性領域、すなわち
一つのトランジスタ形成領域に第１感光膜パターンを形
成し、第１しきい値電圧を得るに必要かつ充分なイオン
を打ち込む。次に、図１（ｂ）に示すように、前記第１
感光膜３を除去した後、第２感光膜４を用いた同様の工
程によって他の活性領域に、第２しきい値電圧のための
イオンを打ち込む。
る方法は、図１（ａ）に示すように、半導体基板１に一
定間隔で分離酸化膜２を形成して、分離領域と活性領域
とを区画した後、全面に第１感光膜３を堆積し、現像及
び露光工程で半導体基板１の一つの活性領域、すなわち
一つのトランジスタ形成領域に第１感光膜パターンを形
成し、第１しきい値電圧を得るに必要かつ充分なイオン
を打ち込む。次に、図１（ｂ）に示すように、前記第１
感光膜３を除去した後、第２感光膜４を用いた同様の工
程によって他の活性領域に、第２しきい値電圧のための
イオンを打ち込む。
【０００５】その後さらに、図１（ｃ）に示すように、
前記第２感光膜を除去した後、その全面に第３感光膜５
を堆積し、第３感光膜パターン５で第３の活性領域に、
第３しきい値電圧とするためのイオンを打ち込む。各活
性領域に上記のように別々のイオンを注入した半導体基
板１のそれぞれの活性領域の所定の部位にゲート電極６
を形成した後、図１（ｄ）に示すように、ゲート電極６
の両側に高濃度不純物イオンを注入して、ソース及びド
レイン領域７を形成させ、複数個のトランジスタを形成
させる。図１（ｅ）は上記工程で形成されたトランジス
タを簡略に示した回路である。このときそれぞれの領域
のイオン注入を上記のように調整されるので、それぞれ
のトランジスタのしきい値電圧ＶT1、ＶT2、ＶT3は異な
るようになる。
前記第２感光膜を除去した後、その全面に第３感光膜５
を堆積し、第３感光膜パターン５で第３の活性領域に、
第３しきい値電圧とするためのイオンを打ち込む。各活
性領域に上記のように別々のイオンを注入した半導体基
板１のそれぞれの活性領域の所定の部位にゲート電極６
を形成した後、図１（ｄ）に示すように、ゲート電極６
の両側に高濃度不純物イオンを注入して、ソース及びド
レイン領域７を形成させ、複数個のトランジスタを形成
させる。図１（ｅ）は上記工程で形成されたトランジス
タを簡略に示した回路である。このときそれぞれの領域
のイオン注入を上記のように調整されるので、それぞれ
のトランジスタのしきい値電圧ＶT1、ＶT2、ＶT3は異な
るようになる。
【０００６】前記工程によってそれぞれのトランジスタ
を形成させてインバータ回路を構成した例が第２図に示
してある。図２（ａ）の例は、入力端子(Ｖin)の信号に
基づいてそれぞれ異なった動作状態となるＰＭＯＳＦＥ
Ｔ１とＮＭＯＳＦＥＴ２とが並列に連結されて構成され
るインバータ回路であり、図２（ｂ）の例は、入力端子
(Ｖin)の信号に基づいて動作状態が決定されるＮＭＯＳ
ＦＥＴ３と負荷素子とで構成されたインバータ回路であ
る。図２（ａ）の場合、ＰＭＯＳＦＥＴ１はその特性に
適した不純物イオンが注入され、ＮＭＯＳＦＥＴ２には
その特性に適した不純物をイオン注入してそれぞれのし
きい値電圧を決めているので、それらにより、回路の論
理しきい値電圧が決められている。図２（ｂ）の場合、
ＮＭＯＳＦＥＴ３に対するしきい値電圧により論理回路
のしきい値電圧が決められる。
を形成させてインバータ回路を構成した例が第２図に示
してある。図２（ａ）の例は、入力端子(Ｖin)の信号に
基づいてそれぞれ異なった動作状態となるＰＭＯＳＦＥ
Ｔ１とＮＭＯＳＦＥＴ２とが並列に連結されて構成され
るインバータ回路であり、図２（ｂ）の例は、入力端子
(Ｖin)の信号に基づいて動作状態が決定されるＮＭＯＳ
ＦＥＴ３と負荷素子とで構成されたインバータ回路であ
る。図２（ａ）の場合、ＰＭＯＳＦＥＴ１はその特性に
適した不純物イオンが注入され、ＮＭＯＳＦＥＴ２には
その特性に適した不純物をイオン注入してそれぞれのし
きい値電圧を決めているので、それらにより、回路の論
理しきい値電圧が決められている。図２（ｂ）の場合、
ＮＭＯＳＦＥＴ３に対するしきい値電圧により論理回路
のしきい値電圧が決められる。
【０００７】前記のように構成された従来のインバータ
回路の動作は以下の通りである。図２（ａ）の場合、入
力電圧がトランジスタのしきい値電圧より低い、すなわ
ちローであると、ＰＭＯＳＦＥＴ１が導通し、ＮＭＯＳ
ＦＥＴ２が不導通であるので出力端子にハイが出力され
る。一方、入力端子にトランジスタのしきい値電圧より
高い電圧、すなわちハイが加えられると、ＰＭＯＳＦＥ
Ｔ１が不導通になり、ＮＭＯＳＦＥＴ２が導通となるの
で出力端子にローが出力される。図２（ｂ）の場合、入
力端子にＮＭＯＳＦＥＴ３のしきい値電圧より高い電
圧、すなわちハイが入力すると、ローが出力される。一
方、入力端子がローであると、ＮＭＯＳＦＥＴ３が非導
通でハイが出力される。
回路の動作は以下の通りである。図２（ａ）の場合、入
力電圧がトランジスタのしきい値電圧より低い、すなわ
ちローであると、ＰＭＯＳＦＥＴ１が導通し、ＮＭＯＳ
ＦＥＴ２が不導通であるので出力端子にハイが出力され
る。一方、入力端子にトランジスタのしきい値電圧より
高い電圧、すなわちハイが加えられると、ＰＭＯＳＦＥ
Ｔ１が不導通になり、ＮＭＯＳＦＥＴ２が導通となるの
で出力端子にローが出力される。図２（ｂ）の場合、入
力端子にＮＭＯＳＦＥＴ３のしきい値電圧より高い電
圧、すなわちハイが入力すると、ローが出力される。一
方、入力端子がローであると、ＮＭＯＳＦＥＴ３が非導
通でハイが出力される。
【０００８】
【発明が解決しようとする課題】前記した構成では半導
体素子の製造時にそれらのしきい値電圧を調整すること
によって論理回のしきい値電圧を任意に決めることがで
きるが、以下のような問題があった。 １．図１に示すように、論理回路特性に合うようにトラ
ンジスタの数だけそれぞれ異なるしきい値電圧となるよ
うにそれぞれの領域に異なる量のイオンを注入してプロ
グラムするために、幾度かのマスキング作業が必要であ
る。 ２．前記のように製造された回路の特性は、製造時にし
きい値電圧（ＶT） がプログラムされているので、回路
の論理特性に対する変更が不可能であり、これによりア
ナログ回路の微細調整も不可能となる。 ３．前記回路の論理しきい値電圧や利得特性等を変更す
るために、チップ外部に別の回路を連結しなければなら
ない。
体素子の製造時にそれらのしきい値電圧を調整すること
によって論理回のしきい値電圧を任意に決めることがで
きるが、以下のような問題があった。 １．図１に示すように、論理回路特性に合うようにトラ
ンジスタの数だけそれぞれ異なるしきい値電圧となるよ
うにそれぞれの領域に異なる量のイオンを注入してプロ
グラムするために、幾度かのマスキング作業が必要であ
る。 ２．前記のように製造された回路の特性は、製造時にし
きい値電圧（ＶT） がプログラムされているので、回路
の論理特性に対する変更が不可能であり、これによりア
ナログ回路の微細調整も不可能となる。 ３．前記回路の論理しきい値電圧や利得特性等を変更す
るために、チップ外部に別の回路を連結しなければなら
ない。
【０００９】本発明はかかる従来の問題点を解決するた
めのものであって、その目的はしきい値電圧を調整自在
とした論理回路を提供することである。
めのものであって、その目的はしきい値電圧を調整自在
とした論理回路を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力信号に応じてオン・オフする第１ト
ランジスタと、その入力信号とプログラム信号とを入力
とし、プログラム信号に基づいてプログラム電圧を出力
すると共に、入力信号に応じた電圧を出力するプログラ
ム部と、前記第１トランジスタに接続され、前記プログ
ラム部のプログラム電圧でしきい値電圧を設定されると
共に、前記プログラム部からの出力に基づいてその出力
信号の電圧値が前記プログラム電圧で設定されたしきい
値電圧より高い場合にオンする不揮発性記憶素子とを有
することを特徴とする。
に、本発明は、入力信号に応じてオン・オフする第１ト
ランジスタと、その入力信号とプログラム信号とを入力
とし、プログラム信号に基づいてプログラム電圧を出力
すると共に、入力信号に応じた電圧を出力するプログラ
ム部と、前記第１トランジスタに接続され、前記プログ
ラム部のプログラム電圧でしきい値電圧を設定されると
共に、前記プログラム部からの出力に基づいてその出力
信号の電圧値が前記プログラム電圧で設定されたしきい
値電圧より高い場合にオンする不揮発性記憶素子とを有
することを特徴とする。
【００１１】上記目的を達成する本発明の他の態様は、
入力信号とプログラム信号とを入力とし、プログラム信
号に基づいてプログラム電圧を出力すると共に、入力信
号に応じた電圧を出力するプログラム部と、前記プログ
ラム部のプログラム電圧でしきい値電圧を設定されると
共に、前記プログラム部からの出力に基づいてその出力
信号の電圧値が前記プログラム電圧で設定されたしきい
値電圧より高い場合にオンする不揮発性記憶素子と、そ
の不揮発性記憶素子に連結され、ハイ及びローとなるア
ンプ信号を入力し、そのハイ、ローに応じてオン・オフ
動作する第２トランジスタと、外部から一定の電圧であ
る基準信号を受けて常時オンしている第３トランジスタ
と、前記不揮発性記憶素子に接続され、前記第２トラン
ジスタのオンに応じて動作電圧を前記不揮発性記憶素子
に供給する第４トランジスタと、前記第３トランジスタ
によって発生した信号状態に応じて動作電圧を第３トラ
ンジスタに供給する第５トランジスタとを有することを
特徴とする。
入力信号とプログラム信号とを入力とし、プログラム信
号に基づいてプログラム電圧を出力すると共に、入力信
号に応じた電圧を出力するプログラム部と、前記プログ
ラム部のプログラム電圧でしきい値電圧を設定されると
共に、前記プログラム部からの出力に基づいてその出力
信号の電圧値が前記プログラム電圧で設定されたしきい
値電圧より高い場合にオンする不揮発性記憶素子と、そ
の不揮発性記憶素子に連結され、ハイ及びローとなるア
ンプ信号を入力し、そのハイ、ローに応じてオン・オフ
動作する第２トランジスタと、外部から一定の電圧であ
る基準信号を受けて常時オンしている第３トランジスタ
と、前記不揮発性記憶素子に接続され、前記第２トラン
ジスタのオンに応じて動作電圧を前記不揮発性記憶素子
に供給する第４トランジスタと、前記第３トランジスタ
によって発生した信号状態に応じて動作電圧を第３トラ
ンジスタに供給する第５トランジスタとを有することを
特徴とする。
【００１２】
【発明の実施の形態】以下、添付図面を参照して本発明
の論理回路の実施形態を詳細に説明する。図３（ａ）は
本発明による第１実施形態であり、論理回路はインバー
タ回路を構成している。このインバータ回路は、ＰＭＯ
ＳＦＥＴ１１とこれに直列に接続されたＮＭＯＳ不揮発
性記憶素子１２とを有し、それらの接続点から出力を取
り出すようになっている。ＰＭＯＳＦＥＴ１１は通常の
通りのものであって、入力端子からの信号によって動作
する。ＮＭＯＳ不揮発性記憶素子１２はそのゲートに接
続されたプログラム部１３からの出力Ｂによって以下に
説明するように動作させられる。ＮＭＯＳ不揮発性記憶
素子１２のゲートに接続されたプログラム部１３は入力
端子からの信号が入力されると共に、プログラム信号が
入力させられる。
の論理回路の実施形態を詳細に説明する。図３（ａ）は
本発明による第１実施形態であり、論理回路はインバー
タ回路を構成している。このインバータ回路は、ＰＭＯ
ＳＦＥＴ１１とこれに直列に接続されたＮＭＯＳ不揮発
性記憶素子１２とを有し、それらの接続点から出力を取
り出すようになっている。ＰＭＯＳＦＥＴ１１は通常の
通りのものであって、入力端子からの信号によって動作
する。ＮＭＯＳ不揮発性記憶素子１２はそのゲートに接
続されたプログラム部１３からの出力Ｂによって以下に
説明するように動作させられる。ＮＭＯＳ不揮発性記憶
素子１２のゲートに接続されたプログラム部１３は入力
端子からの信号が入力されると共に、プログラム信号が
入力させられる。
【００１３】上記したプログラム部１３の構成を図３
（ｂ）に示す。第１ＮＭＯＳＦＥＴ２１はプログラム信
号に基づいて動作し、第２ＮＭＯＳＦＥＴ２２はインバ
ータ２６によってプログラム信号の反転した信号で動作
する。この第１ＮＭＯＳＦＥＴ２１に第１ＰＭＯＳＦＥ
Ｔ２３が直列に接続され、第２ＮＭＯＳＦＥＴ２２には
第２ＰＭＯＳＦＥＴ２４が直列に接続されている。さら
に、第１ＮＭＯＳＦＥＴ２１のドレインが第２ＰＭＯＳ
ＦＥＴ２４のゲートに、第２ＮＭＯＳＦＥＴ２２のドレ
インが第１ＰＭＯＳＦＥＴ２３のゲートに接続されてい
る。
（ｂ）に示す。第１ＮＭＯＳＦＥＴ２１はプログラム信
号に基づいて動作し、第２ＮＭＯＳＦＥＴ２２はインバ
ータ２６によってプログラム信号の反転した信号で動作
する。この第１ＮＭＯＳＦＥＴ２１に第１ＰＭＯＳＦＥ
Ｔ２３が直列に接続され、第２ＮＭＯＳＦＥＴ２２には
第２ＰＭＯＳＦＥＴ２４が直列に接続されている。さら
に、第１ＮＭＯＳＦＥＴ２１のドレインが第２ＰＭＯＳ
ＦＥＴ２４のゲートに、第２ＮＭＯＳＦＥＴ２２のドレ
インが第１ＰＭＯＳＦＥＴ２３のゲートに接続されてい
る。
【００１４】第１、第２ＰＭＯＳＦＥＴ２３、２４とこ
のプログラム部の出力端子Ｂとの間には第３ＮＭＯＳＦ
ＥＴ２５が接続されている。この第３ＮＭＯＳＦＥＴの
ゲートは、第２ＰＭＯＳＦＥＴ２４と第２ＮＭＯＳＦＥ
Ｔ２２との間に接続されている。出力端子Ｂはまた直列
に接続された第３ＰＭＯＳＦＥＴ２９と第４ＮＭＯＳＦ
ＥＴ３０との間に接続されている。上記第３ＰＭＯＳＦ
ＥＴ２９のゲートはＮＡＮＤゲート２８の出力端子に接
続され、第４ＮＭＯＳＦＥＴ３０のゲートはＮＯＲゲー
ト２７の出力端子に接続されている。ＮＯＲゲート２７
へはプログラム信号と入力信号が入力され、ＮＡＮＤゲ
ート２８へはプログラム信号の反転した信号と入力信号
とが入力信号として与えられる。
のプログラム部の出力端子Ｂとの間には第３ＮＭＯＳＦ
ＥＴ２５が接続されている。この第３ＮＭＯＳＦＥＴの
ゲートは、第２ＰＭＯＳＦＥＴ２４と第２ＮＭＯＳＦＥ
Ｔ２２との間に接続されている。出力端子Ｂはまた直列
に接続された第３ＰＭＯＳＦＥＴ２９と第４ＮＭＯＳＦ
ＥＴ３０との間に接続されている。上記第３ＰＭＯＳＦ
ＥＴ２９のゲートはＮＡＮＤゲート２８の出力端子に接
続され、第４ＮＭＯＳＦＥＴ３０のゲートはＮＯＲゲー
ト２７の出力端子に接続されている。ＮＯＲゲート２７
へはプログラム信号と入力信号が入力され、ＮＡＮＤゲ
ート２８へはプログラム信号の反転した信号と入力信号
とが入力信号として与えられる。
【００１５】前記のように構成された第１実施形態のプ
ログラム部１３の動作についてまず説明する。このプロ
グラム部１３への入力は入力信号とプログラム信号であ
り、それぞれがハイ、ロー２種類の状態があるので、４
種類の入力状態となり、以下のようにプルグラム信号が
ハイの場合は入力信号がいずれであっても回路の出力Ｂ
にはＶPPが出力されるようになっている。
ログラム部１３の動作についてまず説明する。このプロ
グラム部１３への入力は入力信号とプログラム信号であ
り、それぞれがハイ、ロー２種類の状態があるので、４
種類の入力状態となり、以下のようにプルグラム信号が
ハイの場合は入力信号がいずれであっても回路の出力Ｂ
にはＶPPが出力されるようになっている。
【００１６】すなわち、プログラム信号端子にハイ信号
が加えられると、ＮＭＯＳＦＥＴ２１がオン、ＮＭＯＳ
ＦＥＴ２２がオフとなる。したがって、ＰＭＯＳＦＥＴ
２４がオン、ＰＭＯＳＦＥＴ２３がオフとなり、ＮＭＯ
ＳＦＥＴ２５がオンとなる。このＮＭＯＳＦＥＴ２５の
オンによって出力端子ＢにはＶPPが出力される。この電
圧ＶPPは動作電圧Ｖddより高いので、Ｖddを出力Ｂへ供
給する回路の状況にかかわらず、すなわち入力信号がハ
イでモローでも端子Ｂにはプログラム電圧ＶPPが出力さ
れる。
が加えられると、ＮＭＯＳＦＥＴ２１がオン、ＮＭＯＳ
ＦＥＴ２２がオフとなる。したがって、ＰＭＯＳＦＥＴ
２４がオン、ＰＭＯＳＦＥＴ２３がオフとなり、ＮＭＯ
ＳＦＥＴ２５がオンとなる。このＮＭＯＳＦＥＴ２５の
オンによって出力端子ＢにはＶPPが出力される。この電
圧ＶPPは動作電圧Ｖddより高いので、Ｖddを出力Ｂへ供
給する回路の状況にかかわらず、すなわち入力信号がハ
イでモローでも端子Ｂにはプログラム電圧ＶPPが出力さ
れる。
【００１７】上記のように、プログラム信号がハイであ
れば、ＮＭＯＳ不揮発性記憶素子１２のゲートに電圧Ｖ
PPが加えられ、このＮＭＯＳ不揮発性記憶素子１２がプ
ログラムされる。周知のように、ＮＭＯＳ不揮発性記憶
素子１２はプログラム信号が加えられる時間によってそ
のしきい値電圧が変えられるので、プログラム信号のパ
ルス幅を調整することによって素子１２のしきい値電圧
を任意に設定することができる。周知の方法でプログラ
ム状態を消去して上記のプログラム信号のパルスを変え
れば図３ａのインバータのしきい値電圧を任意に変える
ことができる。
れば、ＮＭＯＳ不揮発性記憶素子１２のゲートに電圧Ｖ
PPが加えられ、このＮＭＯＳ不揮発性記憶素子１２がプ
ログラムされる。周知のように、ＮＭＯＳ不揮発性記憶
素子１２はプログラム信号が加えられる時間によってそ
のしきい値電圧が変えられるので、プログラム信号のパ
ルス幅を調整することによって素子１２のしきい値電圧
を任意に設定することができる。周知の方法でプログラ
ム状態を消去して上記のプログラム信号のパルスを変え
れば図３ａのインバータのしきい値電圧を任意に変える
ことができる。
【００１８】次に、プログラム信号がローの場合につい
て説明する。プログラム信号がローであればＦＥＴ２１
〜２５が前記とは逆になり、ＦＥＴ２５のオフによって
プログラム電圧ＶPPが出力されることはなくなる。ま
た、ＮＡＮＤゲート２８の一方の入力ハイであり、ＮＯ
Ｒゲート２７の一方の入力はローとなっている。その状
態において、入力信号がハイであると、ＮＡＮＤゲート
２８の他方の入力もハイとなり、その出力はローとな
る。したがって、ＰＭＯＳＦＥＴ２９がオンとなる。Ｎ
ＯＲゲート２７の他方の入力はハイであるのでその出力
はローとなり、ＮＭＯＳＦＥＴ３０はオフとなる。従っ
て、端子ＢにはＶddが加えられる。一方、入力信号がロ
ーであれば、ＰＭＯＳＦＥＴ２９がオフで、ＮＭＯＳＦ
ＥＴ３０はオンとなる。従って、端子Ｂはほぼアース電
圧、すなわちローとなる。
て説明する。プログラム信号がローであればＦＥＴ２１
〜２５が前記とは逆になり、ＦＥＴ２５のオフによって
プログラム電圧ＶPPが出力されることはなくなる。ま
た、ＮＡＮＤゲート２８の一方の入力ハイであり、ＮＯ
Ｒゲート２７の一方の入力はローとなっている。その状
態において、入力信号がハイであると、ＮＡＮＤゲート
２８の他方の入力もハイとなり、その出力はローとな
る。したがって、ＰＭＯＳＦＥＴ２９がオンとなる。Ｎ
ＯＲゲート２７の他方の入力はハイであるのでその出力
はローとなり、ＮＭＯＳＦＥＴ３０はオフとなる。従っ
て、端子ＢにはＶddが加えられる。一方、入力信号がロ
ーであれば、ＰＭＯＳＦＥＴ２９がオフで、ＮＭＯＳＦ
ＥＴ３０はオンとなる。従って、端子Ｂはほぼアース電
圧、すなわちローとなる。
【００１９】入力信号とプログラム信号とによってプロ
グラム部１３は上記のように動作する。すなわち、プロ
グラム信号がハイであれば、素子１２をプログラムして
そのしきい値電圧を調整し、プログラム信号がローであ
れば、入力信号のハイ、ローに応じて素子１２のゲート
にＶｄｄまたはローを加えるので、それに応じて素子１
２はオンまたはオフになる。入力信号がハイであれば、
ＰＭＯＳＦＥＴ１１はオフであり、素子１２がオンであ
るので出力端子はローとなる。逆に入力信号がローであ
れば、ＰＭＯＳＦＥＴ１１はオン、素子１２はオフとな
って出力端子へはハイとなる。すなわち、図３ａの回路
はインバータとして動作する。
グラム部１３は上記のように動作する。すなわち、プロ
グラム信号がハイであれば、素子１２をプログラムして
そのしきい値電圧を調整し、プログラム信号がローであ
れば、入力信号のハイ、ローに応じて素子１２のゲート
にＶｄｄまたはローを加えるので、それに応じて素子１
２はオンまたはオフになる。入力信号がハイであれば、
ＰＭＯＳＦＥＴ１１はオフであり、素子１２がオンであ
るので出力端子はローとなる。逆に入力信号がローであ
れば、ＰＭＯＳＦＥＴ１１はオン、素子１２はオフとな
って出力端子へはハイとなる。すなわち、図３ａの回路
はインバータとして動作する。
【００２０】上述した本発明のプログラム部１３による
動作をタイミング図として表すと図４のようになる。再
度確認すると、プログラム信号がハイである時には、Ｂ
端子にＶPPが与えられ、ＮＭＯＳ不揮発性記憶素子の論
理しきい値電圧が、プログラム信号の持続時間（パルス
幅）だけプログラムされる。一方プログラム信号がロー
の場合、入力端子信号に応じて、ＮＭＯＳ不揮発性記憶
素子が通常の動作を行う。
動作をタイミング図として表すと図４のようになる。再
度確認すると、プログラム信号がハイである時には、Ｂ
端子にＶPPが与えられ、ＮＭＯＳ不揮発性記憶素子の論
理しきい値電圧が、プログラム信号の持続時間（パルス
幅）だけプログラムされる。一方プログラム信号がロー
の場合、入力端子信号に応じて、ＮＭＯＳ不揮発性記憶
素子が通常の動作を行う。
【００２１】図５は本発明に対するプログラム信号の持
続時間とＮＭＯＳ不揮発性記憶素子１２の大きさにとに
よる素子１２のしきい値電圧特性を示す。図においてＴ
ｒ＿１．０／１．２などは素子１２のゲート幅１．０μ
ｍ／チャネル長さ１．２μｍであることを示している。
ゲート幅、すなわちワード線の幅が広ければ広いほど、
しきい値電圧が減少し、プログラム時間が増加するに従
ってしきい値電圧が加する状況を表している。要する
に、ＮＭＯＳ不揮発性記憶素子１２はプログラム時間の
長短に従ってしきい値電圧が変化する。図６はこのよう
な本実施形態のインバータのＮＭＯＳ不揮発性記憶素子
１２しきい値電圧に応じた入力電圧に対する出力電圧特
性を示す。図のように、素子１２のしきい値電圧のほぼ
直線的な変化に応じてインバータのしきい値電圧が変化
している。
続時間とＮＭＯＳ不揮発性記憶素子１２の大きさにとに
よる素子１２のしきい値電圧特性を示す。図においてＴ
ｒ＿１．０／１．２などは素子１２のゲート幅１．０μ
ｍ／チャネル長さ１．２μｍであることを示している。
ゲート幅、すなわちワード線の幅が広ければ広いほど、
しきい値電圧が減少し、プログラム時間が増加するに従
ってしきい値電圧が加する状況を表している。要する
に、ＮＭＯＳ不揮発性記憶素子１２はプログラム時間の
長短に従ってしきい値電圧が変化する。図６はこのよう
な本実施形態のインバータのＮＭＯＳ不揮発性記憶素子
１２しきい値電圧に応じた入力電圧に対する出力電圧特
性を示す。図のように、素子１２のしきい値電圧のほぼ
直線的な変化に応じてインバータのしきい値電圧が変化
している。
【００２２】以下、本発明の第２実施形態を添付図面に
基づいて説明する。本発明の第２実施形態は、図７
（ａ）に示すように、入力端子信号とプログラム信号に
よって動作する、前記したプログラム部１３と同じプロ
グラム部３１が不揮発性記憶素子３２のゲートに接続さ
れ、プログラム信号の大きさと持続時間に従って不揮発
性記憶素子３２をプログラムする。プログラム信号がロ
ーの場合は前述したように入力信号によって不揮発性記
憶素子３２はオン、オフする。この不揮発性記憶素子３
２は第５ＰＭＯＳＦＥＴ３３と直列に接続され、その接
続点が出力端子へ接続されている。
基づいて説明する。本発明の第２実施形態は、図７
（ａ）に示すように、入力端子信号とプログラム信号に
よって動作する、前記したプログラム部１３と同じプロ
グラム部３１が不揮発性記憶素子３２のゲートに接続さ
れ、プログラム信号の大きさと持続時間に従って不揮発
性記憶素子３２をプログラムする。プログラム信号がロ
ーの場合は前述したように入力信号によって不揮発性記
憶素子３２はオン、オフする。この不揮発性記憶素子３
２は第５ＰＭＯＳＦＥＴ３３と直列に接続され、その接
続点が出力端子へ接続されている。
【００２３】第５ＰＭＯＳＦＥＴ３３のソースは電源Ｖ
ｄｄに接続されている。この電源には同様に第６ＰＭＯ
ＳＦＥＴ３４のソースが接続され、そのドレインが第５
ＮＭＯＳＦＥＴ３５のドレインに接続されている。第
５、第６ＰＭＯＳＦＥＴ３３、３４のゲートは相互に接
続されると共に第６ＰＭＯＳＦＥＴ３４のドレインに接
続されている。また第５ＮＭＯＳＦＥＴ３５は第６ＮＭ
ＯＳＦＥＴ３６と直列に接続され、その接続点に不揮発
性記憶素子３２の他方の端子が接続されている。上記第
５ＮＭＯＳＦＥＴ３５のゲートには外部から一定の電圧
である基準電圧が加えられ、第６ＮＭＯＳＦＥＴ３６の
ゲートには図７（ｂ）に示すように変化するアンプ電圧
とが加えられる。
ｄｄに接続されている。この電源には同様に第６ＰＭＯ
ＳＦＥＴ３４のソースが接続され、そのドレインが第５
ＮＭＯＳＦＥＴ３５のドレインに接続されている。第
５、第６ＰＭＯＳＦＥＴ３３、３４のゲートは相互に接
続されると共に第６ＰＭＯＳＦＥＴ３４のドレインに接
続されている。また第５ＮＭＯＳＦＥＴ３５は第６ＮＭ
ＯＳＦＥＴ３６と直列に接続され、その接続点に不揮発
性記憶素子３２の他方の端子が接続されている。上記第
５ＮＭＯＳＦＥＴ３５のゲートには外部から一定の電圧
である基準電圧が加えられ、第６ＮＭＯＳＦＥＴ３６の
ゲートには図７（ｂ）に示すように変化するアンプ電圧
とが加えられる。
【００２４】このように構成された本発明に対する動作
を図７（ｂ）に基づいて説明する。プログラム部３１に
プログラム信号が入力される前（プログラム前の状
態）、すなわちプログラム信号がローの状態で、アンプ
信号がハイで、入力端子信号がローであると、第５、第
６ＮＭＯＳＦＥＴ３５、３６が導通し、第５、第６ＰＭ
ＯＳＦＥＴ３３、３４がターンオンし、入力端子信号の
ローによって不揮発性記憶素子がターンオフされて、出
力端子にＶddが出力される。
を図７（ｂ）に基づいて説明する。プログラム部３１に
プログラム信号が入力される前（プログラム前の状
態）、すなわちプログラム信号がローの状態で、アンプ
信号がハイで、入力端子信号がローであると、第５、第
６ＮＭＯＳＦＥＴ３５、３６が導通し、第５、第６ＰＭ
ＯＳＦＥＴ３３、３４がターンオンし、入力端子信号の
ローによって不揮発性記憶素子がターンオフされて、出
力端子にＶddが出力される。
【００２５】アンプ信号がローとなり、入力端子信号が
ローから基準信号よりやや高い電圧に変化すると、第６
ＮＭＯＳＦＥＴ３６と不揮発性記憶素子３２のオフ、第
５ＮＭＯＳＦＥＴ３５のオンで平衡入力状態が保持され
て、第５ＰＭＯＳＦＥＴ３３にＶddが加えられているの
で、出力端子は依然と前の状態を保持する。
ローから基準信号よりやや高い電圧に変化すると、第６
ＮＭＯＳＦＥＴ３６と不揮発性記憶素子３２のオフ、第
５ＮＭＯＳＦＥＴ３５のオンで平衡入力状態が保持され
て、第５ＰＭＯＳＦＥＴ３３にＶddが加えられているの
で、出力端子は依然と前の状態を保持する。
【００２６】プログラム部３１にプログラム信号が入力
された後（プログラム後の状態）の場合、即ちハイ状態
のプログラム信号によって不揮発性記憶素子３２が高い
論理しきい値電圧でプログラムされた場合、アンプ信号
がハイで、入力端子信号をローとすると、プログラム前
の状態と同一の結果が現れる。そして、アンプ信号がロ
ーとなり、入力端子信号をロー状態から基準信号よりや
や高い状態に変化させると、やはりプログラム前の状態
と同一の結果が導出される。前記の入力端子の状態が不
揮発性記憶素子３２の論理しきい値電圧より高い場合、
不揮発性記憶素子３２が導通し、第５ＰＭＯＳＦＥＴ３
３に印加されているＶPPが第６ＮＭＯＳＦＥＴ３６を介
して接地にされるので、出力端子にはロー信号が出力さ
れる。
された後（プログラム後の状態）の場合、即ちハイ状態
のプログラム信号によって不揮発性記憶素子３２が高い
論理しきい値電圧でプログラムされた場合、アンプ信号
がハイで、入力端子信号をローとすると、プログラム前
の状態と同一の結果が現れる。そして、アンプ信号がロ
ーとなり、入力端子信号をロー状態から基準信号よりや
や高い状態に変化させると、やはりプログラム前の状態
と同一の結果が導出される。前記の入力端子の状態が不
揮発性記憶素子３２の論理しきい値電圧より高い場合、
不揮発性記憶素子３２が導通し、第５ＰＭＯＳＦＥＴ３
３に印加されているＶPPが第６ＮＭＯＳＦＥＴ３６を介
して接地にされるので、出力端子にはロー信号が出力さ
れる。
【００２７】
【発明の効果】以上説明したように、本発明の回路は、
不揮発性記憶素子を設けたので、そのしきい値電圧をプ
ルグラムすることによって論理回路のしきい値電圧を所
望の値に変えることができる。さらに、本発明は製造工
程中に、しきい値電圧のためのイオン注入工程のマスキ
ング作業を減少させることができ、生産性及び歩留まり
を向上させることができる。さらに、目的とする回路の
特性に応じてしきい値電圧を調整することができるの
で、論理回路のしきい値を変えるのにチップの外部に別
の回路を接続する必要がない。
不揮発性記憶素子を設けたので、そのしきい値電圧をプ
ルグラムすることによって論理回路のしきい値電圧を所
望の値に変えることができる。さらに、本発明は製造工
程中に、しきい値電圧のためのイオン注入工程のマスキ
ング作業を減少させることができ、生産性及び歩留まり
を向上させることができる。さらに、目的とする回路の
特性に応じてしきい値電圧を調整することができるの
で、論理回路のしきい値を変えるのにチップの外部に別
の回路を接続する必要がない。
【図１】 従来の半導体素子にしきい値電圧イオン注入
を示す工程断面図である。
を示す工程断面図である。
【図２】 従来のインバータ回路の実施図である。
【図３】（ａ）は本発明の１実施形態のインバータ回路
であり、（ｂ）はそのプログラム部の詳細図である。
であり、（ｂ）はそのプログラム部の詳細図である。
【図４】 上記実施形態のプログラム部のタイミング図
である。
である。
【図５】 本発明で使用する不揮発性記憶素子の大きさ
とプログラム時間による論理しきい値電圧特性グラフで
ある。
とプログラム時間による論理しきい値電圧特性グラフで
ある。
【図６】 上記実施形態のインバータの不揮発性記憶素
子のしきい値電圧に対する入出力特性グラフである。
子のしきい値電圧に対する入出力特性グラフである。
【図７】（ａ）は本発明の他の実施形態の回路図であ
り、（ｂ）はこの実施形態のタイミング図である。
り、（ｂ）はこの実施形態のタイミング図である。
１１ ＰＭＯＳＦＥＴ １３、３１ プログラム部 １２、３２ ＮＭＯＳ不揮発性記憶素子 ２１ 第１ＮＭＯＳＦＥＴ ２２ 第２ＮＭＯＳＦＥＴ ２３ 第１ＰＭＯＳＦＥＴ ２４ 第２ＰＭＯＳＦＥＴ ２５ 第３ＮＭＯＳＦＥＴ ２６ インバータ ２７ ＮＯＲゲート ２８ ＮＡＮＤゲート ２９ 第３ＰＭＯＳＦＥＴ ３０ 第４ＮＭＯＳＦＥＴ ３３ 第５ＰＭＯＳＦＥＴ ３４ 第６ＰＭＯＳＦＥＴ ３５ 第５ＮＭＯＳＦＥＴ ３６ 第６ＮＭＯＳＦＥＴ
Claims (3)
- 【請求項１】 入力信号に応じてオン・オフする第１ト
ランジスタと、 前記入力信号とプログラム信号とを入力とし、プログラ
ム信号に基づいてプログラム電圧を出力すると共に、プ
ログラム信号がない場合には入力信号に応じた電圧を出
力するプログラム部と、 前記第１トランジスタに接続され、前記プログラム部か
らのプログラム電圧でしきい値電圧が設定されると共
に、前記プログラム部からの入力信号に応じた出力に基
づいてその出力の電圧値が前記プログラム電圧で設定さ
れたしきい値電圧より高い場合にオンする不揮発性記憶
素子とを有することを特徴とする論理回路。 - 【請求項２】 前記プログラム部は、プログラム信号の
持続時間を変化させることにより、前記不揮発性記憶素
子の論理しきい値電圧特性が異なるようにすることを特
徴とする請求項１記載の半導体素子の可変しきい値電圧
調節回路。 - 【請求項３】 入力信号とプログラム信号とを入力と
し、プログラム信号に基づいてプログラム電圧を出力す
ると共に、プログラム信号がない場合には入力信号に応
じた電圧を出力するプログラム部と、 前記プログラム部のプログラム電圧でしきい値電圧が設
定されると共に、前記プログラム部からの出力に基づい
てその出力信号の電圧値が前記プログラム電圧で設定さ
れたしきい値電圧より高い場合にオンする不揮発性記憶
素子と、 その不揮発性記憶素子に連結され、ハイ及びローとなる
アンプ信号を入力し、そのハイ、ローに応じてオン・オ
フ動作する第２トランジスタと、 外部から一定の電圧である基準信号を受けて常時オンし
ている第３トランジスタと、 前記不揮発性記憶素子に接続され、前記第２トランジス
タのオンに応じて動作電圧を前記不揮発性記憶素子に供
給する第４トランジスタと、 前記第３トランジスタによって発生した信号状態に応じ
て動作電圧を第３トランジスタに供給する第５トランジ
スタとを有することを特徴とする論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950034831A KR0161867B1 (ko) | 1995-10-11 | 1995-10-11 | 반도체 소자의 가변 문턱전압 조절회로 |
| KR34831/1995 | 1995-10-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139666A JPH09139666A (ja) | 1997-05-27 |
| JP2852906B2 true JP2852906B2 (ja) | 1999-02-03 |
Family
ID=19429810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8281284A Expired - Lifetime JP2852906B2 (ja) | 1995-10-11 | 1996-10-03 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5754474A (ja) |
| JP (1) | JP2852906B2 (ja) |
| KR (1) | KR0161867B1 (ja) |
| DE (1) | DE19641420B4 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5930171A (en) * | 1995-05-22 | 1999-07-27 | Siemens Aktiengesellschaft | Constant-current source with an EEPROM cell |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4596938A (en) * | 1982-09-30 | 1986-06-24 | Rca Corporation | Electrically erasable programmable electronic circuits using programmable-threshold-voltage FET pairs |
| US4829203A (en) * | 1988-04-20 | 1989-05-09 | Texas Instruments Incorporated | Integrated programmable bit circuit with minimal power requirement |
| JPH07105146B2 (ja) * | 1988-07-29 | 1995-11-13 | 三菱電機株式会社 | 不揮発性記憶装置 |
| US5200919A (en) * | 1990-06-29 | 1993-04-06 | Texas Instruments Incorporated | Electrically-erasable, electrically-programmable read-only memory cell with a selectable threshold voltage and methods for its use |
| US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
| JP3080743B2 (ja) * | 1991-12-27 | 2000-08-28 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US5424978A (en) * | 1993-03-15 | 1995-06-13 | Nippon Steel Corporation | Non-volatile semiconductor memory cell capable of storing more than two different data and method of using the same |
| JP3476952B2 (ja) * | 1994-03-15 | 2003-12-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5539690A (en) * | 1994-06-02 | 1996-07-23 | Intel Corporation | Write verify schemes for flash memory with multilevel cells |
-
1995
- 1995-10-11 KR KR1019950034831A patent/KR0161867B1/ko not_active IP Right Cessation
-
1996
- 1996-03-20 US US08/619,953 patent/US5754474A/en not_active Expired - Lifetime
- 1996-10-03 JP JP8281284A patent/JP2852906B2/ja not_active Expired - Lifetime
- 1996-10-08 DE DE19641420A patent/DE19641420B4/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR0161867B1 (ko) | 1998-12-01 |
| JPH09139666A (ja) | 1997-05-27 |
| DE19641420B4 (de) | 2008-07-10 |
| DE19641420A1 (de) | 1997-04-17 |
| KR970024235A (ko) | 1997-05-30 |
| US5754474A (en) | 1998-05-19 |
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