JP2004363260A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】ＣＭＯＳプロセスで製造できる不揮発性半導体記憶装置に関し、セルアレイの小面積化を実現する不揮発性半導体記憶装置を提供する。
【解決手段】メモリセル５１において、ＮＭＯＳトランジスタ２の基板コンタクト領域およびＰＭＯＳトランジスタ１のウェルコンタクト領域は、フローティングゲート７に対して垂直な方向に配置し、セルアレイ５０は、列方向（Ｘ）には、メモリセル５１と前記メモリセル５１を線対称配置したメモリセルを交互に配置してサブアレイ５１Ｃを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称配置した構成となっている。これにより、基板コンタクト領域、ウェルコンタクト領域およびＰＭＯＳトランジスタの拡散領域を、隣接するメモリセル間で共通化できるため、セルアレイの小面積化を図ることができる。
【選択図】 図５
【解決手段】メモリセル５１において、ＮＭＯＳトランジスタ２の基板コンタクト領域およびＰＭＯＳトランジスタ１のウェルコンタクト領域は、フローティングゲート７に対して垂直な方向に配置し、セルアレイ５０は、列方向（Ｘ）には、メモリセル５１と前記メモリセル５１を線対称配置したメモリセルを交互に配置してサブアレイ５１Ｃを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称配置した構成となっている。これにより、基板コンタクト領域、ウェルコンタクト領域およびＰＭＯＳトランジスタの拡散領域を、隣接するメモリセル間で共通化できるため、セルアレイの小面積化を図ることができる。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にＣＭＯＳプロセスにて製造される不揮発性半導体記憶装置のレイアウト手法に係る。
【０００２】
【従来の技術】
不揮発性半導体メモリは様々なシステムで利用されており、この不揮発性メモリとロジックＬＳＩとを同一の半導体基板上に混載することができれば、プロセスコストの低減や小型化を図ることができる。ところが、製造プロセスの違いにより、従来は不揮発性メモリとロジックＬＳＩとを別々のチップに形成して混載する方法か、あるいは標準ＣＭＯＳプロセスを変更して不揮発性メモリとロジックＬＳＩとを同一チップ上に混載する方法を用いていたため、プロセスの高コスト化、複雑化という課題がある。
【０００３】
この課題を解決する手段として、ＣＭＯＳプロセスで簡単に製造でき、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲートでフローティングゲートを形成し、ＰＭＯＳの拡散領域をコントロールゲートとして用いる不揮発性メモリが知られている（例えば、特許文献１，２参照）。
【０００４】
また、第１のＰＭＯＳの拡散領域を書き込み動作時、読み出し動作時のコントロールゲートとして用い、第２のＰＭＯＳの拡散領域を消去時に用いる不揮発性メモリがある（例えば、非特許文献１参照）。
【０００５】
【特許文献１】
特開平６−３３４１９０号公報
【０００６】
【特許文献２】
特開平６−５３５２１号公報
【０００７】
【非特許文献１】
Ｒｉｃｈａｒｄ Ｊ．ＭｃＰａｒｔｌａｎｄ ａｎｄ Ｒａｎｂｉｒ Ｓｉｎｇｈ “１．２５ Ｖｏｌｔ，Ｌｏｗ Ｃｏｓｔ，Ｅｍｂｅｄｄｅｄ ＦＬＡＳＨ Ｍｅｍｏｒｙ ｆｏｒ Ｌｏｗ Ｄｅｎｓｉｔｙ Ａｐｐｌｉｃａｔｉｏｎｓ”２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ １２．２
【０００８】
【発明が解決しようとする課題】
ＣＭＯＳプロセスで製造できる不揮発半導体メモリに関し、そのセル構造やアレイとして組み込んだ回路技術については、上述した文献等により開示されているが、メモリセルをアレイ配置する場合に、セルアレイ小面積化を実現するレイアウト手法については記載されていない。
【０００９】
現在、この不揮発性半導体メモリは比較的小容量のシステムに適用されているが、今後、大容量化が進むとアレイ配置する場合のセルアレイ面積はコストの観点から重要なファクターになると考えられる。
【００１０】
本発明では、ＣＭＯＳプロセスで製造できる不揮発メモリに関し、特に、１つのＮＭＯＳトランジスタとＰＭＯＳトランジスタからなるメモリセル、および異なる２つのコントロールゲートを有し、１つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタからなるメモリセルをアレイ配置する場合のセルアレイ小面積化を実現するレイアウト手法の不揮発性半導体記憶装置を提案する。
【００１１】
【課題を解決するための手段】
本発明の請求項１記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられコントロールゲートとして働く第２導電型のウェルおよび前記ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向と列方向に配設したセルアレイを備え、前記セルアレイは、前記半導体基板および第２ＭＯＳトランジスタの前記ウェルに電位を与えるウェルコンタクト領域を、前記フローティングゲートの長手方向に対しそれぞれ垂直な方向に配置したことを特徴とする。
【００１２】
本発明の請求項２記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられコントロールゲートとして働く前記第２導電型のウェルおよび前記ウェル上に設けられ、第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向と列方向に配設したセルアレイを備え、前記セルアレイは、前記第１ＭＯＳトランジスタの基板および第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長手方向に対しそれぞれ平行な方向に配置したことを特徴とする。
【００１３】
本発明の請求項３記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられコントロールゲートとして働く前記第２導電型のウェルおよび前記ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向（Ｙ）と列方向（Ｘ）に配設したセルアレイを備え、前記セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長手方向に対し平行な方向に配置し、前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長手方向に対し垂直な方向に配置したことを特徴とする。
【００１４】
本発明の請求項４記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられコントロールゲートとして働く前記第２導電型のウェルおよび前記ウェル上に設けられ、第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向と列方向に配設したセルアレイを備え、前記メモリセルは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長手方向に対し垂直な方向に配置し、前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長手方向に対し平行な方向に配置したことを特徴とする。
【００１５】
本発明の請求項５記載の不揮発性半導体記憶装置は、請求項１〜請求項４のいずれかにおいて、セルアレイは、列方向（Ｘ）には、メモリセルを平行に配置または線対称に配置してサブアレイを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称配置して構成したことを特徴とする。
【００１６】
本発明の請求項６記載の不揮発性半導体記憶装置は、請求項１〜請求項４のいずれかにおいて、セルアレイは、列方向（Ｘ）には、メモリセルと前記メモリセルを線対称配置したメモリセルとでサブアレイを構成し、行方向（Ｙ）には、列方向に配置された前記サブアレイを平行配置あるいは線対称配置して構成したことを特徴とする。
【００１７】
本発明の請求項７記載の不揮発性半導体記憶装置は、請求項５または請求項６において、メモリセルおよびサブアレイの境界部において、重複するコンタクト領域およびまたは拡散領域を、隣接するメモリセルおよびサブアレイ間で共通化したことを特徴とする。
【００１８】
本発明の請求項８記載の不揮発性半導体記憶装置は、請求項７において、セルアレイは、第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルとから構成され、前記基板基板コンタクト領域および前記ウェルコンタクト領域を、複数のメモリセル毎に配置したことを特徴とする。
【００１９】
本発明の請求項９記載の不揮発性半導体記憶装置は、請求項７において、セルアレイは、第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域を有し、かつ前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルとから構成され、前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域は複数のメモリセル毎に配置したことを特徴とする。
【００２０】
本発明の請求項１０記載の不揮発性半導体記憶装置は、請求項７において、セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有し、かつ前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域を有さないメモリセルとから構成され、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域は複数のメモリセル毎に配置したことを特徴とする。
【００２１】
本発明の請求項１１記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられ第１コントロールゲートとして働く前記第２導電型の第１ウェルおよび前記第１ウェル上に設けられ前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記半導体基板上に設けられ、第２コントロールゲートとして働く前記第２導電型の第２ウェルおよび前記第２ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第３ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２，第３ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１，第２，第３ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、前記セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長さ方向に対し平行な方向に配置し、前記第２，第３ＭＯＳトランジスタのウェルに電位を与えるコンタクト領域を前記フローティングゲートの長さ方向に対し垂直な方向に配置したことを特徴とする。
【００２２】
本発明の請求項１２記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられ第１コントロールゲートとして働く前記第２導電型の第１ウェルおよび前記第１ウェル上に設けられ前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記半導体基板上に設けられ、第２コントロールゲートとして働く前記第２導電型の第２ウェルおよび前記第２ウェル上に設けられ、第１導電型の通電領域およびゲート電極を有する第３ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２，第３ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１，第２，第３ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、前記セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタおよび前記第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域をそれぞれ前記フローティングゲートの長さ方向に対し平行な方向に配置したことを特徴とする。
【００２３】
本発明の請求項１３記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられ第１コントロールゲートとして働く前記第２導電型の第１ウェルおよび前記第１ウェル上に設けられ前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記半導体基板上に設けられ、第２コントロールゲートとして働く前記第２導電型の第２ウェルおよび前記第２ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第３ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２，第３ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１，第２，第３ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、前記セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長さ方向に対しそれぞれ平行な方向に配置したことを特徴とする。
【００２４】
本発明の請求項１４記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられ第１コントロールゲートとして働く前記第２導電型の第１ウェルおよび前記第１ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記半導体基板上に設けられ、第２コントロールゲートとして働く前記第２導電型の第２ウェルおよび前記第２ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第３ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、前記セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長さ方向に対し垂直な方向に配置し、前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長さ方向に対し平行な方向に配置したことを特徴とする。
【００２５】
本発明の請求項１５記載の不揮発性半導体記憶装置は、請求項１１または請求項１２において、メモリセルを構成するＭＯＳトランジスタの配置は、前記第１ＭＯＳトランジスタを中央にしてその両側に前記第２ＭＯＳトランジスタと第３ＭＯＳトランジスタを配置したことを特徴とする。
【００２６】
本発明の請求項１６記載の不揮発性半導体記憶装置は、請求項１３または請求項１４において、メモリセルを構成するＭＯＳトランジスタの配置は、前記第１ＭＯＳトランジスタに隣接して前記第２ＭＯＳトランジスタが配置され、更に前記前記第２ＭＯＳトランジスタに隣接して前記第３ＭＯＳトランジスタを配置したことを特徴とする。
【００２７】
本発明の請求項１７記載の不揮発性半導体記憶装置は、請求項１５または請求項１６において、セルアレイは、列方向（Ｘ）には、メモリセルを平行配置してサブアレイを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称配置して構成したことを特徴とする。
【００２８】
本発明の請求項１８記載の不揮発性半導体記憶装置は、請求項１５または請求項１６において、セルアレイは、列方向（Ｘ）には、メモリセルと前記メモリセルを点対称配置したメモリセルとでサブアレイを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称配置して構成したことを特徴とする。
【００２９】
本発明の請求項１９記載の不揮発性半導体記憶装置は、請求項１７または請求項１８において、メモリセルおよびサブアレイの境界部において、重複するコンタクト領域および拡散領域を、隣接するメモリセルおよびサブアレイ間で共通化したことを特徴とする。
【００３０】
本発明の請求項２０記載の不揮発性半導体記憶装置は、請求項１９において、セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、前記第１ＭＯＳトランジスタの基板および第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルとから構成され、前記第１ＭＯＳトランジスタの基板および第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるコンタクト領域は複数のメモリセル毎に配置したことを特徴とする。
【００３１】
本発明の請求項２１記載の不揮発性半導体記憶装置は、請求項１９において、セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域を有し、かつ前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルとから構成され、前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域は複数のメモリセル毎に配置したことを特徴とする。
【００３２】
本発明の請求項２２記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられ第１コントロールゲートとして働く前記前記第２導電型の第１ウェルおよび前記第１ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記半導体基板上に設けられ、第２コントロールゲートとして働く前記前記第２導電型の第２ウェルおよび前記第２ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第３ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、前記セルアレイは、列方向（Ｘ）と行方向（Ｙ）の一方に沿って前記第２ＭＯＳトランジスタと第３ＭＯＳトランジスタを配置し、前記第２ＭＯＳトランジスタと第３ＭＯＳトランジスタの一方に対して列方向（Ｘ）と行方向（Ｙ）の他方に隣接して前記第１ＭＯＳトランジスタを配設し、前記第２ＭＯＳトランジスタのゲート電極と第３ＭＯＳトランジスタのゲート電極とを前記フローティングゲートで接続すると共に、この前記フローティングゲートを、前記第２ＭＯＳトランジスタと第３ＭＯＳトランジスタの前記一方のトランジスタの付近から前記第１ＭＯＳトランジスタのゲート電極に延長して接続し、前記第１ＭＯＳトランジスタに隣接して前記第２ＭＯＳトランジスタと第３ＭＯＳトランジスタの他方のトランジスタの側に前記第１ＭＯＳトランジスタの基板に電位を与えるコンタクト領域を配置したことを特徴とする。
【００３３】
【発明の実施の形態】
以下、本発明の各実施の形態を図１〜図２１に基づいて説明する。
（実施の形態１）
図１に１つのＮＭＯＳトランジスタと１つのＰＭＯＳトランジスタから構成されるメモリセルの回路図を、図２は図１に示すメモリセルのプロセス断面図例を示す。
【００３４】
図１において、１はＰＭＯＳトランジスタ、２はＮＭＯＳトランジスタ、３はコントロールゲート、４はＮＭＯＳトランジスタ２のドレイン、５はＮＭＯＳトランジスタ２のソース、６はＮＭＯＳトランジスタ２の基板で、７はＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２のゲートに接続されるフローティングゲートである。
【００３５】
図２に示すように第２導電型ＭＯＳトランジスタとしてのＮＭＯＳトランジスタ２は、第１導電型であるＰ型の半導体基板１１に形成され、第２導電型であるＮ型の通電領域およびゲート電極を有している。第１導電型ＭＯＳトランジスタとしてのＰＭＯＳトランジスタ１は、半導体基板１１上に設けられコントロールゲートとして働く前記第２導電型のウェル１２および前記ウェル１２上に設けられ、第１導電型の通電領域およびゲート電極を有している。
【００３６】
このＮＭＯＳトランジスタ２のゲート電極とＰＭＯＳトランジスタ１のゲート電極をフローティングゲート７で接続して、各端子に所定の電圧を印加することで、前記フローティングゲート７へのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセル５１を、図５に示すように行方向と列方向に配設してセルアレイ５０を構成している。
【００３７】
図５のセルアレイ５０の配置の説明に先立って、図６の参考図を説明する。
この図６は、図１と図２に示した不揮発性半導体記憶装置のレイアウトを示している。
【００３８】
５０はセルアレイ、５１はメモリセルである。５５はＮＭＯＳトランジスタ２の基板電位を与える基板コンタクト領域、５６はＰＭＯＳトランジスタ１のウェル電位を与えるウェルコンタクト領域である。
【００３９】
メモリセル５１は、互いに隣接しかつフローティングゲート７で連結されたＮＭＯＳトランジスタ２およびＰＭＯＳトランジスタ１とからなっている。セルアレイ５０は、列方向（Ｘ）と行方向（Ｙ）に多数のメモリセル５１を配置して構成されている。ウェルコンタクト領域５６はＰＭＯＳトランジスタ１のソースおよびドレインと配線層にて電気的に接続され、コントロールゲートとして機能する。
【００４０】
メモリセル５１において、ＮＭＯＳトランジスタ２の基板コンタクト領域５５およびＰＭＯＳトランジスタ１のウェルコンタクト領域５６は、フローティングゲート７の長手方向に対して垂直な方向に配置している。
【００４１】
この図６に示したセルアレイ５０の場合には、列方向（Ｘ）にはメモリセル５１を平行に配置してサブアレイ５１Ｂを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイ５１Ｂを平行に配置あるいは線対称に配置した構成となっている。
【００４２】
ところで、このようにメモリセル５１を列方向（Ｘ）に平行に配置すると、隣接するメモリセル間において、基板コンタクト領域５５とウェルコンタクト領域５６のセパレーションを確保しなければならない。
【００４３】
そこで、図５に示す（実施の形態１）のように列方向（Ｘ）には、メモリセル５１とメモリセル５１を線対称に配置したメモリセル５１Ａを交互に配置してサブアレイ５１Ｃを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行に配置あるいは線対称に配置したアレイ構成にすると、前記基板コンタクト領域５５およびウェルコンタクト領域５６は隣接するメモリセルおよびサブアレイの境界部において共通化することが可能となり、列方向（Ｘ）のレイアウト領域が縮小できるため、セルアレイ５０の小面積化が図れる。
【００４４】
さらに、ＰＭＯＳトランジスタ１のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、図７に示すように、行方向（Ｙ）に隣接配置されるメモリセル間のソースとドレインを５３ａで示すように共通化できる。これにより、列方向（Ｘ）に加えて行方向（Ｙ）のレイアウトも縮小できるため、更にセルアレイ５０の小面積化を図ることができる。
【００４５】
（実施の形態２）
図８に本発明の（実施の形態２）を示す。
この図８は、図１と図２に示した不揮発性半導体記憶装置のレイアウトを示している。
【００４６】
７０はセルアレイ、７１，７１Ａはメモリセルである。７５はＮＭＯＳトランジスタ２の基板電位を与える基板コンタクト領域、７６はＰＭＯＳトランジスタ１のウェル電位を与えるウェルコンタクト領域である。
【００４７】
メモリセル７１は、互いに隣接しかつフローティングゲート７に連結されたＮＭＯＳトランジスタ２およびＰＭＯＳトランジスタ１とからなっている。セルアレイ７０は、行方向（Ｙ）と列方向（Ｘ）に多数のメモリセル７１を配置して構成されている。ウェルコンタクト領域７６は、ＰＭＯＳトランジスタ１のソースおよびドレインと配線層にて電気的に接続され、コントロールゲートとして機能する。
【００４８】
メモリセル７１において、ＮＭＯＳトランジスタ２の基板コンタクト領域７５およびＰＭＯＳトランジスタ１のウェルコンタクト領域７６は、フローティングゲート７の長手方向に対して平行な方向に配置している。さらに、セルアレイ７０は、列方向（Ｘ）にはメモリセル７１とメモリセル７１を線対称に配置したメモリセル７１Ａを交互に配置してサブアレイ７１Ｃを構成し、行方向（Ｙ）には列方向（Ｘ）に配置した前記サブアレイを平行配置あるいは線対称配置した構成となっている。
【００４９】
このような構成とすることで、行方向（Ｙ）において、基板コンタクト領域７５およびウェルコンタクト領域７６は隣接するメモリセル間で共通化できるため、行方向（Ｙ）のレイアウト領域が縮小でき、セルアレイ７０の小面積化が図れる。
【００５０】
図９は（実施の形態２）の変形にかかるセルアレイ配置図を示す。
ここでセルアレイ７０は、２種類のメモリセル７１，７７を基本単位として、これを配置して構成されている。メモリセル７１は基板コンタクト領域７５とウェルコンタクト領域７６を有しており、メモリセル７７は基板コンタクト領域７５とウェルコンタクト領域７６を有していない。
【００５１】
ＰＭＯＳトランジスタ１のソースおよびドレインは、ウェル電位に接続されてコンタクトゲートとして機能するため、この図９に示すように、行方向（Ｙ）に隣接配置されるメモリセル間のソースとドレインは共通化できる。これにより、行方向（Ｙ）のレイアウト領域を更に縮小できるため、更なるセルアレイ７０の小面積化を図ることができる。
【００５２】
なお、図９によれば、複数のメモリセル毎に基板およびウェルコンタクト領域を配置することになるが、セルアレイの規模や用途に合わせて、最適なサブアレイ毎にコンタクト領域を配置すれば良い。
【００５３】
なお、図８と図９では列方向（Ｘ）には、メモリセル７１を線対称に配置してサブアレイ７１Ｃを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイ７１Ｃを平行配置あるいは線対称配置して構成したが、列方向（Ｘ）には、メモリセル５１を平行に配置してサブアレイを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称配置して構成することもできる。
【００５４】
（実施の形態３）
図１０に本発明の（実施の形態３）を示す。
この図１０は、図１と図２に示した不揮発性半導体記憶装置のレイアウトを示している。
【００５５】
９０はセルアレイ、９１，９１Ａはメモリセルである。９５はＮＭＯＳトランジスタ２の基板電位を与える基板コンタクト領域、９６はＰＭＯＳトランジスタ１のウェル電位を与えるウェルコンタクト領域である。
【００５６】
メモリセル９１は、互いに隣接しかつフローティングゲート７に連結されたＮＭＯＳトランジスタ２およびＰＭＯＳトランジスタ１とからなっている。セルアレイ９０は、列方向（Ｘ）と行方向（Ｙ）に多数の前記サブアレイ９１Ｃを配置した構成となっている。
【００５７】
ウェルコンタクト領域９６はＰＭＯＳトランジスタ１のソースおよびドレインと配線層にて電気的に接続され、コントロールゲートとして機能する。
メモリセル９１において、ＮＭＯＳトランジスタ２の基板コンタクト領域９５はフローティングゲート７の長手方向に対して平行な方向に配置している。ＰＭＯＳトランジスタ１のウェルコンタクト領域９６は、フローティングゲート７の長手方向に対して垂直な方向に配置されている。
【００５８】
セルアレイ９０は、列方向（Ｘ）には、メモリセル９１と前記メモリセル９１を線対称配置したメモリセル９１Ａとを交互に配置してサブアレイ９１Ｃを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置した前記サブアレイを平行配置あるいは線対称配置した構成となっている。
【００５９】
仮に、メモリセル９１を列方向（Ｘ）と行方向（Ｙ）にともに平行に配置してセルアレイ９０を構成した場合には、列方向（Ｘ）にはメモリセル９１毎にウェルコンタクト領域９６を配置する必要があるが、前記の本発明の構成にすると、列方向（Ｘ）には、ウェルコンタクト領域９６を隣接するメモリセル間で共通化できるため、セルアレイの小面積化が図れる。
【００６０】
図１１は（実施の形態３）の変形にかかるセルアレイ配置図を示す。
ＰＭＯＳトランジスタ１のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、行方向（Ｙ）においては、図１１に示すように、隣接配置されるメモリセル間のソースとドレインを共通化できる。よって、列方向（Ｘ）に加え、行方向（Ｙ）のレイアウト領域も縮小できるため、更にセルアレイの小面積化が図れる。
【００６１】
なお、図１１の構成にすると、ウェルコンタクト領域がメモリセル毎に配置されるのに対し、基板コンタクト領域はメモリセル毎には配置されないが（少なくとも２つのメモリセル毎に１つは配置されるため、特性上問題はない）、セルアレイの規模や用途に合わせて、最適なサブアレイ毎にコンタクト領域を配置すれば良い。９７は基板コンタクト領域およびウェルコンタクト領域を有さないセルである。
【００６２】
なお、図１０と図１１では列方向（Ｘ）には、メモリセル９１を線対称に配置してサブアレイ９１Ｃを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイ９１Ｃ平行配置あるいは線対称に配置して構成したが、列方向（Ｘ）には、メモリセル９１を平行に配置してサブアレイを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称配置して構成することもできる。
【００６３】
（実施の形態４）
図１２に本発明の（実施の形態４）を示す。
この図１２は、図１と図２に示した不揮発性半導体記憶装置のレイアウトを示している。
【００６４】
１１０はセルアレイ、１１１，１１７はメモリセルである。１１５はＮＭＯＳトランジスタ２の基板電位を与える基板コンタクト領域、１１６はＰＭＯＳトランジスタのウェル電位を与えるウェルコンタクト領域である。
【００６５】
メモリセル１１１，１１７は、互いに隣接しかつフローティングゲート７に連結されたＮＭＯＳトランジスタ２およびＰＭＯＳトランジスタ１とからなっている。
【００６６】
メモリセル１１１とメモリセル１１７を比べると、メモリセル１１１には基板コンタクト領域１１５とウェルコンタクト領域１１６の両方が設けられているのに対して、メモリセル１１７には基板コンタクト領域１１５が設けられているがウェルコンタクト領域１１６は設けられていない。
【００６７】
セルアレイ１１０は、メモリセル１１１とこのメモリセル１１１の線対称のメモリセル１１１Ａを列方向（Ｘ）に交互に配置した列と、メモリセル１１７とこの線対称のメモリセル１１７Ａを列方向（Ｘ）に交互に配置した列とを、行方向（Ｙ）に配置した構成となっている。
【００６８】
ウェルコンタクト領域１１６は、ＰＭＯＳトランジスタ１のソースおよびドレインと配線層にて電気的に接続され、コントロールゲートとして機能する。
図に示すように、メモリセル１１１において、ＮＭＯＳトランジスタ２の基板コンタクト領域１１５はフローティングゲート７の長手方向に対して垂直な方向に配置し、ＰＭＯＳトランジスタ１のウェルコンタクト領域１１６は、フローティングゲート７の長手方向に対して平行な方向に配置しており、セルアレイ１１０は、列方向（Ｘ）にはメモリセル１１１と前記メモリセル１１１を線対称配置したメモリセル１１１Ａとを交互に配置してサブアレイ１１１Ｃを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置した前記サブアレイを平行配置あるいは線対称配置した構成となっている。
【００６９】
仮に、メモリセルを平行に配置してセルアレイ１１０を構成すると、列方向（Ｘ）には、メモリセル毎に基板コンタクト領域１１５を配置する必要があるが、本発明のようにメモリセル１１１を列方向（Ｘ）に線対称で配置した列と、メモリセル１１７を列方向（Ｘ）に線対称で配置した列とを行方向（Ｙ）に配置した構成となっている。
【００７０】
この配列によると、基板コンタクト領域１１５を隣接するメモリセル間で共通化できる。また、ＰＭＯＳトランジスタ１のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、行方向（Ｙ）には、ウェルコンタクト領域１１６を隣接配置されるメモリセル間で共通化できる。
【００７１】
よって、行方向（Ｙ）および列方向（Ｘ）のレイアウト領域を縮小できるため、セルアレイの小面積化が図れる。
なお、基板コンタクト領域１１５がメモリセル毎に配置されるのに対し、ウェルコンタクト領域１１６はメモリセル毎には配置されないが、セルアレイ１１０の規模や用途に応じて最適なメモリセル毎にウェルコンタクト領域１１６を配置すれば良い。
【００７２】
なお、図１２では列方向（Ｘ）には、メモリセル１１１，１１１Ａを線対称に配置してサブアレイ１１１Ｃを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイ１１１Ｃを平行配置あるいは線対称に配置して構成したが、列方向（Ｘ）には、メモリセル１１１，１１１Ａを平行に配置してサブアレイを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称に配置して構成することもできる。
【００７３】
（実施の形態５）
図３は、異なるコントロールゲートを備え、１つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタから構成されるメモリセルの回路図を、図４に図３に示すメモリセルのプロセス断面図を示す。
【００７４】
図３において、２０，２１はＰＭＯＳトランジスタ、２２はＮＭＯＳトランジスタ、２３は第１のコントロールゲート、２４は第２のコントロールゲート、２５はＮＭＯＳトランジスタ２２のドレイン、２６はＮＭＯＳトランジスタ２２のソース、２７はＮＭＯＳトランジスタ２２の基板である。２８はフローティングゲートで、ＰＭＯＳトランジスタ２０，２１のゲートとＮＭＯＳトランジスタ２２のゲートを接続している。
【００７５】
図４に示すように第２導電型ＭＯＳトランジスタとしてのＮＭＯＳトランジスタ２２は、第１導電型であるＰ型の半導体基板３０に形成され、第２導電型であるＮ型の通電領域およびゲート電極を有している。第１導電型ＭＯＳトランジスタとしてのＰＭＯＳトランジスタ２０，２１は、半導体基板３０上に設けられコントロールゲートとして働く前記第２導電型のウェル３１，３２および前記ウェル３１，３２上に設けられ、第１導電型の通電領域およびゲート電極を有している。
【００７６】
このＮＭＯＳトランジスタ２２のゲート電極とＰＭＯＳトランジスタ２０，２１のゲート電極をフローティングゲート２８で接続して、各端子に所定の電圧を印加することで、前記フローティングゲート７へのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセル１２１を、図１３に示すように行方向（Ｙ）と列方向（Ｘ）に配設してセルアレイ１２０を構成している。
【００７７】
図１３に図３に示すメモリセルの構成にかかる本発明の（実施の形態５）を示す。
１２０はセルアレイ、１２１はメモリセル、１２１Ａはメモリセル１２１を線対称配置したメモリセルで、メモリセル１２１，１２１Ａとでサブアレイ１２１Ｃを構成している。
【００７８】
１２６はＮＭＯＳトランジスタ２２の基板電位を与える基板コンタクト領域、１２７はＰＭＯＳトランジスタ２０のウェル電位を与えるウェルコンタクト領域、１２８はＰＭＯＳトランジスタ２１のウェル電位を与えるウェルコンタクト領域であり、メモリセル１２１は互いに隣接しかつフローティングゲート２８に連結されたＮＭＯＳトランジスタ２２およびＰＭＯＳトランジスタ２０，２１とからなり、セルアレイ１２０は多数のメモリセル１２１，１２１Ａから構成される。
【００７９】
ウェルコンタクト領域１２７は、ＰＭＯＳトランジスタ２０のソースおよびドレインと配線層にて電気的に接続され、第１のコントロールゲートとして機能し、ウェルコンタクト領域１２８は、ＰＭＯＳトランジスタ２１のソースおよびドレインと配線層にて電気的に接続され、第２のコントロールゲートとして機能する。
【００８０】
図に示すように、メモリセル１２１において、ＮＭＯＳトランジスタ２２の基板コンタクト領域１２６は、フローティングゲート２８の長手方向に対して平行な方向に配置されている。ＰＭＯＳトランジスタ２０，２１のウェルコンタクト領域１２７，１２８は、フローティングゲート２８の長手方向に対して垂直な方向に配置しており、ＰＭＯＳトランジスタ２０，２１はＮＭＯＳトランジスタ２２を中央にして、ウェルコンタクト領域１２７との間にＰＭＯＳトランジスタ２０が配置され、ウェルコンタクト領域１２８との間にＰＭＯＳトランジスタ２１が配置されている。
【００８１】
セルアレイ１２０は、列方向（Ｘ）においては、メモリセル１２１とこのメモリセル１２１を線対称に配置したメモリセル１２１Ａを交互に配置してサブアレイ１２１Ｃを構成し、行方向（Ｙ）においては、列方向（Ｘ）に配置したサブアレイを平行に配置あるいは線対称に配置した構成となっている。
【００８２】
仮に、メモリセル１２１を平行に配置してセルアレイ１２０を構成すると、列方向（Ｘ）に隣接するメモリセル間において、ウェルコンタクト領域１２７，１２８のウェルセパレーションを確保しなければならないが、本発明の構成によると、列方向（Ｘ）においては、ウェルコンタクト領域１２７，１２８を隣接するメモリセル間でそれぞれ共通化できるため、列方向（Ｘ）のレイアウト領域縮小により、セルアレイ小面積化が図れる。
【００８３】
図１４は（実施の形態５）の変形にかかるセルアレイ配置図を示す。
また、ＰＭＯＳトランジスタ２０，２１のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、図１４に示すように、行方向（Ｙ）に隣接配置されるメモリセル間のＰＭＯＳトランジスタのソースとドレインは共通化できる。これにより、列方向（Ｘ）に加え、行方向（Ｙ）のレイアウト領域も縮小できるため、更にセルアレイ小面積化を図ることができる。
【００８４】
なお、図１４によれば、複数のメモリセル毎に基板コンタクト領域を配置することになるが、セルアレイの規模や用途に合わせて、最適なサブアレイ１２１Ｃ毎にコンタクト領域を配置すれば良い。
【００８５】
（実施の形態６）
図１５に本発明の（実施の形態６）を示す。
この図１５は、図３と図４に示した不揮発性半導体記憶装置のレイアウトを示している。
【００８６】
１４０はセルアレイであり、１４１はメモリセル、１４１Ａはメモリセル１４１を線対称配置したメモリセルで、メモリセル１４１，１４１Ａとでサブアレイ１４１Ｃを構成している。
【００８７】
１４６はＮＭＯＳトランジスタ２２の基板電位を与える基板コンタクト領域、１４７はＰＭＯＳトランジスタ２０のウェル電位を与えるウェルコンタクト領域、１４８はＰＭＯＳトランジスタ２１のウェル電位を与えるウェルコンタクト領域であり、メモリセル１４１は互いに隣接しかつフローティングゲート２８に連結されたＮＭＯＳトランジスタ２２およびＰＭＯＳトランジスタ２０，２１とからなり、セルアレイ１４０は多数のメモリセル１４１，１４１Ａから構成される。
【００８８】
ウェルコンタクト領域１４７は、ＰＭＯＳトランジスタ２０のソースおよびドレインと配線層にて電気的に接続され、第１のコントロールゲートとして機能し、ウェルコンタクト領域１４８は、ＰＭＯＳトランジスタ２１のソースおよびドレインと配線層にて電気的に接続され、第２のコントロールゲートとして機能する。
【００８９】
図に示すように、メモリセル１４１において、ＰＭＯＳトランジスタ２０，２１は、ＮＭＯＳトランジスタ２２を中央にしてその両側に振り分けて配置されている。ＮＭＯＳトランジスタ２２の基板コンタクト領域１４６およびＰＭＯＳトランジスタ２０，２１のウェルコンタクト領域１４７，１４８は、フローティングゲート２８の長手方向に対して平行な方向に配置されている。
【００９０】
セルアレイ１４０は、列方向（Ｘ）においては、多数のメモリセル１４１，１４１Ａを線対称に配置したメモリセルを交互に配置してサブアレイ１４１Ｃを構成し、行方向（Ｙ）においては、列方向（Ｘ）に配置したサブアレイ１４１Ｃを平行に配置あるいは線対称に配置した構成となっている。
【００９１】
このような構成にすると、行方向（Ｙ）において、基板コンタクト領域１４６およびウェルコンタクト領域１４７，１４８を隣接するメモリセル間で共通化でき、行方向（Ｙ）のレイアウト領域が縮小できるため、セルアレイの小面積化が図れる。
【００９２】
図１６は（実施の形態６）の変形にかかるセルアレイ配置図を示す。
また、ＰＭＯＳトランジスタ２０，２１のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、図１６に示すように、行方向（Ｙ）に隣接配置されるメモリセル間のＰＭＯＳトランジスタのソースとドレインを共通化したメモリセル１４１Ｂを設けることにより、行方向（Ｙ）のレイアウト領域を更に縮小できるため、セルアレイの小面積化を図ることができる。
【００９３】
具体的には、図１６のセルアレイ１４０は、基板コンタクト領域１４６およびウェルコンタクト領域１４７，１４８を有するメモリセル１４１と、第１ＭＯＳトランジスタの基板および第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセル１４１Ｂとから構成され、第１ＭＯＳトランジスタの基板および第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるコンタクト領域１４６，１４７，１４８は複数のメモリセル毎に配置して構成されている。
【００９４】
なお、図１６によれば、図１５と異なり複数のメモリセル毎に基板およびウェルコンタクト領域を配置することになるが、セルアレイの規模や用途に合わせて、最適なサブアレイ毎にコンタクト領域を配置すれば良い。
【００９５】
また、図１７に示すようにＮＭＯＳトランジスタ２２の基板コンタクト領域２０６およびＰＭＯＳトランジスタ２０，２１のウェルコンタクト領域２０７，２０８をフローティングゲート２８に対して垂直方向に配置したメモリセル２０１から構成されるセルアレイ２００においても、列方向（Ｘ）にはメモリセル２０１を線対称配置したメモリセル２０１Ａを設け、行方向（Ｙ）には平行配置あるいは線対称配置して隣接するメモリセル間でウェルコンタクト領域２０７，２０８を共通化することで、列方向のレイアウト領域を縮小することができる。
【００９６】
（実施の形態７）
図１８に本発明の（実施の形態７）を示す。
この図１８は、図３に示した不揮発性半導体記憶装置の別のレイアウトを示している。
【００９７】
図において１６０はセルアレイであり、１６１はメモリセル、１６１Ａはメモリセル１６１を線対称配置したメモリセルで、メモリセル１６１，１６１Ａとでサブアレイ１６１Ｃを構成している。
【００９８】
１６６はＮＭＯＳトランジスタ２２の基板電位を与える基板コンタクト領域、１６７はＰＭＯＳトランジスタ２０のウェル電位を与えるウェルコンタクト領域、１６８はＰＭＯＳトランジスタ２１のウェル電位を与えるウェルコンタクト領域であり、メモリセル１６１は互いに隣接しかつフローティングゲート２８に連結されたＮＭＯＳトランジスタ２２およびＰＭＯＳトランジスタ２０，２１とからなり、セルアレイ１６０はメモリセル１６１から構成される。ウェルコンタクト領域１６７は、ＰＭＯＳトランジスタ２０のソースおよびドレインと配線層にて電気的に接続され、第１のコントロールゲートとして機能し、ウェルコンタクト領域１６８は、ＰＭＯＳトランジスタ２１のソースおよびドレインと配線層にて電気的に接続され、第２のコントロールゲートとして機能する。
【００９９】
図に示すように、メモリセル１６１において、ＰＭＯＳトランジスタ２０はＮＭＯＳトランジスタ２２に隣接して配置され、ＰＭＯＳトランジスタ２１はＰＭＯＳトランジスタ２０に隣接して配置され、ＮＭＯＳトランジスタ２２の基板コンタクト領域１６６およびＰＭＯＳトランジスタ２０，２１のウェルコンタクト領域１６６，１６７は、フローティングゲート２８の長手方向に対してそれぞれ平行な方向に配置されている。
【０１００】
セルアレイ１６０は、列方向（Ｘ）においては、多数のメモリセル１６１，１６１Ａを線対称に配置したメモリセルを交互に配置してサブアレイ１６１Ｃを構成し、行方向（Ｙ）においては、前記サブアレイを平行配置あるいは線対称配置した構成となっている。
【０１０１】
メモリセル１６１を平行配置してセルアレイを構成すると、行方向（Ｙ）に隣接するメモリセル間において基板コンタクト領域とウェルコンタクト領域のセパレーションを確保しなければならないが、本発明の構成によると、基板コンタクト領域１６６およびウェルコンタクト領域１６６，１６７を隣接するメモリセル間で共通化できるため、行方向（Ｙ）のレイアウト領域を縮小でき、セルアレイの小面積化が図れる。
【０１０２】
図１９は（実施の形態７）の変形にかかるセルアレイ配置図を示す。
更に、ＰＭＯＳトランジスタ２０，２１のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、図１９に示すように、行方向（Ｙ）に隣接配置されるメモリセル間のＰＭＯＳトランジスタのソースとドレインを共通化したメモリセル１６１Ｂを設けることにより、共通化できる。これにより、行方向（Ｙ）のレイアウト領域を更に縮小できるため、セルアレイの更なる小面積化を図ることができる。
【０１０３】
なお、図１９の変形例によれば、基板およびウェルコンタクト領域を複数メモリセル毎に配置することになるが、セルアレイの規模や適用するアプリケーションに合わせて、最適なサブアレイ毎にコンタクト領域を配置すれば良い。
【０１０４】
（実施の形態８）
図２０に本発明の（実施の形態８）を示す。
この図２０は、図３に示した不揮発性半導体記憶装置の別のレイアウトを示している。
【０１０５】
１８０はセルアレイであり、１８１，１８９はメモリセルである。１８６はＮＭＯＳトランジスタ２２の基板電位を与える基板コンタクト領域、１８７はＰＭＯＳトランジスタ２０のウェル電位を与えるウェルコンタクト領域、１８８はＰＭＯＳトランジスタ２１のウェル電位を与えるウェルコンタクト領域である。
【０１０６】
メモリセル１８１，１８９は、互いに隣接しかつフローティングゲート２８に連結されたＮＭＯＳトランジスタ２２およびＰＭＯＳトランジスタ２０，２１とからなり、ウェルコンタクト領域１８７は、ＰＭＯＳトランジスタ２０のソースおよびドレインと配線層にて電気的に接続され第１のコントロールゲートとして機能し、ウェルコンタクト領域１８８は、ＰＭＯＳトランジスタ２１のソースおよびドレインと配線層にて電気的に接続され、第２のコントロールゲートとして機能する。
【０１０７】
メモリセル１８１は、基板コンタクト領域１８６とウェルコンタクト領域１８７，１８８とを有しており、メモリセル１８９は基板コンタクト領域１８６を有しているがウェルコンタクト領域１８７，１８８は有していない。
【０１０８】
図に示すように、メモリセル１８１，１８９において、ＰＭＯＳトランジスタ２０はＮＭＯＳトランジスタ２２に隣接して配置され、ＰＭＯＳトランジスタ２１はＰＭＯＳトランジスタ２０に隣接して配置されている。
【０１０９】
ＮＭＯＳトランジスタ２２の基板コンタクト領域１８６は、フローティングゲート２８の長手方向に対して垂直な方向に配置し、ＰＭＯＳトランジスタ２０，２１のウェルコンタクト領域１８７，１８８は、フローティングゲート２８の長手方向に対して平行な方向に配置されている。
【０１１０】
セルアレイ１８０は、列方向（Ｘ）においては、多数のメモリセル１８１，１８９を線対称に配置したメモリセルを交互に配置してサブアレイを構成し、行方向（Ｙ）においては、前記サブアレイを平行配置あるいは線対称配置した構成となっている。
【０１１１】
メモリセル１８１を平行配置してセルアレイ１８０を構成すると、列方向（Ｘ）においては、メモリセル毎に基板コンタクト領域を配置しなければならないが、本発明の構成にすると、列方向（Ｘ）において、基板コンタクト領域１８６を隣接するメモリセル間で共通化できるため、レイアウト領域を縮小できる。
【０１１２】
更に、ＰＭＯＳトランジスタ２０，２１のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、行方向（Ｙ）に隣接配置されるメモリセル間のＰＭＯＳトランジスタのソースとドレインは共通化できる。これにより、列方向（Ｘ）に加え、行方向（Ｙ）のレイアウト領域も縮小できるため、セルアレイの小面積化を図ることができる。
【０１１３】
なお、この実施の形態によれば、ウェルコンタクト領域をメモリセル毎に配置するのに対し、ウェルコンタクト領域は複数メモリセル毎に配置することになるが、セルアレイの規模や用途に合わせて、最適なサブアレイ毎にコンタクト領域を配置すれば良い。
【０１１４】
（実施の形態９）
図２１に本発明の（実施の形態９）を示す。
この図２１は、図３に示した不揮発性半導体記憶装置の別のレイアウトを示している。
【０１１５】
１９０はセルアレイ、１９１，１９１Ａはメモリセルである。１９６はＮＭＯＳトランジスタ２２の基板電位を与える基板コンタクト領域、１９７はＰＭＯＳトランジスタ２０のウェル電位を与えるウェルコンタクト領域、１９８はＰＭＯＳトランジスタ２１のウェル電位を与えるウェルコンタクト領域である。
【０１１６】
メモリセル１９１は、互いに隣接しかつフローティングゲート２８に連結されたＮＭＯＳトランジスタ２２およびＰＭＯＳトランジスタ２０，２１とからなり、この多数のメモリセル１９１を配置してセルアレイ１９０が構成されている。
【０１１７】
ウェルコンタクト領域１９７は、ＰＭＯＳトランジスタ２０のソースおよびドレインと配線層にて電気的に接続され、第１のコントロールゲートとして機能し、ウェルコンタクト領域１９８は、ＰＭＯＳトランジスタ２１のソースおよびドレインと配線層にて電気的に接続され、第２のコントロールゲートとして機能する。
【０１１８】
メモリセル１９１において、ＰＭＯＳトランジスタ２０とＰＭＯＳトランジスタ２１とは行方向（Ｙ）に配置され、ＮＭＯＳトランジスタ２２はＰＭＯＳトランジスタ２０に隣接して配置されている。
【０１１９】
ＮＭＯＳトランジスタ２２の基板コンタクト領域１９６およびＰＭＯＳトランジスタ２０，２１のウェルコンタクト領域１９７，１９８は、ＮＭＯＳトランジスタ２２とＰＭＯＳトランジスタ２０を結ぶフローティングゲート２８の方向（列方向（Ｘ））に対して平行に配置されている。
【０１２０】
セルアレイ１９０は、メモリセル１９１と、このメモリセル１９１を点対称に配置したメモリセル１９１Ａとでサブアレイ１９１Ｃを構成し、列方向（Ｘ）においては、メモリセル１９１とメモリセル１９１Ａを交互に配置し、行方向（Ｙ）においては、前記サブアレイを線対称に配置した構成となっている。
【０１２１】
この構成によって、行方向（Ｙ）には、基板コンタクト領域１９６およびウェルコンタクト領域１９７，１９８を隣接するメモリセル間で共通化できるため、セルアレイの小面積化を図ることができる。また、列方向（Ｘ）には、基板コンタクト領域１９６およびウェルコンタクト領域１９７，１９８を同一配線層にて接続できるため、効率の良いレイアウトを行うことができる。
【０１２２】
なお、ＰＭＯＳトランジスタ２０とＰＭＯＳトランジスタ２１とは行方向（Ｙ）に配置され、ＮＭＯＳトランジスタ２２はＰＭＯＳトランジスタ２０に隣接して配置したが、ＰＭＯＳトランジスタ２０とＰＭＯＳトランジスタ２１とを列方向（Ｘ）に配置して、ＮＭＯＳトランジスタ２２はＰＭＯＳトランジスタ２０またはＰＭＯＳトランジスタ２１に隣接して配置することもでき、列方向（Ｘ）と行方向（Ｙ）の一方に沿ってＰＭＯＳトランジスタ２０とＰＭＯＳトランジスタ２１を配置し、ＰＭＯＳトランジスタ２０とＰＭＯＳトランジスタ２１の一方に対して列方向（Ｘ）と行方向（Ｙ）の他方に隣接してＮＭＯＳトランジスタ２２を配設し、ＰＭＯＳトランジスタ２０のゲート電極とＰＭＯＳトランジスタ２１のゲート電極とを前記フローティングゲート２８で接続すると共に、この前記フローティングゲート２８を、ＰＭＯＳトランジスタ２０とＰＭＯＳトランジスタ２１の前記一方のトランジスタの付近からＮＭＯＳトランジスタ２２のゲート電極に延長して接続し、ＮＭＯＳトランジスタ２２に隣接してＰＭＯＳトランジスタ２０とＰＭＯＳトランジスタ２１のうちの他方のトランジスタの側にＮＭＯＳトランジスタ２２の基板に電位を与える基板コンタクト領域１８６を配置した構造と言うことができる。
【０１２３】
【発明の効果】
以上のように本発明の不揮発性半導体記憶装置によれば、ＭＯＳトランジスタの基板電位およびウェル電位を与えるコンタクト領域をセルアレイ規模や適用するアプリケーションに応じて最適に配置し、重複するノードの共通化を図ることで、セルアレイの小面積化を実現することができる。
【図面の簡単な説明】
【図１】１つのＮＭＯＳトランジスタと１つのＰＭＯＳトランジスタで構成されるメモリセル回路図
【図２】図１に示すメモリセルのプロセス断面図
【図３】１つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタで構成されるメモリセル回路図
【図４】図３に示すメモリセルのプロセス断面図
【図５】本発明の（実施の形態１）にかかるセルアレイ配置図
【図６】図５の説明図
【図７】本発明の（実施の形態１）の変形にかかるセルアレイ配置図
【図８】本発明の（実施の形態２）にかかるセルアレイ配置図
【図９】本発明の（実施の形態２）の変形にかかるセルアレイ配置図
【図１０】本発明の（実施の形態３）にかかるセルアレイ配置図
【図１１】本発明の（実施の形態３）の変形にかかるセルアレイ配置図
【図１２】本発明の（実施の形態４）にかかるセルアレイ配置図
【図１３】本発明の（実施の形態５）にかかるセルアレイ配置図
【図１４】本発明の（実施の形態５）の変形にかかるセルアレイ配置図
【図１５】本発明の（実施の形態６）にかかるセルアレイ配置図
【図１６】本発明の（実施の形態６）の変形にかかるセルアレイ配置図
【図１７】図１６の変形にかかるセルアレイ配置図
【図１８】本発明の（実施の形態７）にかかるセルアレイ配置図
【図１９】本発明の（実施の形態７）の変形にかかるセルアレイ配置図
【図２０】本発明の（実施の形態８）にかかるセルアレイ配置図
【図２１】本発明の（実施の形態９）にかかるセルアレイ配置図
【符号の説明】
Ｙ 行方向
Ｘ 列方向
１ ＰＭＯＳトランジスタ（第１導電型ＭＯＳトランジスタ）
２ ＮＭＯＳトランジスタ（第２導電型ＭＯＳトランジスタ）
７ フローティングゲート
２０，２１ ＰＭＯＳトランジスタ（第１導電型ＭＯＳトランジスタ）
２２ ＮＭＯＳトランジスタ（第２導電型ＭＯＳトランジスタ）
２８ フローティングゲート
５０ セルアレイ
５１ メモリセル
５１Ｂ，５１Ｃ サブアレイ
５５ 基板コンタクト領域
５６ ウェルコンタクト領域
７０ セルアレイ
７１，７１Ａ メモリセル
７１Ｃ サブアレイ
７５ 基板コンタクト領域
７６ ウェルコンタクト領域
７７ メモリセル
９０ セルアレイ
９１，９１Ａ メモリセル
９５ 基板コンタクト領域
９６ ウェルコンタクト領域
９１Ｃ サブアレイ
１１０ セルアレイ
１１１，１１１Ａ，１１７，１１７Ａ メモリセル
１１５ 基板コンタクト領域
１１６ ウェルコンタクト領域
１２０ セルアレイ
１２１，１２１Ａ メモリセル
１２１Ｃ サブアレイ
１２６ 基板コンタクト領域
１２７，１２８ ウェルコンタクト領域
１４０ セルアレイ
１４１，１４１Ａ メモリセル
１４１Ｃ サブアレイ
１４６ 基板コンタクト領域
１４７，１４８ ウェルコンタクト領域
１４１Ｂ メモリセル
１６０ セルアレイ
１６１，１６１Ａ，１６１Ｂ メモリセル
１６１Ｃ サブアレイ
１６６ 基板コンタクト領域
１６７，１６８ ウェルコンタクト領域
１８０ セルアレイ
１８１，１８９ メモリセル
１８６ 基板コンタクト領域
１８７，１８８ ウェルコンタクト領域
１９０ セルアレイ
１９１，１９１Ａ メモリセル
１９６ 基板コンタクト領域
１９７，１９８ ウェルコンタクト領域
１９１Ｃ サブアレイ
２００ セルアレイ
２０１，２０１Ａ メモリセル
２０６ 基板コンタクト領域
２０７，２０８ ウェルコンタクト領域
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にＣＭＯＳプロセスにて製造される不揮発性半導体記憶装置のレイアウト手法に係る。
【０００２】
【従来の技術】
不揮発性半導体メモリは様々なシステムで利用されており、この不揮発性メモリとロジックＬＳＩとを同一の半導体基板上に混載することができれば、プロセスコストの低減や小型化を図ることができる。ところが、製造プロセスの違いにより、従来は不揮発性メモリとロジックＬＳＩとを別々のチップに形成して混載する方法か、あるいは標準ＣＭＯＳプロセスを変更して不揮発性メモリとロジックＬＳＩとを同一チップ上に混載する方法を用いていたため、プロセスの高コスト化、複雑化という課題がある。
【０００３】
この課題を解決する手段として、ＣＭＯＳプロセスで簡単に製造でき、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲートでフローティングゲートを形成し、ＰＭＯＳの拡散領域をコントロールゲートとして用いる不揮発性メモリが知られている（例えば、特許文献１，２参照）。
【０００４】
また、第１のＰＭＯＳの拡散領域を書き込み動作時、読み出し動作時のコントロールゲートとして用い、第２のＰＭＯＳの拡散領域を消去時に用いる不揮発性メモリがある（例えば、非特許文献１参照）。
【０００５】
【特許文献１】
特開平６−３３４１９０号公報
【０００６】
【特許文献２】
特開平６−５３５２１号公報
【０００７】
【非特許文献１】
Ｒｉｃｈａｒｄ Ｊ．ＭｃＰａｒｔｌａｎｄ ａｎｄ Ｒａｎｂｉｒ Ｓｉｎｇｈ “１．２５ Ｖｏｌｔ，Ｌｏｗ Ｃｏｓｔ，Ｅｍｂｅｄｄｅｄ ＦＬＡＳＨ Ｍｅｍｏｒｙ ｆｏｒ Ｌｏｗ Ｄｅｎｓｉｔｙ Ａｐｐｌｉｃａｔｉｏｎｓ”２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ １２．２
【０００８】
【発明が解決しようとする課題】
ＣＭＯＳプロセスで製造できる不揮発半導体メモリに関し、そのセル構造やアレイとして組み込んだ回路技術については、上述した文献等により開示されているが、メモリセルをアレイ配置する場合に、セルアレイ小面積化を実現するレイアウト手法については記載されていない。
【０００９】
現在、この不揮発性半導体メモリは比較的小容量のシステムに適用されているが、今後、大容量化が進むとアレイ配置する場合のセルアレイ面積はコストの観点から重要なファクターになると考えられる。
【００１０】
本発明では、ＣＭＯＳプロセスで製造できる不揮発メモリに関し、特に、１つのＮＭＯＳトランジスタとＰＭＯＳトランジスタからなるメモリセル、および異なる２つのコントロールゲートを有し、１つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタからなるメモリセルをアレイ配置する場合のセルアレイ小面積化を実現するレイアウト手法の不揮発性半導体記憶装置を提案する。
【００１１】
【課題を解決するための手段】
本発明の請求項１記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられコントロールゲートとして働く第２導電型のウェルおよび前記ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向と列方向に配設したセルアレイを備え、前記セルアレイは、前記半導体基板および第２ＭＯＳトランジスタの前記ウェルに電位を与えるウェルコンタクト領域を、前記フローティングゲートの長手方向に対しそれぞれ垂直な方向に配置したことを特徴とする。
【００１２】
本発明の請求項２記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられコントロールゲートとして働く前記第２導電型のウェルおよび前記ウェル上に設けられ、第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向と列方向に配設したセルアレイを備え、前記セルアレイは、前記第１ＭＯＳトランジスタの基板および第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長手方向に対しそれぞれ平行な方向に配置したことを特徴とする。
【００１３】
本発明の請求項３記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられコントロールゲートとして働く前記第２導電型のウェルおよび前記ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向（Ｙ）と列方向（Ｘ）に配設したセルアレイを備え、前記セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長手方向に対し平行な方向に配置し、前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長手方向に対し垂直な方向に配置したことを特徴とする。
【００１４】
本発明の請求項４記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられコントロールゲートとして働く前記第２導電型のウェルおよび前記ウェル上に設けられ、第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向と列方向に配設したセルアレイを備え、前記メモリセルは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長手方向に対し垂直な方向に配置し、前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長手方向に対し平行な方向に配置したことを特徴とする。
【００１５】
本発明の請求項５記載の不揮発性半導体記憶装置は、請求項１〜請求項４のいずれかにおいて、セルアレイは、列方向（Ｘ）には、メモリセルを平行に配置または線対称に配置してサブアレイを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称配置して構成したことを特徴とする。
【００１６】
本発明の請求項６記載の不揮発性半導体記憶装置は、請求項１〜請求項４のいずれかにおいて、セルアレイは、列方向（Ｘ）には、メモリセルと前記メモリセルを線対称配置したメモリセルとでサブアレイを構成し、行方向（Ｙ）には、列方向に配置された前記サブアレイを平行配置あるいは線対称配置して構成したことを特徴とする。
【００１７】
本発明の請求項７記載の不揮発性半導体記憶装置は、請求項５または請求項６において、メモリセルおよびサブアレイの境界部において、重複するコンタクト領域およびまたは拡散領域を、隣接するメモリセルおよびサブアレイ間で共通化したことを特徴とする。
【００１８】
本発明の請求項８記載の不揮発性半導体記憶装置は、請求項７において、セルアレイは、第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルとから構成され、前記基板基板コンタクト領域および前記ウェルコンタクト領域を、複数のメモリセル毎に配置したことを特徴とする。
【００１９】
本発明の請求項９記載の不揮発性半導体記憶装置は、請求項７において、セルアレイは、第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域を有し、かつ前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルとから構成され、前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域は複数のメモリセル毎に配置したことを特徴とする。
【００２０】
本発明の請求項１０記載の不揮発性半導体記憶装置は、請求項７において、セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有し、かつ前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域を有さないメモリセルとから構成され、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域は複数のメモリセル毎に配置したことを特徴とする。
【００２１】
本発明の請求項１１記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられ第１コントロールゲートとして働く前記第２導電型の第１ウェルおよび前記第１ウェル上に設けられ前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記半導体基板上に設けられ、第２コントロールゲートとして働く前記第２導電型の第２ウェルおよび前記第２ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第３ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２，第３ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１，第２，第３ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、前記セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長さ方向に対し平行な方向に配置し、前記第２，第３ＭＯＳトランジスタのウェルに電位を与えるコンタクト領域を前記フローティングゲートの長さ方向に対し垂直な方向に配置したことを特徴とする。
【００２２】
本発明の請求項１２記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられ第１コントロールゲートとして働く前記第２導電型の第１ウェルおよび前記第１ウェル上に設けられ前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記半導体基板上に設けられ、第２コントロールゲートとして働く前記第２導電型の第２ウェルおよび前記第２ウェル上に設けられ、第１導電型の通電領域およびゲート電極を有する第３ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２，第３ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１，第２，第３ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、前記セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタおよび前記第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域をそれぞれ前記フローティングゲートの長さ方向に対し平行な方向に配置したことを特徴とする。
【００２３】
本発明の請求項１３記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられ第１コントロールゲートとして働く前記第２導電型の第１ウェルおよび前記第１ウェル上に設けられ前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記半導体基板上に設けられ、第２コントロールゲートとして働く前記第２導電型の第２ウェルおよび前記第２ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第３ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２，第３ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１，第２，第３ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、前記セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長さ方向に対しそれぞれ平行な方向に配置したことを特徴とする。
【００２４】
本発明の請求項１４記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられ第１コントロールゲートとして働く前記第２導電型の第１ウェルおよび前記第１ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記半導体基板上に設けられ、第２コントロールゲートとして働く前記第２導電型の第２ウェルおよび前記第２ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第３ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、前記セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長さ方向に対し垂直な方向に配置し、前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長さ方向に対し平行な方向に配置したことを特徴とする。
【００２５】
本発明の請求項１５記載の不揮発性半導体記憶装置は、請求項１１または請求項１２において、メモリセルを構成するＭＯＳトランジスタの配置は、前記第１ＭＯＳトランジスタを中央にしてその両側に前記第２ＭＯＳトランジスタと第３ＭＯＳトランジスタを配置したことを特徴とする。
【００２６】
本発明の請求項１６記載の不揮発性半導体記憶装置は、請求項１３または請求項１４において、メモリセルを構成するＭＯＳトランジスタの配置は、前記第１ＭＯＳトランジスタに隣接して前記第２ＭＯＳトランジスタが配置され、更に前記前記第２ＭＯＳトランジスタに隣接して前記第３ＭＯＳトランジスタを配置したことを特徴とする。
【００２７】
本発明の請求項１７記載の不揮発性半導体記憶装置は、請求項１５または請求項１６において、セルアレイは、列方向（Ｘ）には、メモリセルを平行配置してサブアレイを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称配置して構成したことを特徴とする。
【００２８】
本発明の請求項１８記載の不揮発性半導体記憶装置は、請求項１５または請求項１６において、セルアレイは、列方向（Ｘ）には、メモリセルと前記メモリセルを点対称配置したメモリセルとでサブアレイを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称配置して構成したことを特徴とする。
【００２９】
本発明の請求項１９記載の不揮発性半導体記憶装置は、請求項１７または請求項１８において、メモリセルおよびサブアレイの境界部において、重複するコンタクト領域および拡散領域を、隣接するメモリセルおよびサブアレイ間で共通化したことを特徴とする。
【００３０】
本発明の請求項２０記載の不揮発性半導体記憶装置は、請求項１９において、セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、前記第１ＭＯＳトランジスタの基板および第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルとから構成され、前記第１ＭＯＳトランジスタの基板および第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるコンタクト領域は複数のメモリセル毎に配置したことを特徴とする。
【００３１】
本発明の請求項２１記載の不揮発性半導体記憶装置は、請求項１９において、セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域を有し、かつ前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルとから構成され、前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域は複数のメモリセル毎に配置したことを特徴とする。
【００３２】
本発明の請求項２２記載の不揮発性半導体記憶装置は、第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられ第１コントロールゲートとして働く前記前記第２導電型の第１ウェルおよび前記第１ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記半導体基板上に設けられ、第２コントロールゲートとして働く前記前記第２導電型の第２ウェルおよび前記第２ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第３ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、前記セルアレイは、列方向（Ｘ）と行方向（Ｙ）の一方に沿って前記第２ＭＯＳトランジスタと第３ＭＯＳトランジスタを配置し、前記第２ＭＯＳトランジスタと第３ＭＯＳトランジスタの一方に対して列方向（Ｘ）と行方向（Ｙ）の他方に隣接して前記第１ＭＯＳトランジスタを配設し、前記第２ＭＯＳトランジスタのゲート電極と第３ＭＯＳトランジスタのゲート電極とを前記フローティングゲートで接続すると共に、この前記フローティングゲートを、前記第２ＭＯＳトランジスタと第３ＭＯＳトランジスタの前記一方のトランジスタの付近から前記第１ＭＯＳトランジスタのゲート電極に延長して接続し、前記第１ＭＯＳトランジスタに隣接して前記第２ＭＯＳトランジスタと第３ＭＯＳトランジスタの他方のトランジスタの側に前記第１ＭＯＳトランジスタの基板に電位を与えるコンタクト領域を配置したことを特徴とする。
【００３３】
【発明の実施の形態】
以下、本発明の各実施の形態を図１〜図２１に基づいて説明する。
（実施の形態１）
図１に１つのＮＭＯＳトランジスタと１つのＰＭＯＳトランジスタから構成されるメモリセルの回路図を、図２は図１に示すメモリセルのプロセス断面図例を示す。
【００３４】
図１において、１はＰＭＯＳトランジスタ、２はＮＭＯＳトランジスタ、３はコントロールゲート、４はＮＭＯＳトランジスタ２のドレイン、５はＮＭＯＳトランジスタ２のソース、６はＮＭＯＳトランジスタ２の基板で、７はＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２のゲートに接続されるフローティングゲートである。
【００３５】
図２に示すように第２導電型ＭＯＳトランジスタとしてのＮＭＯＳトランジスタ２は、第１導電型であるＰ型の半導体基板１１に形成され、第２導電型であるＮ型の通電領域およびゲート電極を有している。第１導電型ＭＯＳトランジスタとしてのＰＭＯＳトランジスタ１は、半導体基板１１上に設けられコントロールゲートとして働く前記第２導電型のウェル１２および前記ウェル１２上に設けられ、第１導電型の通電領域およびゲート電極を有している。
【００３６】
このＮＭＯＳトランジスタ２のゲート電極とＰＭＯＳトランジスタ１のゲート電極をフローティングゲート７で接続して、各端子に所定の電圧を印加することで、前記フローティングゲート７へのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセル５１を、図５に示すように行方向と列方向に配設してセルアレイ５０を構成している。
【００３７】
図５のセルアレイ５０の配置の説明に先立って、図６の参考図を説明する。
この図６は、図１と図２に示した不揮発性半導体記憶装置のレイアウトを示している。
【００３８】
５０はセルアレイ、５１はメモリセルである。５５はＮＭＯＳトランジスタ２の基板電位を与える基板コンタクト領域、５６はＰＭＯＳトランジスタ１のウェル電位を与えるウェルコンタクト領域である。
【００３９】
メモリセル５１は、互いに隣接しかつフローティングゲート７で連結されたＮＭＯＳトランジスタ２およびＰＭＯＳトランジスタ１とからなっている。セルアレイ５０は、列方向（Ｘ）と行方向（Ｙ）に多数のメモリセル５１を配置して構成されている。ウェルコンタクト領域５６はＰＭＯＳトランジスタ１のソースおよびドレインと配線層にて電気的に接続され、コントロールゲートとして機能する。
【００４０】
メモリセル５１において、ＮＭＯＳトランジスタ２の基板コンタクト領域５５およびＰＭＯＳトランジスタ１のウェルコンタクト領域５６は、フローティングゲート７の長手方向に対して垂直な方向に配置している。
【００４１】
この図６に示したセルアレイ５０の場合には、列方向（Ｘ）にはメモリセル５１を平行に配置してサブアレイ５１Ｂを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイ５１Ｂを平行に配置あるいは線対称に配置した構成となっている。
【００４２】
ところで、このようにメモリセル５１を列方向（Ｘ）に平行に配置すると、隣接するメモリセル間において、基板コンタクト領域５５とウェルコンタクト領域５６のセパレーションを確保しなければならない。
【００４３】
そこで、図５に示す（実施の形態１）のように列方向（Ｘ）には、メモリセル５１とメモリセル５１を線対称に配置したメモリセル５１Ａを交互に配置してサブアレイ５１Ｃを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行に配置あるいは線対称に配置したアレイ構成にすると、前記基板コンタクト領域５５およびウェルコンタクト領域５６は隣接するメモリセルおよびサブアレイの境界部において共通化することが可能となり、列方向（Ｘ）のレイアウト領域が縮小できるため、セルアレイ５０の小面積化が図れる。
【００４４】
さらに、ＰＭＯＳトランジスタ１のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、図７に示すように、行方向（Ｙ）に隣接配置されるメモリセル間のソースとドレインを５３ａで示すように共通化できる。これにより、列方向（Ｘ）に加えて行方向（Ｙ）のレイアウトも縮小できるため、更にセルアレイ５０の小面積化を図ることができる。
【００４５】
（実施の形態２）
図８に本発明の（実施の形態２）を示す。
この図８は、図１と図２に示した不揮発性半導体記憶装置のレイアウトを示している。
【００４６】
７０はセルアレイ、７１，７１Ａはメモリセルである。７５はＮＭＯＳトランジスタ２の基板電位を与える基板コンタクト領域、７６はＰＭＯＳトランジスタ１のウェル電位を与えるウェルコンタクト領域である。
【００４７】
メモリセル７１は、互いに隣接しかつフローティングゲート７に連結されたＮＭＯＳトランジスタ２およびＰＭＯＳトランジスタ１とからなっている。セルアレイ７０は、行方向（Ｙ）と列方向（Ｘ）に多数のメモリセル７１を配置して構成されている。ウェルコンタクト領域７６は、ＰＭＯＳトランジスタ１のソースおよびドレインと配線層にて電気的に接続され、コントロールゲートとして機能する。
【００４８】
メモリセル７１において、ＮＭＯＳトランジスタ２の基板コンタクト領域７５およびＰＭＯＳトランジスタ１のウェルコンタクト領域７６は、フローティングゲート７の長手方向に対して平行な方向に配置している。さらに、セルアレイ７０は、列方向（Ｘ）にはメモリセル７１とメモリセル７１を線対称に配置したメモリセル７１Ａを交互に配置してサブアレイ７１Ｃを構成し、行方向（Ｙ）には列方向（Ｘ）に配置した前記サブアレイを平行配置あるいは線対称配置した構成となっている。
【００４９】
このような構成とすることで、行方向（Ｙ）において、基板コンタクト領域７５およびウェルコンタクト領域７６は隣接するメモリセル間で共通化できるため、行方向（Ｙ）のレイアウト領域が縮小でき、セルアレイ７０の小面積化が図れる。
【００５０】
図９は（実施の形態２）の変形にかかるセルアレイ配置図を示す。
ここでセルアレイ７０は、２種類のメモリセル７１，７７を基本単位として、これを配置して構成されている。メモリセル７１は基板コンタクト領域７５とウェルコンタクト領域７６を有しており、メモリセル７７は基板コンタクト領域７５とウェルコンタクト領域７６を有していない。
【００５１】
ＰＭＯＳトランジスタ１のソースおよびドレインは、ウェル電位に接続されてコンタクトゲートとして機能するため、この図９に示すように、行方向（Ｙ）に隣接配置されるメモリセル間のソースとドレインは共通化できる。これにより、行方向（Ｙ）のレイアウト領域を更に縮小できるため、更なるセルアレイ７０の小面積化を図ることができる。
【００５２】
なお、図９によれば、複数のメモリセル毎に基板およびウェルコンタクト領域を配置することになるが、セルアレイの規模や用途に合わせて、最適なサブアレイ毎にコンタクト領域を配置すれば良い。
【００５３】
なお、図８と図９では列方向（Ｘ）には、メモリセル７１を線対称に配置してサブアレイ７１Ｃを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイ７１Ｃを平行配置あるいは線対称配置して構成したが、列方向（Ｘ）には、メモリセル５１を平行に配置してサブアレイを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称配置して構成することもできる。
【００５４】
（実施の形態３）
図１０に本発明の（実施の形態３）を示す。
この図１０は、図１と図２に示した不揮発性半導体記憶装置のレイアウトを示している。
【００５５】
９０はセルアレイ、９１，９１Ａはメモリセルである。９５はＮＭＯＳトランジスタ２の基板電位を与える基板コンタクト領域、９６はＰＭＯＳトランジスタ１のウェル電位を与えるウェルコンタクト領域である。
【００５６】
メモリセル９１は、互いに隣接しかつフローティングゲート７に連結されたＮＭＯＳトランジスタ２およびＰＭＯＳトランジスタ１とからなっている。セルアレイ９０は、列方向（Ｘ）と行方向（Ｙ）に多数の前記サブアレイ９１Ｃを配置した構成となっている。
【００５７】
ウェルコンタクト領域９６はＰＭＯＳトランジスタ１のソースおよびドレインと配線層にて電気的に接続され、コントロールゲートとして機能する。
メモリセル９１において、ＮＭＯＳトランジスタ２の基板コンタクト領域９５はフローティングゲート７の長手方向に対して平行な方向に配置している。ＰＭＯＳトランジスタ１のウェルコンタクト領域９６は、フローティングゲート７の長手方向に対して垂直な方向に配置されている。
【００５８】
セルアレイ９０は、列方向（Ｘ）には、メモリセル９１と前記メモリセル９１を線対称配置したメモリセル９１Ａとを交互に配置してサブアレイ９１Ｃを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置した前記サブアレイを平行配置あるいは線対称配置した構成となっている。
【００５９】
仮に、メモリセル９１を列方向（Ｘ）と行方向（Ｙ）にともに平行に配置してセルアレイ９０を構成した場合には、列方向（Ｘ）にはメモリセル９１毎にウェルコンタクト領域９６を配置する必要があるが、前記の本発明の構成にすると、列方向（Ｘ）には、ウェルコンタクト領域９６を隣接するメモリセル間で共通化できるため、セルアレイの小面積化が図れる。
【００６０】
図１１は（実施の形態３）の変形にかかるセルアレイ配置図を示す。
ＰＭＯＳトランジスタ１のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、行方向（Ｙ）においては、図１１に示すように、隣接配置されるメモリセル間のソースとドレインを共通化できる。よって、列方向（Ｘ）に加え、行方向（Ｙ）のレイアウト領域も縮小できるため、更にセルアレイの小面積化が図れる。
【００６１】
なお、図１１の構成にすると、ウェルコンタクト領域がメモリセル毎に配置されるのに対し、基板コンタクト領域はメモリセル毎には配置されないが（少なくとも２つのメモリセル毎に１つは配置されるため、特性上問題はない）、セルアレイの規模や用途に合わせて、最適なサブアレイ毎にコンタクト領域を配置すれば良い。９７は基板コンタクト領域およびウェルコンタクト領域を有さないセルである。
【００６２】
なお、図１０と図１１では列方向（Ｘ）には、メモリセル９１を線対称に配置してサブアレイ９１Ｃを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイ９１Ｃ平行配置あるいは線対称に配置して構成したが、列方向（Ｘ）には、メモリセル９１を平行に配置してサブアレイを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称配置して構成することもできる。
【００６３】
（実施の形態４）
図１２に本発明の（実施の形態４）を示す。
この図１２は、図１と図２に示した不揮発性半導体記憶装置のレイアウトを示している。
【００６４】
１１０はセルアレイ、１１１，１１７はメモリセルである。１１５はＮＭＯＳトランジスタ２の基板電位を与える基板コンタクト領域、１１６はＰＭＯＳトランジスタのウェル電位を与えるウェルコンタクト領域である。
【００６５】
メモリセル１１１，１１７は、互いに隣接しかつフローティングゲート７に連結されたＮＭＯＳトランジスタ２およびＰＭＯＳトランジスタ１とからなっている。
【００６６】
メモリセル１１１とメモリセル１１７を比べると、メモリセル１１１には基板コンタクト領域１１５とウェルコンタクト領域１１６の両方が設けられているのに対して、メモリセル１１７には基板コンタクト領域１１５が設けられているがウェルコンタクト領域１１６は設けられていない。
【００６７】
セルアレイ１１０は、メモリセル１１１とこのメモリセル１１１の線対称のメモリセル１１１Ａを列方向（Ｘ）に交互に配置した列と、メモリセル１１７とこの線対称のメモリセル１１７Ａを列方向（Ｘ）に交互に配置した列とを、行方向（Ｙ）に配置した構成となっている。
【００６８】
ウェルコンタクト領域１１６は、ＰＭＯＳトランジスタ１のソースおよびドレインと配線層にて電気的に接続され、コントロールゲートとして機能する。
図に示すように、メモリセル１１１において、ＮＭＯＳトランジスタ２の基板コンタクト領域１１５はフローティングゲート７の長手方向に対して垂直な方向に配置し、ＰＭＯＳトランジスタ１のウェルコンタクト領域１１６は、フローティングゲート７の長手方向に対して平行な方向に配置しており、セルアレイ１１０は、列方向（Ｘ）にはメモリセル１１１と前記メモリセル１１１を線対称配置したメモリセル１１１Ａとを交互に配置してサブアレイ１１１Ｃを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置した前記サブアレイを平行配置あるいは線対称配置した構成となっている。
【００６９】
仮に、メモリセルを平行に配置してセルアレイ１１０を構成すると、列方向（Ｘ）には、メモリセル毎に基板コンタクト領域１１５を配置する必要があるが、本発明のようにメモリセル１１１を列方向（Ｘ）に線対称で配置した列と、メモリセル１１７を列方向（Ｘ）に線対称で配置した列とを行方向（Ｙ）に配置した構成となっている。
【００７０】
この配列によると、基板コンタクト領域１１５を隣接するメモリセル間で共通化できる。また、ＰＭＯＳトランジスタ１のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、行方向（Ｙ）には、ウェルコンタクト領域１１６を隣接配置されるメモリセル間で共通化できる。
【００７１】
よって、行方向（Ｙ）および列方向（Ｘ）のレイアウト領域を縮小できるため、セルアレイの小面積化が図れる。
なお、基板コンタクト領域１１５がメモリセル毎に配置されるのに対し、ウェルコンタクト領域１１６はメモリセル毎には配置されないが、セルアレイ１１０の規模や用途に応じて最適なメモリセル毎にウェルコンタクト領域１１６を配置すれば良い。
【００７２】
なお、図１２では列方向（Ｘ）には、メモリセル１１１，１１１Ａを線対称に配置してサブアレイ１１１Ｃを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイ１１１Ｃを平行配置あるいは線対称に配置して構成したが、列方向（Ｘ）には、メモリセル１１１，１１１Ａを平行に配置してサブアレイを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称に配置して構成することもできる。
【００７３】
（実施の形態５）
図３は、異なるコントロールゲートを備え、１つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタから構成されるメモリセルの回路図を、図４に図３に示すメモリセルのプロセス断面図を示す。
【００７４】
図３において、２０，２１はＰＭＯＳトランジスタ、２２はＮＭＯＳトランジスタ、２３は第１のコントロールゲート、２４は第２のコントロールゲート、２５はＮＭＯＳトランジスタ２２のドレイン、２６はＮＭＯＳトランジスタ２２のソース、２７はＮＭＯＳトランジスタ２２の基板である。２８はフローティングゲートで、ＰＭＯＳトランジスタ２０，２１のゲートとＮＭＯＳトランジスタ２２のゲートを接続している。
【００７５】
図４に示すように第２導電型ＭＯＳトランジスタとしてのＮＭＯＳトランジスタ２２は、第１導電型であるＰ型の半導体基板３０に形成され、第２導電型であるＮ型の通電領域およびゲート電極を有している。第１導電型ＭＯＳトランジスタとしてのＰＭＯＳトランジスタ２０，２１は、半導体基板３０上に設けられコントロールゲートとして働く前記第２導電型のウェル３１，３２および前記ウェル３１，３２上に設けられ、第１導電型の通電領域およびゲート電極を有している。
【００７６】
このＮＭＯＳトランジスタ２２のゲート電極とＰＭＯＳトランジスタ２０，２１のゲート電極をフローティングゲート２８で接続して、各端子に所定の電圧を印加することで、前記フローティングゲート７へのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセル１２１を、図１３に示すように行方向（Ｙ）と列方向（Ｘ）に配設してセルアレイ１２０を構成している。
【００７７】
図１３に図３に示すメモリセルの構成にかかる本発明の（実施の形態５）を示す。
１２０はセルアレイ、１２１はメモリセル、１２１Ａはメモリセル１２１を線対称配置したメモリセルで、メモリセル１２１，１２１Ａとでサブアレイ１２１Ｃを構成している。
【００７８】
１２６はＮＭＯＳトランジスタ２２の基板電位を与える基板コンタクト領域、１２７はＰＭＯＳトランジスタ２０のウェル電位を与えるウェルコンタクト領域、１２８はＰＭＯＳトランジスタ２１のウェル電位を与えるウェルコンタクト領域であり、メモリセル１２１は互いに隣接しかつフローティングゲート２８に連結されたＮＭＯＳトランジスタ２２およびＰＭＯＳトランジスタ２０，２１とからなり、セルアレイ１２０は多数のメモリセル１２１，１２１Ａから構成される。
【００７９】
ウェルコンタクト領域１２７は、ＰＭＯＳトランジスタ２０のソースおよびドレインと配線層にて電気的に接続され、第１のコントロールゲートとして機能し、ウェルコンタクト領域１２８は、ＰＭＯＳトランジスタ２１のソースおよびドレインと配線層にて電気的に接続され、第２のコントロールゲートとして機能する。
【００８０】
図に示すように、メモリセル１２１において、ＮＭＯＳトランジスタ２２の基板コンタクト領域１２６は、フローティングゲート２８の長手方向に対して平行な方向に配置されている。ＰＭＯＳトランジスタ２０，２１のウェルコンタクト領域１２７，１２８は、フローティングゲート２８の長手方向に対して垂直な方向に配置しており、ＰＭＯＳトランジスタ２０，２１はＮＭＯＳトランジスタ２２を中央にして、ウェルコンタクト領域１２７との間にＰＭＯＳトランジスタ２０が配置され、ウェルコンタクト領域１２８との間にＰＭＯＳトランジスタ２１が配置されている。
【００８１】
セルアレイ１２０は、列方向（Ｘ）においては、メモリセル１２１とこのメモリセル１２１を線対称に配置したメモリセル１２１Ａを交互に配置してサブアレイ１２１Ｃを構成し、行方向（Ｙ）においては、列方向（Ｘ）に配置したサブアレイを平行に配置あるいは線対称に配置した構成となっている。
【００８２】
仮に、メモリセル１２１を平行に配置してセルアレイ１２０を構成すると、列方向（Ｘ）に隣接するメモリセル間において、ウェルコンタクト領域１２７，１２８のウェルセパレーションを確保しなければならないが、本発明の構成によると、列方向（Ｘ）においては、ウェルコンタクト領域１２７，１２８を隣接するメモリセル間でそれぞれ共通化できるため、列方向（Ｘ）のレイアウト領域縮小により、セルアレイ小面積化が図れる。
【００８３】
図１４は（実施の形態５）の変形にかかるセルアレイ配置図を示す。
また、ＰＭＯＳトランジスタ２０，２１のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、図１４に示すように、行方向（Ｙ）に隣接配置されるメモリセル間のＰＭＯＳトランジスタのソースとドレインは共通化できる。これにより、列方向（Ｘ）に加え、行方向（Ｙ）のレイアウト領域も縮小できるため、更にセルアレイ小面積化を図ることができる。
【００８４】
なお、図１４によれば、複数のメモリセル毎に基板コンタクト領域を配置することになるが、セルアレイの規模や用途に合わせて、最適なサブアレイ１２１Ｃ毎にコンタクト領域を配置すれば良い。
【００８５】
（実施の形態６）
図１５に本発明の（実施の形態６）を示す。
この図１５は、図３と図４に示した不揮発性半導体記憶装置のレイアウトを示している。
【００８６】
１４０はセルアレイであり、１４１はメモリセル、１４１Ａはメモリセル１４１を線対称配置したメモリセルで、メモリセル１４１，１４１Ａとでサブアレイ１４１Ｃを構成している。
【００８７】
１４６はＮＭＯＳトランジスタ２２の基板電位を与える基板コンタクト領域、１４７はＰＭＯＳトランジスタ２０のウェル電位を与えるウェルコンタクト領域、１４８はＰＭＯＳトランジスタ２１のウェル電位を与えるウェルコンタクト領域であり、メモリセル１４１は互いに隣接しかつフローティングゲート２８に連結されたＮＭＯＳトランジスタ２２およびＰＭＯＳトランジスタ２０，２１とからなり、セルアレイ１４０は多数のメモリセル１４１，１４１Ａから構成される。
【００８８】
ウェルコンタクト領域１４７は、ＰＭＯＳトランジスタ２０のソースおよびドレインと配線層にて電気的に接続され、第１のコントロールゲートとして機能し、ウェルコンタクト領域１４８は、ＰＭＯＳトランジスタ２１のソースおよびドレインと配線層にて電気的に接続され、第２のコントロールゲートとして機能する。
【００８９】
図に示すように、メモリセル１４１において、ＰＭＯＳトランジスタ２０，２１は、ＮＭＯＳトランジスタ２２を中央にしてその両側に振り分けて配置されている。ＮＭＯＳトランジスタ２２の基板コンタクト領域１４６およびＰＭＯＳトランジスタ２０，２１のウェルコンタクト領域１４７，１４８は、フローティングゲート２８の長手方向に対して平行な方向に配置されている。
【００９０】
セルアレイ１４０は、列方向（Ｘ）においては、多数のメモリセル１４１，１４１Ａを線対称に配置したメモリセルを交互に配置してサブアレイ１４１Ｃを構成し、行方向（Ｙ）においては、列方向（Ｘ）に配置したサブアレイ１４１Ｃを平行に配置あるいは線対称に配置した構成となっている。
【００９１】
このような構成にすると、行方向（Ｙ）において、基板コンタクト領域１４６およびウェルコンタクト領域１４７，１４８を隣接するメモリセル間で共通化でき、行方向（Ｙ）のレイアウト領域が縮小できるため、セルアレイの小面積化が図れる。
【００９２】
図１６は（実施の形態６）の変形にかかるセルアレイ配置図を示す。
また、ＰＭＯＳトランジスタ２０，２１のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、図１６に示すように、行方向（Ｙ）に隣接配置されるメモリセル間のＰＭＯＳトランジスタのソースとドレインを共通化したメモリセル１４１Ｂを設けることにより、行方向（Ｙ）のレイアウト領域を更に縮小できるため、セルアレイの小面積化を図ることができる。
【００９３】
具体的には、図１６のセルアレイ１４０は、基板コンタクト領域１４６およびウェルコンタクト領域１４７，１４８を有するメモリセル１４１と、第１ＭＯＳトランジスタの基板および第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセル１４１Ｂとから構成され、第１ＭＯＳトランジスタの基板および第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるコンタクト領域１４６，１４７，１４８は複数のメモリセル毎に配置して構成されている。
【００９４】
なお、図１６によれば、図１５と異なり複数のメモリセル毎に基板およびウェルコンタクト領域を配置することになるが、セルアレイの規模や用途に合わせて、最適なサブアレイ毎にコンタクト領域を配置すれば良い。
【００９５】
また、図１７に示すようにＮＭＯＳトランジスタ２２の基板コンタクト領域２０６およびＰＭＯＳトランジスタ２０，２１のウェルコンタクト領域２０７，２０８をフローティングゲート２８に対して垂直方向に配置したメモリセル２０１から構成されるセルアレイ２００においても、列方向（Ｘ）にはメモリセル２０１を線対称配置したメモリセル２０１Ａを設け、行方向（Ｙ）には平行配置あるいは線対称配置して隣接するメモリセル間でウェルコンタクト領域２０７，２０８を共通化することで、列方向のレイアウト領域を縮小することができる。
【００９６】
（実施の形態７）
図１８に本発明の（実施の形態７）を示す。
この図１８は、図３に示した不揮発性半導体記憶装置の別のレイアウトを示している。
【００９７】
図において１６０はセルアレイであり、１６１はメモリセル、１６１Ａはメモリセル１６１を線対称配置したメモリセルで、メモリセル１６１，１６１Ａとでサブアレイ１６１Ｃを構成している。
【００９８】
１６６はＮＭＯＳトランジスタ２２の基板電位を与える基板コンタクト領域、１６７はＰＭＯＳトランジスタ２０のウェル電位を与えるウェルコンタクト領域、１６８はＰＭＯＳトランジスタ２１のウェル電位を与えるウェルコンタクト領域であり、メモリセル１６１は互いに隣接しかつフローティングゲート２８に連結されたＮＭＯＳトランジスタ２２およびＰＭＯＳトランジスタ２０，２１とからなり、セルアレイ１６０はメモリセル１６１から構成される。ウェルコンタクト領域１６７は、ＰＭＯＳトランジスタ２０のソースおよびドレインと配線層にて電気的に接続され、第１のコントロールゲートとして機能し、ウェルコンタクト領域１６８は、ＰＭＯＳトランジスタ２１のソースおよびドレインと配線層にて電気的に接続され、第２のコントロールゲートとして機能する。
【００９９】
図に示すように、メモリセル１６１において、ＰＭＯＳトランジスタ２０はＮＭＯＳトランジスタ２２に隣接して配置され、ＰＭＯＳトランジスタ２１はＰＭＯＳトランジスタ２０に隣接して配置され、ＮＭＯＳトランジスタ２２の基板コンタクト領域１６６およびＰＭＯＳトランジスタ２０，２１のウェルコンタクト領域１６６，１６７は、フローティングゲート２８の長手方向に対してそれぞれ平行な方向に配置されている。
【０１００】
セルアレイ１６０は、列方向（Ｘ）においては、多数のメモリセル１６１，１６１Ａを線対称に配置したメモリセルを交互に配置してサブアレイ１６１Ｃを構成し、行方向（Ｙ）においては、前記サブアレイを平行配置あるいは線対称配置した構成となっている。
【０１０１】
メモリセル１６１を平行配置してセルアレイを構成すると、行方向（Ｙ）に隣接するメモリセル間において基板コンタクト領域とウェルコンタクト領域のセパレーションを確保しなければならないが、本発明の構成によると、基板コンタクト領域１６６およびウェルコンタクト領域１６６，１６７を隣接するメモリセル間で共通化できるため、行方向（Ｙ）のレイアウト領域を縮小でき、セルアレイの小面積化が図れる。
【０１０２】
図１９は（実施の形態７）の変形にかかるセルアレイ配置図を示す。
更に、ＰＭＯＳトランジスタ２０，２１のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、図１９に示すように、行方向（Ｙ）に隣接配置されるメモリセル間のＰＭＯＳトランジスタのソースとドレインを共通化したメモリセル１６１Ｂを設けることにより、共通化できる。これにより、行方向（Ｙ）のレイアウト領域を更に縮小できるため、セルアレイの更なる小面積化を図ることができる。
【０１０３】
なお、図１９の変形例によれば、基板およびウェルコンタクト領域を複数メモリセル毎に配置することになるが、セルアレイの規模や適用するアプリケーションに合わせて、最適なサブアレイ毎にコンタクト領域を配置すれば良い。
【０１０４】
（実施の形態８）
図２０に本発明の（実施の形態８）を示す。
この図２０は、図３に示した不揮発性半導体記憶装置の別のレイアウトを示している。
【０１０５】
１８０はセルアレイであり、１８１，１８９はメモリセルである。１８６はＮＭＯＳトランジスタ２２の基板電位を与える基板コンタクト領域、１８７はＰＭＯＳトランジスタ２０のウェル電位を与えるウェルコンタクト領域、１８８はＰＭＯＳトランジスタ２１のウェル電位を与えるウェルコンタクト領域である。
【０１０６】
メモリセル１８１，１８９は、互いに隣接しかつフローティングゲート２８に連結されたＮＭＯＳトランジスタ２２およびＰＭＯＳトランジスタ２０，２１とからなり、ウェルコンタクト領域１８７は、ＰＭＯＳトランジスタ２０のソースおよびドレインと配線層にて電気的に接続され第１のコントロールゲートとして機能し、ウェルコンタクト領域１８８は、ＰＭＯＳトランジスタ２１のソースおよびドレインと配線層にて電気的に接続され、第２のコントロールゲートとして機能する。
【０１０７】
メモリセル１８１は、基板コンタクト領域１８６とウェルコンタクト領域１８７，１８８とを有しており、メモリセル１８９は基板コンタクト領域１８６を有しているがウェルコンタクト領域１８７，１８８は有していない。
【０１０８】
図に示すように、メモリセル１８１，１８９において、ＰＭＯＳトランジスタ２０はＮＭＯＳトランジスタ２２に隣接して配置され、ＰＭＯＳトランジスタ２１はＰＭＯＳトランジスタ２０に隣接して配置されている。
【０１０９】
ＮＭＯＳトランジスタ２２の基板コンタクト領域１８６は、フローティングゲート２８の長手方向に対して垂直な方向に配置し、ＰＭＯＳトランジスタ２０，２１のウェルコンタクト領域１８７，１８８は、フローティングゲート２８の長手方向に対して平行な方向に配置されている。
【０１１０】
セルアレイ１８０は、列方向（Ｘ）においては、多数のメモリセル１８１，１８９を線対称に配置したメモリセルを交互に配置してサブアレイを構成し、行方向（Ｙ）においては、前記サブアレイを平行配置あるいは線対称配置した構成となっている。
【０１１１】
メモリセル１８１を平行配置してセルアレイ１８０を構成すると、列方向（Ｘ）においては、メモリセル毎に基板コンタクト領域を配置しなければならないが、本発明の構成にすると、列方向（Ｘ）において、基板コンタクト領域１８６を隣接するメモリセル間で共通化できるため、レイアウト領域を縮小できる。
【０１１２】
更に、ＰＭＯＳトランジスタ２０，２１のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、行方向（Ｙ）に隣接配置されるメモリセル間のＰＭＯＳトランジスタのソースとドレインは共通化できる。これにより、列方向（Ｘ）に加え、行方向（Ｙ）のレイアウト領域も縮小できるため、セルアレイの小面積化を図ることができる。
【０１１３】
なお、この実施の形態によれば、ウェルコンタクト領域をメモリセル毎に配置するのに対し、ウェルコンタクト領域は複数メモリセル毎に配置することになるが、セルアレイの規模や用途に合わせて、最適なサブアレイ毎にコンタクト領域を配置すれば良い。
【０１１４】
（実施の形態９）
図２１に本発明の（実施の形態９）を示す。
この図２１は、図３に示した不揮発性半導体記憶装置の別のレイアウトを示している。
【０１１５】
１９０はセルアレイ、１９１，１９１Ａはメモリセルである。１９６はＮＭＯＳトランジスタ２２の基板電位を与える基板コンタクト領域、１９７はＰＭＯＳトランジスタ２０のウェル電位を与えるウェルコンタクト領域、１９８はＰＭＯＳトランジスタ２１のウェル電位を与えるウェルコンタクト領域である。
【０１１６】
メモリセル１９１は、互いに隣接しかつフローティングゲート２８に連結されたＮＭＯＳトランジスタ２２およびＰＭＯＳトランジスタ２０，２１とからなり、この多数のメモリセル１９１を配置してセルアレイ１９０が構成されている。
【０１１７】
ウェルコンタクト領域１９７は、ＰＭＯＳトランジスタ２０のソースおよびドレインと配線層にて電気的に接続され、第１のコントロールゲートとして機能し、ウェルコンタクト領域１９８は、ＰＭＯＳトランジスタ２１のソースおよびドレインと配線層にて電気的に接続され、第２のコントロールゲートとして機能する。
【０１１８】
メモリセル１９１において、ＰＭＯＳトランジスタ２０とＰＭＯＳトランジスタ２１とは行方向（Ｙ）に配置され、ＮＭＯＳトランジスタ２２はＰＭＯＳトランジスタ２０に隣接して配置されている。
【０１１９】
ＮＭＯＳトランジスタ２２の基板コンタクト領域１９６およびＰＭＯＳトランジスタ２０，２１のウェルコンタクト領域１９７，１９８は、ＮＭＯＳトランジスタ２２とＰＭＯＳトランジスタ２０を結ぶフローティングゲート２８の方向（列方向（Ｘ））に対して平行に配置されている。
【０１２０】
セルアレイ１９０は、メモリセル１９１と、このメモリセル１９１を点対称に配置したメモリセル１９１Ａとでサブアレイ１９１Ｃを構成し、列方向（Ｘ）においては、メモリセル１９１とメモリセル１９１Ａを交互に配置し、行方向（Ｙ）においては、前記サブアレイを線対称に配置した構成となっている。
【０１２１】
この構成によって、行方向（Ｙ）には、基板コンタクト領域１９６およびウェルコンタクト領域１９７，１９８を隣接するメモリセル間で共通化できるため、セルアレイの小面積化を図ることができる。また、列方向（Ｘ）には、基板コンタクト領域１９６およびウェルコンタクト領域１９７，１９８を同一配線層にて接続できるため、効率の良いレイアウトを行うことができる。
【０１２２】
なお、ＰＭＯＳトランジスタ２０とＰＭＯＳトランジスタ２１とは行方向（Ｙ）に配置され、ＮＭＯＳトランジスタ２２はＰＭＯＳトランジスタ２０に隣接して配置したが、ＰＭＯＳトランジスタ２０とＰＭＯＳトランジスタ２１とを列方向（Ｘ）に配置して、ＮＭＯＳトランジスタ２２はＰＭＯＳトランジスタ２０またはＰＭＯＳトランジスタ２１に隣接して配置することもでき、列方向（Ｘ）と行方向（Ｙ）の一方に沿ってＰＭＯＳトランジスタ２０とＰＭＯＳトランジスタ２１を配置し、ＰＭＯＳトランジスタ２０とＰＭＯＳトランジスタ２１の一方に対して列方向（Ｘ）と行方向（Ｙ）の他方に隣接してＮＭＯＳトランジスタ２２を配設し、ＰＭＯＳトランジスタ２０のゲート電極とＰＭＯＳトランジスタ２１のゲート電極とを前記フローティングゲート２８で接続すると共に、この前記フローティングゲート２８を、ＰＭＯＳトランジスタ２０とＰＭＯＳトランジスタ２１の前記一方のトランジスタの付近からＮＭＯＳトランジスタ２２のゲート電極に延長して接続し、ＮＭＯＳトランジスタ２２に隣接してＰＭＯＳトランジスタ２０とＰＭＯＳトランジスタ２１のうちの他方のトランジスタの側にＮＭＯＳトランジスタ２２の基板に電位を与える基板コンタクト領域１８６を配置した構造と言うことができる。
【０１２３】
【発明の効果】
以上のように本発明の不揮発性半導体記憶装置によれば、ＭＯＳトランジスタの基板電位およびウェル電位を与えるコンタクト領域をセルアレイ規模や適用するアプリケーションに応じて最適に配置し、重複するノードの共通化を図ることで、セルアレイの小面積化を実現することができる。
【図面の簡単な説明】
【図１】１つのＮＭＯＳトランジスタと１つのＰＭＯＳトランジスタで構成されるメモリセル回路図
【図２】図１に示すメモリセルのプロセス断面図
【図３】１つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタで構成されるメモリセル回路図
【図４】図３に示すメモリセルのプロセス断面図
【図５】本発明の（実施の形態１）にかかるセルアレイ配置図
【図６】図５の説明図
【図７】本発明の（実施の形態１）の変形にかかるセルアレイ配置図
【図８】本発明の（実施の形態２）にかかるセルアレイ配置図
【図９】本発明の（実施の形態２）の変形にかかるセルアレイ配置図
【図１０】本発明の（実施の形態３）にかかるセルアレイ配置図
【図１１】本発明の（実施の形態３）の変形にかかるセルアレイ配置図
【図１２】本発明の（実施の形態４）にかかるセルアレイ配置図
【図１３】本発明の（実施の形態５）にかかるセルアレイ配置図
【図１４】本発明の（実施の形態５）の変形にかかるセルアレイ配置図
【図１５】本発明の（実施の形態６）にかかるセルアレイ配置図
【図１６】本発明の（実施の形態６）の変形にかかるセルアレイ配置図
【図１７】図１６の変形にかかるセルアレイ配置図
【図１８】本発明の（実施の形態７）にかかるセルアレイ配置図
【図１９】本発明の（実施の形態７）の変形にかかるセルアレイ配置図
【図２０】本発明の（実施の形態８）にかかるセルアレイ配置図
【図２１】本発明の（実施の形態９）にかかるセルアレイ配置図
【符号の説明】
Ｙ 行方向
Ｘ 列方向
１ ＰＭＯＳトランジスタ（第１導電型ＭＯＳトランジスタ）
２ ＮＭＯＳトランジスタ（第２導電型ＭＯＳトランジスタ）
７ フローティングゲート
２０，２１ ＰＭＯＳトランジスタ（第１導電型ＭＯＳトランジスタ）
２２ ＮＭＯＳトランジスタ（第２導電型ＭＯＳトランジスタ）
２８ フローティングゲート
５０ セルアレイ
５１ メモリセル
５１Ｂ，５１Ｃ サブアレイ
５５ 基板コンタクト領域
５６ ウェルコンタクト領域
７０ セルアレイ
７１，７１Ａ メモリセル
７１Ｃ サブアレイ
７５ 基板コンタクト領域
７６ ウェルコンタクト領域
７７ メモリセル
９０ セルアレイ
９１，９１Ａ メモリセル
９５ 基板コンタクト領域
９６ ウェルコンタクト領域
９１Ｃ サブアレイ
１１０ セルアレイ
１１１，１１１Ａ，１１７，１１７Ａ メモリセル
１１５ 基板コンタクト領域
１１６ ウェルコンタクト領域
１２０ セルアレイ
１２１，１２１Ａ メモリセル
１２１Ｃ サブアレイ
１２６ 基板コンタクト領域
１２７，１２８ ウェルコンタクト領域
１４０ セルアレイ
１４１，１４１Ａ メモリセル
１４１Ｃ サブアレイ
１４６ 基板コンタクト領域
１４７，１４８ ウェルコンタクト領域
１４１Ｂ メモリセル
１６０ セルアレイ
１６１，１６１Ａ，１６１Ｂ メモリセル
１６１Ｃ サブアレイ
１６６ 基板コンタクト領域
１６７，１６８ ウェルコンタクト領域
１８０ セルアレイ
１８１，１８９ メモリセル
１８６ 基板コンタクト領域
１８７，１８８ ウェルコンタクト領域
１９０ セルアレイ
１９１，１９１Ａ メモリセル
１９６ 基板コンタクト領域
１９７，１９８ ウェルコンタクト領域
１９１Ｃ サブアレイ
２００ セルアレイ
２０１，２０１Ａ メモリセル
２０６ 基板コンタクト領域
２０７，２０８ ウェルコンタクト領域
Claims (22)
- 第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、
前記半導体基板上に設けられコントロールゲートとして働く第２導電型のウェルおよび前記ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートと
から構成され、前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向（Ｙ）と列方向（Ｘ）に配設したセルアレイを備え、
前記セルアレイは、前記半導体基板および第２ＭＯＳトランジスタの前記ウェルに電位を与えるウェルコンタクト領域を、前記フローティングゲートの長手方向に対しそれぞれ垂直な方向に配置した
不揮発性半導体記憶装置。 - 第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、
前記半導体基板上に設けられコントロールゲートとして働く前記第２導電型のウェルおよび前記ウェル上に設けられ、第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートと
から構成され、前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向と列方向に配設したセルアレイを備え、
前記セルアレイは、前記第１ＭＯＳトランジスタの基板および第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長手方向に対しそれぞれ平行な方向に配置した
不揮発性半導体記憶装置。 - 第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、
前記半導体基板上に設けられコントロールゲートとして働く前記第２導電型のウェルおよび前記ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートと
から構成され、前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向（Ｙ）と列方向（Ｘ）に配設したセルアレイを備え、
前記セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長手方向に対し平行な方向に配置し、前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長手方向に対し垂直な方向に配置した
不揮発性半導体記憶装置。 - 第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、
前記半導体基板上に設けられコントロールゲートとして働く前記第２導電型のウェルおよび前記ウェル上に設けられ、第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートと
から構成され、前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向（Ｙ）と列方向（Ｘ）に配設したセルアレイを備え、
前記メモリセルは、
前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長手方向に対し垂直な方向に配置し、前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長手方向に対し平行な方向に配置した
不揮発性半導体記憶装置。 - セルアレイは、列方向（Ｘ）には、メモリセルを平行に配置または線対称に配置してサブアレイを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称に配置して構成した
請求項１〜請求項４のいずれかに記載の不揮発性半導体記憶装置。 - セルアレイは、列方向（Ｘ）には、メモリセルと前記メモリセルを線対称配置したメモリセルとでサブアレイを構成し、行方向（Ｙ）には、列方向に配置された前記サブアレイを平行配置あるいは線対称配置して構成した
請求項１〜請求項４のいずれかに記載の不揮発性半導体記憶装置。 - メモリセルおよびサブアレイの境界部において、重複するコンタクト領域およびまたは拡散領域を、隣接するメモリセルおよびサブアレイ間で共通化した
請求項５または請求項６記載の不揮発性半導体記憶装置。 - セルアレイは、
第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、
前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルと
から構成され、
前記基板基板コンタクト領域および前記ウェルコンタクト領域を、複数のメモリセル毎に配置した
請求項７記載の不揮発性半導体記憶装置。 - セルアレイは、
第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、
前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域を有し、かつ前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルと
から構成され、前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域は複数のメモリセル毎に配置した
請求項７記載の不揮発性半導体記憶装置。 - セルアレイは、
前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、
前記第２ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有し、かつ前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域を有さないメモリセルと
から構成され、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域は複数のメモリセル毎に配置した
請求項７記載の不揮発性半導体記憶装置。 - 第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられ第１コントロールゲートとして働く前記第２導電型の第１ウェルおよび前記第１ウェル上に設けられ前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、
前記半導体基板上に設けられ、第２コントロールゲートとして働く前記第２導電型の第２ウェルおよび前記第２ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第３ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲート電極と前記第２，第３ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートと
から構成され、前記第１，第２，第３ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、
前記セルアレイは、
前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域を前記フローティングゲートの長さ方向に対し平行な方向に配置し、前記第２，第３ＭＯＳトランジスタのウェルに電位を与えるコンタクト領域をフローティングゲートの長さ方向に対し垂直な方向に配置した
不揮発性半導体記憶装置。 - 第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、
前記半導体基板上に設けられ第１コントロールゲートとして働く前記第２導電型の第１ウェルおよび前記第１ウェル上に設けられ前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、
前記半導体基板上に設けられ、第２コントロールゲートとして働く前記第２導電型の第２ウェルおよび前記第２ウェル上に設けられ、第１導電型の通電領域およびゲート電極を有する第３ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲート電極と前記第２，第３ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートと
から構成され、前記第１，第２，第３ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、
前記セルアレイは、前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタおよび前記第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域をそれぞれ前記フローティングゲートの長さ方向に対し平行な方向に配置した
不揮発性半導体記憶装置。 - 第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、
前記半導体基板上に設けられ第１コントロールゲートとして働く前記第２導電型の第１ウェルおよび前記第１ウェル上に設けられ前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、
前記半導体基板上に設けられ、第２コントロールゲートとして働く前記第２導電型の第２ウェルおよび前記第２ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第３ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲート電極と前記第２，第３ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１，第２，第３ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、
前記セルアレイは、
前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長さ方向に対しそれぞれ平行な方向に配置した
不揮発性半導体記憶装置。 - 第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられ第１コントロールゲートとして働く前記第２導電型の第１ウェルおよび前記第１ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記半導体基板上に設けられ、第２コントロールゲートとして働く前記第２導電型の第２ウェルおよび前記第２ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第３ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、
前記セルアレイは、
前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長さ方向に対し垂直な方向に配置し、前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長さ方向に対し平行な方向に配置した
不揮発性半導体記憶装置。 - メモリセルを構成するＭＯＳトランジスタの配置は、前記第１ＭＯＳトランジスタを中央にしてその両側に前記第２ＭＯＳトランジスタと第３ＭＯＳトランジスタを配置した
請求項１１または請求項１２に記載の不揮発性半導体記憶装置。 - メモリセルを構成するＭＯＳトランジスタの配置は、前記第１ＭＯＳトランジスタに隣接して前記第２ＭＯＳトランジスタが配置され、更に前記前記第２ＭＯＳトランジスタに隣接して前記第３ＭＯＳトランジスタを配置した
請求項１３または請求項１４に記載の不揮発性半導体記憶装置。 - セルアレイは、
列方向（Ｘ）には、メモリセルを平行配置してサブアレイを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称配置して構成した
請求項１５または請求項１６記載の不揮発性半導体記憶装置。 - セルアレイは、
列方向（Ｘ）には、メモリセルと前記メモリセルを点対称配置したメモリセルとでサブアレイを構成し、行方向（Ｙ）には、列方向（Ｘ）に配置された前記サブアレイを平行配置あるいは線対称配置して構成した
請求項１５または請求項１６記載の不揮発性半導体記憶装置。 - メモリセルおよびサブアレイの境界部において、重複するコンタクト領域および拡散領域を、隣接するメモリセルおよびサブアレイ間で共通化した
請求項１７または請求項１８記載の不揮発性半導体記憶装置。 - セルアレイは、
前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、
前記第１ＭＯＳトランジスタの基板および第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルと
から構成され、前記第１ＭＯＳトランジスタの基板および第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるコンタクト領域は複数のメモリセル毎に配置した
請求項１９記載の不揮発性半導体記憶装置。 - セルアレイは、
前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域および前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、
前記第１ＭＯＳトランジスタの基板に電位を与える基板コンタクト領域を有し、かつ前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルと
から構成され、
前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのウェルに電位を与えるウェルコンタクト領域は複数のメモリセル毎に配置した
請求項１９記載の不揮発性半導体記憶装置。 - 第１導電型の半導体基板に形成され、第２導電型の通電領域およびゲート電極を有する第１ＭＯＳトランジスタと、前記半導体基板上に設けられ第１コントロールゲートとして働く前記前記第２導電型の第１ウェルおよび前記第１ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第２ＭＯＳトランジスタと、前記半導体基板上に設けられ、第２コントロールゲートとして働く前記前記第２導電型の第２ウェルおよび前記第２ウェル上に設けられ、前記第１導電型の通電領域およびゲート電極を有する第３ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート電極と前記第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタおよび第３ＭＯＳトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、
前記セルアレイは、
列方向（Ｘ）と行方向（Ｙ）の一方に沿って前記第２ＭＯＳトランジスタと第３ＭＯＳトランジスタを配置し、前記第２ＭＯＳトランジスタと第３ＭＯＳトランジスタの一方に対して列方向（Ｘ）と行方向（Ｙ）の他方に隣接して前記第１ＭＯＳトランジスタを配設し、前記第２ＭＯＳトランジスタのゲート電極と第３ＭＯＳトランジスタのゲート電極とを前記フローティングゲートで接続すると共に、この前記フローティングゲートを、前記第２ＭＯＳトランジスタと第３ＭＯＳトランジスタの前記一方のトランジスタの付近から前記第１ＭＯＳトランジスタのゲート電極に延長して接続し、前記第１ＭＯＳトランジスタに隣接して前記第２ＭＯＳトランジスタと第３ＭＯＳトランジスタの他方のトランジスタの側に前記第１ＭＯＳトランジスタの基板に電位を与えるコンタクト領域を配置した
不揮発性半導体記憶装置。
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