JP2004363260A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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Abstract

【課題】CMOSプロセスで製造できる不揮発性半導体記憶装置に関し、セルアレイの小面積化を実現する不揮発性半導体記憶装置を提供する。
【解決手段】メモリセル51において、NMOSトランジスタ2の基板コンタクト領域およびPMOSトランジスタ1のウェルコンタクト領域は、フローティングゲート7に対して垂直な方向に配置し、セルアレイ50は、列方向(X)には、メモリセル51と前記メモリセル51を線対称配置したメモリセルを交互に配置してサブアレイ51Cを構成し、行方向(Y)には、列方向(X)に配置された前記サブアレイを平行配置あるいは線対称配置した構成となっている。これにより、基板コンタクト領域、ウェルコンタクト領域およびPMOSトランジスタの拡散領域を、隣接するメモリセル間で共通化できるため、セルアレイの小面積化を図ることができる。
【選択図】 図5

Description

【0001】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にCMOSプロセスにて製造される不揮発性半導体記憶装置のレイアウト手法に係る。
【0002】
【従来の技術】
不揮発性半導体メモリは様々なシステムで利用されており、この不揮発性メモリとロジックLSIとを同一の半導体基板上に混載することができれば、プロセスコストの低減や小型化を図ることができる。ところが、製造プロセスの違いにより、従来は不揮発性メモリとロジックLSIとを別々のチップに形成して混載する方法か、あるいは標準CMOSプロセスを変更して不揮発性メモリとロジックLSIとを同一チップ上に混載する方法を用いていたため、プロセスの高コスト化、複雑化という課題がある。
【0003】
この課題を解決する手段として、CMOSプロセスで簡単に製造でき、NMOSトランジスタとPMOSトランジスタのゲートでフローティングゲートを形成し、PMOSの拡散領域をコントロールゲートとして用いる不揮発性メモリが知られている(例えば、特許文献1,2参照)。
【0004】
また、第1のPMOSの拡散領域を書き込み動作時、読み出し動作時のコントロールゲートとして用い、第2のPMOSの拡散領域を消去時に用いる不揮発性メモリがある(例えば、非特許文献1参照)。
【0005】
【特許文献1】
特開平6−334190号公報
【0006】
【特許文献2】
特開平6−53521号公報
【0007】
【非特許文献1】
Richard J.McPartland and Ranbir Singh “1.25 Volt,Low Cost,Embedded FLASH Memory for Low Density Applications”2000 Symposium on VLSI Circuits Digest of Technical Papers 12.2
【0008】
【発明が解決しようとする課題】
CMOSプロセスで製造できる不揮発半導体メモリに関し、そのセル構造やアレイとして組み込んだ回路技術については、上述した文献等により開示されているが、メモリセルをアレイ配置する場合に、セルアレイ小面積化を実現するレイアウト手法については記載されていない。
【0009】
現在、この不揮発性半導体メモリは比較的小容量のシステムに適用されているが、今後、大容量化が進むとアレイ配置する場合のセルアレイ面積はコストの観点から重要なファクターになると考えられる。
【0010】
本発明では、CMOSプロセスで製造できる不揮発メモリに関し、特に、1つのNMOSトランジスタとPMOSトランジスタからなるメモリセル、および異なる2つのコントロールゲートを有し、1つのNMOSトランジスタと2つのPMOSトランジスタからなるメモリセルをアレイ配置する場合のセルアレイ小面積化を実現するレイアウト手法の不揮発性半導体記憶装置を提案する。
【0011】
【課題を解決するための手段】
本発明の請求項1記載の不揮発性半導体記憶装置は、第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、前記半導体基板上に設けられコントロールゲートとして働く第2導電型のウェルおよび前記ウェル上に設けられ、前記第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、前記第1MOSトランジスタのゲート電極と前記第2MOSトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第1MOSトランジスタおよび第2MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向と列方向に配設したセルアレイを備え、前記セルアレイは、前記半導体基板および第2MOSトランジスタの前記ウェルに電位を与えるウェルコンタクト領域を、前記フローティングゲートの長手方向に対しそれぞれ垂直な方向に配置したことを特徴とする。
【0012】
本発明の請求項2記載の不揮発性半導体記憶装置は、第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、前記半導体基板上に設けられコントロールゲートとして働く前記第2導電型のウェルおよび前記ウェル上に設けられ、第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、前記第1MOSトランジスタのゲート電極と前記第2MOSトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第1MOSトランジスタおよび第2MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向と列方向に配設したセルアレイを備え、前記セルアレイは、前記第1MOSトランジスタの基板および第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長手方向に対しそれぞれ平行な方向に配置したことを特徴とする。
【0013】
本発明の請求項3記載の不揮発性半導体記憶装置は、第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、前記半導体基板上に設けられコントロールゲートとして働く前記第2導電型のウェルおよび前記ウェル上に設けられ、前記第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、前記第1MOSトランジスタのゲート電極と前記第2MOSトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第1MOSトランジスタおよび第2MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向(Y)と列方向(X)に配設したセルアレイを備え、前記セルアレイは、前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長手方向に対し平行な方向に配置し、前記第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長手方向に対し垂直な方向に配置したことを特徴とする。
【0014】
本発明の請求項4記載の不揮発性半導体記憶装置は、第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、前記半導体基板上に設けられコントロールゲートとして働く前記第2導電型のウェルおよび前記ウェル上に設けられ、第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、前記第1MOSトランジスタのゲート電極と前記第2MOSトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第1MOSトランジスタおよび第2MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向と列方向に配設したセルアレイを備え、前記メモリセルは、前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長手方向に対し垂直な方向に配置し、前記第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長手方向に対し平行な方向に配置したことを特徴とする。
【0015】
本発明の請求項5記載の不揮発性半導体記憶装置は、請求項1〜請求項4のいずれかにおいて、セルアレイは、列方向(X)には、メモリセルを平行に配置または線対称に配置してサブアレイを構成し、行方向(Y)には、列方向(X)に配置された前記サブアレイを平行配置あるいは線対称配置して構成したことを特徴とする。
【0016】
本発明の請求項6記載の不揮発性半導体記憶装置は、請求項1〜請求項4のいずれかにおいて、セルアレイは、列方向(X)には、メモリセルと前記メモリセルを線対称配置したメモリセルとでサブアレイを構成し、行方向(Y)には、列方向に配置された前記サブアレイを平行配置あるいは線対称配置して構成したことを特徴とする。
【0017】
本発明の請求項7記載の不揮発性半導体記憶装置は、請求項5または請求項6において、メモリセルおよびサブアレイの境界部において、重複するコンタクト領域およびまたは拡散領域を、隣接するメモリセルおよびサブアレイ間で共通化したことを特徴とする。
【0018】
本発明の請求項8記載の不揮発性半導体記憶装置は、請求項7において、セルアレイは、第1MOSトランジスタの基板に電位を与える基板コンタクト領域および第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域および前記第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルとから構成され、前記基板基板コンタクト領域および前記ウェルコンタクト領域を、複数のメモリセル毎に配置したことを特徴とする。
【0019】
本発明の請求項9記載の不揮発性半導体記憶装置は、請求項7において、セルアレイは、第1MOSトランジスタの基板に電位を与える基板コンタクト領域および第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域を有し、かつ前記第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルとから構成され、前記第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域は複数のメモリセル毎に配置したことを特徴とする。
【0020】
本発明の請求項10記載の不揮発性半導体記憶装置は、請求項7において、セルアレイは、前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域および前記第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、前記第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有し、かつ前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域を有さないメモリセルとから構成され、前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域は複数のメモリセル毎に配置したことを特徴とする。
【0021】
本発明の請求項11記載の不揮発性半導体記憶装置は、第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、前記半導体基板上に設けられ第1コントロールゲートとして働く前記第2導電型の第1ウェルおよび前記第1ウェル上に設けられ前記第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、前記半導体基板上に設けられ、第2コントロールゲートとして働く前記第2導電型の第2ウェルおよび前記第2ウェル上に設けられ、前記第1導電型の通電領域およびゲート電極を有する第3MOSトランジスタと、前記第1MOSトランジスタのゲート電極と前記第2,第3MOSトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第1,第2,第3MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、前記セルアレイは、前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長さ方向に対し平行な方向に配置し、前記第2,第3MOSトランジスタのウェルに電位を与えるコンタクト領域を前記フローティングゲートの長さ方向に対し垂直な方向に配置したことを特徴とする。
【0022】
本発明の請求項12記載の不揮発性半導体記憶装置は、第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、前記半導体基板上に設けられ第1コントロールゲートとして働く前記第2導電型の第1ウェルおよび前記第1ウェル上に設けられ前記第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、前記半導体基板上に設けられ、第2コントロールゲートとして働く前記第2導電型の第2ウェルおよび前記第2ウェル上に設けられ、第1導電型の通電領域およびゲート電極を有する第3MOSトランジスタと、前記第1MOSトランジスタのゲート電極と前記第2,第3MOSトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第1,第2,第3MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、前記セルアレイは、前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域および前記第2MOSトランジスタおよび前記第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域をそれぞれ前記フローティングゲートの長さ方向に対し平行な方向に配置したことを特徴とする。
【0023】
本発明の請求項13記載の不揮発性半導体記憶装置は、第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、前記半導体基板上に設けられ第1コントロールゲートとして働く前記第2導電型の第1ウェルおよび前記第1ウェル上に設けられ前記第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、前記半導体基板上に設けられ、第2コントロールゲートとして働く前記第2導電型の第2ウェルおよび前記第2ウェル上に設けられ、前記第1導電型の通電領域およびゲート電極を有する第3MOSトランジスタと、前記第1MOSトランジスタのゲート電極と前記第2,第3MOSトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第1,第2,第3MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、前記セルアレイは、前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域および前記第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長さ方向に対しそれぞれ平行な方向に配置したことを特徴とする。
【0024】
本発明の請求項14記載の不揮発性半導体記憶装置は、第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、前記半導体基板上に設けられ第1コントロールゲートとして働く前記第2導電型の第1ウェルおよび前記第1ウェル上に設けられ、前記第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、前記半導体基板上に設けられ、第2コントロールゲートとして働く前記第2導電型の第2ウェルおよび前記第2ウェル上に設けられ、前記第1導電型の通電領域およびゲート電極を有する第3MOSトランジスタと、前記第1MOSトランジスタのゲート電極と前記第2MOSトランジスタおよび第3MOSトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第1MOSトランジスタ、第2MOSトランジスタおよび第3MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、前記セルアレイは、前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長さ方向に対し垂直な方向に配置し、前記第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長さ方向に対し平行な方向に配置したことを特徴とする。
【0025】
本発明の請求項15記載の不揮発性半導体記憶装置は、請求項11または請求項12において、メモリセルを構成するMOSトランジスタの配置は、前記第1MOSトランジスタを中央にしてその両側に前記第2MOSトランジスタと第3MOSトランジスタを配置したことを特徴とする。
【0026】
本発明の請求項16記載の不揮発性半導体記憶装置は、請求項13または請求項14において、メモリセルを構成するMOSトランジスタの配置は、前記第1MOSトランジスタに隣接して前記第2MOSトランジスタが配置され、更に前記前記第2MOSトランジスタに隣接して前記第3MOSトランジスタを配置したことを特徴とする。
【0027】
本発明の請求項17記載の不揮発性半導体記憶装置は、請求項15または請求項16において、セルアレイは、列方向(X)には、メモリセルを平行配置してサブアレイを構成し、行方向(Y)には、列方向(X)に配置された前記サブアレイを平行配置あるいは線対称配置して構成したことを特徴とする。
【0028】
本発明の請求項18記載の不揮発性半導体記憶装置は、請求項15または請求項16において、セルアレイは、列方向(X)には、メモリセルと前記メモリセルを点対称配置したメモリセルとでサブアレイを構成し、行方向(Y)には、列方向(X)に配置された前記サブアレイを平行配置あるいは線対称配置して構成したことを特徴とする。
【0029】
本発明の請求項19記載の不揮発性半導体記憶装置は、請求項17または請求項18において、メモリセルおよびサブアレイの境界部において、重複するコンタクト領域および拡散領域を、隣接するメモリセルおよびサブアレイ間で共通化したことを特徴とする。
【0030】
本発明の請求項20記載の不揮発性半導体記憶装置は、請求項19において、セルアレイは、前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域および前記第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、前記第1MOSトランジスタの基板および第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルとから構成され、前記第1MOSトランジスタの基板および第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるコンタクト領域は複数のメモリセル毎に配置したことを特徴とする。
【0031】
本発明の請求項21記載の不揮発性半導体記憶装置は、請求項19において、セルアレイは、前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域および前記第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域を有し、かつ前記第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルとから構成され、前記第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域は複数のメモリセル毎に配置したことを特徴とする。
【0032】
本発明の請求項22記載の不揮発性半導体記憶装置は、第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、前記半導体基板上に設けられ第1コントロールゲートとして働く前記前記第2導電型の第1ウェルおよび前記第1ウェル上に設けられ、前記第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、前記半導体基板上に設けられ、第2コントロールゲートとして働く前記前記第2導電型の第2ウェルおよび前記第2ウェル上に設けられ、前記第1導電型の通電領域およびゲート電極を有する第3MOSトランジスタと、前記第1MOSトランジスタのゲート電極と前記第2MOSトランジスタおよび第3MOSトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第1MOSトランジスタ、第2MOSトランジスタおよび第3MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、前記セルアレイは、列方向(X)と行方向(Y)の一方に沿って前記第2MOSトランジスタと第3MOSトランジスタを配置し、前記第2MOSトランジスタと第3MOSトランジスタの一方に対して列方向(X)と行方向(Y)の他方に隣接して前記第1MOSトランジスタを配設し、前記第2MOSトランジスタのゲート電極と第3MOSトランジスタのゲート電極とを前記フローティングゲートで接続すると共に、この前記フローティングゲートを、前記第2MOSトランジスタと第3MOSトランジスタの前記一方のトランジスタの付近から前記第1MOSトランジスタのゲート電極に延長して接続し、前記第1MOSトランジスタに隣接して前記第2MOSトランジスタと第3MOSトランジスタの他方のトランジスタの側に前記第1MOSトランジスタの基板に電位を与えるコンタクト領域を配置したことを特徴とする。
【0033】
【発明の実施の形態】
以下、本発明の各実施の形態を図1〜図21に基づいて説明する。
(実施の形態1)
図1に1つのNMOSトランジスタと1つのPMOSトランジスタから構成されるメモリセルの回路図を、図2は図1に示すメモリセルのプロセス断面図例を示す。
【0034】
図1において、1はPMOSトランジスタ、2はNMOSトランジスタ、3はコントロールゲート、4はNMOSトランジスタ2のドレイン、5はNMOSトランジスタ2のソース、6はNMOSトランジスタ2の基板で、7はPMOSトランジスタ1とNMOSトランジスタ2のゲートに接続されるフローティングゲートである。
【0035】
図2に示すように第2導電型MOSトランジスタとしてのNMOSトランジスタ2は、第1導電型であるP型の半導体基板11に形成され、第2導電型であるN型の通電領域およびゲート電極を有している。第1導電型MOSトランジスタとしてのPMOSトランジスタ1は、半導体基板11上に設けられコントロールゲートとして働く前記第2導電型のウェル12および前記ウェル12上に設けられ、第1導電型の通電領域およびゲート電極を有している。
【0036】
このNMOSトランジスタ2のゲート電極とPMOSトランジスタ1のゲート電極をフローティングゲート7で接続して、各端子に所定の電圧を印加することで、前記フローティングゲート7へのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセル51を、図5に示すように行方向と列方向に配設してセルアレイ50を構成している。
【0037】
図5のセルアレイ50の配置の説明に先立って、図6の参考図を説明する。
この図6は、図1と図2に示した不揮発性半導体記憶装置のレイアウトを示している。
【0038】
50はセルアレイ、51はメモリセルである。55はNMOSトランジスタ2の基板電位を与える基板コンタクト領域、56はPMOSトランジスタ1のウェル電位を与えるウェルコンタクト領域である。
【0039】
メモリセル51は、互いに隣接しかつフローティングゲート7で連結されたNMOSトランジスタ2およびPMOSトランジスタ1とからなっている。セルアレイ50は、列方向(X)と行方向(Y)に多数のメモリセル51を配置して構成されている。ウェルコンタクト領域56はPMOSトランジスタ1のソースおよびドレインと配線層にて電気的に接続され、コントロールゲートとして機能する。
【0040】
メモリセル51において、NMOSトランジスタ2の基板コンタクト領域55およびPMOSトランジスタ1のウェルコンタクト領域56は、フローティングゲート7の長手方向に対して垂直な方向に配置している。
【0041】
この図6に示したセルアレイ50の場合には、列方向(X)にはメモリセル51を平行に配置してサブアレイ51Bを構成し、行方向(Y)には、列方向(X)に配置された前記サブアレイ51Bを平行に配置あるいは線対称に配置した構成となっている。
【0042】
ところで、このようにメモリセル51を列方向(X)に平行に配置すると、隣接するメモリセル間において、基板コンタクト領域55とウェルコンタクト領域56のセパレーションを確保しなければならない。
【0043】
そこで、図5に示す(実施の形態1)のように列方向(X)には、メモリセル51とメモリセル51を線対称に配置したメモリセル51Aを交互に配置してサブアレイ51Cを構成し、行方向(Y)には、列方向(X)に配置された前記サブアレイを平行に配置あるいは線対称に配置したアレイ構成にすると、前記基板コンタクト領域55およびウェルコンタクト領域56は隣接するメモリセルおよびサブアレイの境界部において共通化することが可能となり、列方向(X)のレイアウト領域が縮小できるため、セルアレイ50の小面積化が図れる。
【0044】
さらに、PMOSトランジスタ1のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、図7に示すように、行方向(Y)に隣接配置されるメモリセル間のソースとドレインを53aで示すように共通化できる。これにより、列方向(X)に加えて行方向(Y)のレイアウトも縮小できるため、更にセルアレイ50の小面積化を図ることができる。
【0045】
(実施の形態2)
図8に本発明の(実施の形態2)を示す。
この図8は、図1と図2に示した不揮発性半導体記憶装置のレイアウトを示している。
【0046】
70はセルアレイ、71,71Aはメモリセルである。75はNMOSトランジスタ2の基板電位を与える基板コンタクト領域、76はPMOSトランジスタ1のウェル電位を与えるウェルコンタクト領域である。
【0047】
メモリセル71は、互いに隣接しかつフローティングゲート7に連結されたNMOSトランジスタ2およびPMOSトランジスタ1とからなっている。セルアレイ70は、行方向(Y)と列方向(X)に多数のメモリセル71を配置して構成されている。ウェルコンタクト領域76は、PMOSトランジスタ1のソースおよびドレインと配線層にて電気的に接続され、コントロールゲートとして機能する。
【0048】
メモリセル71において、NMOSトランジスタ2の基板コンタクト領域75およびPMOSトランジスタ1のウェルコンタクト領域76は、フローティングゲート7の長手方向に対して平行な方向に配置している。さらに、セルアレイ70は、列方向(X)にはメモリセル71とメモリセル71を線対称に配置したメモリセル71Aを交互に配置してサブアレイ71Cを構成し、行方向(Y)には列方向(X)に配置した前記サブアレイを平行配置あるいは線対称配置した構成となっている。
【0049】
このような構成とすることで、行方向(Y)において、基板コンタクト領域75およびウェルコンタクト領域76は隣接するメモリセル間で共通化できるため、行方向(Y)のレイアウト領域が縮小でき、セルアレイ70の小面積化が図れる。
【0050】
図9は(実施の形態2)の変形にかかるセルアレイ配置図を示す。
ここでセルアレイ70は、2種類のメモリセル71,77を基本単位として、これを配置して構成されている。メモリセル71は基板コンタクト領域75とウェルコンタクト領域76を有しており、メモリセル77は基板コンタクト領域75とウェルコンタクト領域76を有していない。
【0051】
PMOSトランジスタ1のソースおよびドレインは、ウェル電位に接続されてコンタクトゲートとして機能するため、この図9に示すように、行方向(Y)に隣接配置されるメモリセル間のソースとドレインは共通化できる。これにより、行方向(Y)のレイアウト領域を更に縮小できるため、更なるセルアレイ70の小面積化を図ることができる。
【0052】
なお、図9によれば、複数のメモリセル毎に基板およびウェルコンタクト領域を配置することになるが、セルアレイの規模や用途に合わせて、最適なサブアレイ毎にコンタクト領域を配置すれば良い。
【0053】
なお、図8と図9では列方向(X)には、メモリセル71を線対称に配置してサブアレイ71Cを構成し、行方向(Y)には、列方向(X)に配置された前記サブアレイ71Cを平行配置あるいは線対称配置して構成したが、列方向(X)には、メモリセル51を平行に配置してサブアレイを構成し、行方向(Y)には、列方向(X)に配置された前記サブアレイを平行配置あるいは線対称配置して構成することもできる。
【0054】
(実施の形態3)
図10に本発明の(実施の形態3)を示す。
この図10は、図1と図2に示した不揮発性半導体記憶装置のレイアウトを示している。
【0055】
90はセルアレイ、91,91Aはメモリセルである。95はNMOSトランジスタ2の基板電位を与える基板コンタクト領域、96はPMOSトランジスタ1のウェル電位を与えるウェルコンタクト領域である。
【0056】
メモリセル91は、互いに隣接しかつフローティングゲート7に連結されたNMOSトランジスタ2およびPMOSトランジスタ1とからなっている。セルアレイ90は、列方向(X)と行方向(Y)に多数の前記サブアレイ91Cを配置した構成となっている。
【0057】
ウェルコンタクト領域96はPMOSトランジスタ1のソースおよびドレインと配線層にて電気的に接続され、コントロールゲートとして機能する。
メモリセル91において、NMOSトランジスタ2の基板コンタクト領域95はフローティングゲート7の長手方向に対して平行な方向に配置している。PMOSトランジスタ1のウェルコンタクト領域96は、フローティングゲート7の長手方向に対して垂直な方向に配置されている。
【0058】
セルアレイ90は、列方向(X)には、メモリセル91と前記メモリセル91を線対称配置したメモリセル91Aとを交互に配置してサブアレイ91Cを構成し、行方向(Y)には、列方向(X)に配置した前記サブアレイを平行配置あるいは線対称配置した構成となっている。
【0059】
仮に、メモリセル91を列方向(X)と行方向(Y)にともに平行に配置してセルアレイ90を構成した場合には、列方向(X)にはメモリセル91毎にウェルコンタクト領域96を配置する必要があるが、前記の本発明の構成にすると、列方向(X)には、ウェルコンタクト領域96を隣接するメモリセル間で共通化できるため、セルアレイの小面積化が図れる。
【0060】
図11は(実施の形態3)の変形にかかるセルアレイ配置図を示す。
PMOSトランジスタ1のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、行方向(Y)においては、図11に示すように、隣接配置されるメモリセル間のソースとドレインを共通化できる。よって、列方向(X)に加え、行方向(Y)のレイアウト領域も縮小できるため、更にセルアレイの小面積化が図れる。
【0061】
なお、図11の構成にすると、ウェルコンタクト領域がメモリセル毎に配置されるのに対し、基板コンタクト領域はメモリセル毎には配置されないが(少なくとも2つのメモリセル毎に1つは配置されるため、特性上問題はない)、セルアレイの規模や用途に合わせて、最適なサブアレイ毎にコンタクト領域を配置すれば良い。97は基板コンタクト領域およびウェルコンタクト領域を有さないセルである。
【0062】
なお、図10と図11では列方向(X)には、メモリセル91を線対称に配置してサブアレイ91Cを構成し、行方向(Y)には、列方向(X)に配置された前記サブアレイ91C平行配置あるいは線対称に配置して構成したが、列方向(X)には、メモリセル91を平行に配置してサブアレイを構成し、行方向(Y)には、列方向(X)に配置された前記サブアレイを平行配置あるいは線対称配置して構成することもできる。
【0063】
(実施の形態4)
図12に本発明の(実施の形態4)を示す。
この図12は、図1と図2に示した不揮発性半導体記憶装置のレイアウトを示している。
【0064】
110はセルアレイ、111,117はメモリセルである。115はNMOSトランジスタ2の基板電位を与える基板コンタクト領域、116はPMOSトランジスタのウェル電位を与えるウェルコンタクト領域である。
【0065】
メモリセル111,117は、互いに隣接しかつフローティングゲート7に連結されたNMOSトランジスタ2およびPMOSトランジスタ1とからなっている。
【0066】
メモリセル111とメモリセル117を比べると、メモリセル111には基板コンタクト領域115とウェルコンタクト領域116の両方が設けられているのに対して、メモリセル117には基板コンタクト領域115が設けられているがウェルコンタクト領域116は設けられていない。
【0067】
セルアレイ110は、メモリセル111とこのメモリセル111の線対称のメモリセル111Aを列方向(X)に交互に配置した列と、メモリセル117とこの線対称のメモリセル117Aを列方向(X)に交互に配置した列とを、行方向(Y)に配置した構成となっている。
【0068】
ウェルコンタクト領域116は、PMOSトランジスタ1のソースおよびドレインと配線層にて電気的に接続され、コントロールゲートとして機能する。
図に示すように、メモリセル111において、NMOSトランジスタ2の基板コンタクト領域115はフローティングゲート7の長手方向に対して垂直な方向に配置し、PMOSトランジスタ1のウェルコンタクト領域116は、フローティングゲート7の長手方向に対して平行な方向に配置しており、セルアレイ110は、列方向(X)にはメモリセル111と前記メモリセル111を線対称配置したメモリセル111Aとを交互に配置してサブアレイ111Cを構成し、行方向(Y)には、列方向(X)に配置した前記サブアレイを平行配置あるいは線対称配置した構成となっている。
【0069】
仮に、メモリセルを平行に配置してセルアレイ110を構成すると、列方向(X)には、メモリセル毎に基板コンタクト領域115を配置する必要があるが、本発明のようにメモリセル111を列方向(X)に線対称で配置した列と、メモリセル117を列方向(X)に線対称で配置した列とを行方向(Y)に配置した構成となっている。
【0070】
この配列によると、基板コンタクト領域115を隣接するメモリセル間で共通化できる。また、PMOSトランジスタ1のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、行方向(Y)には、ウェルコンタクト領域116を隣接配置されるメモリセル間で共通化できる。
【0071】
よって、行方向(Y)および列方向(X)のレイアウト領域を縮小できるため、セルアレイの小面積化が図れる。
なお、基板コンタクト領域115がメモリセル毎に配置されるのに対し、ウェルコンタクト領域116はメモリセル毎には配置されないが、セルアレイ110の規模や用途に応じて最適なメモリセル毎にウェルコンタクト領域116を配置すれば良い。
【0072】
なお、図12では列方向(X)には、メモリセル111,111Aを線対称に配置してサブアレイ111Cを構成し、行方向(Y)には、列方向(X)に配置された前記サブアレイ111Cを平行配置あるいは線対称に配置して構成したが、列方向(X)には、メモリセル111,111Aを平行に配置してサブアレイを構成し、行方向(Y)には、列方向(X)に配置された前記サブアレイを平行配置あるいは線対称に配置して構成することもできる。
【0073】
(実施の形態5)
図3は、異なるコントロールゲートを備え、1つのNMOSトランジスタと2つのPMOSトランジスタから構成されるメモリセルの回路図を、図4に図3に示すメモリセルのプロセス断面図を示す。
【0074】
図3において、20,21はPMOSトランジスタ、22はNMOSトランジスタ、23は第1のコントロールゲート、24は第2のコントロールゲート、25はNMOSトランジスタ22のドレイン、26はNMOSトランジスタ22のソース、27はNMOSトランジスタ22の基板である。28はフローティングゲートで、PMOSトランジスタ20,21のゲートとNMOSトランジスタ22のゲートを接続している。
【0075】
図4に示すように第2導電型MOSトランジスタとしてのNMOSトランジスタ22は、第1導電型であるP型の半導体基板30に形成され、第2導電型であるN型の通電領域およびゲート電極を有している。第1導電型MOSトランジスタとしてのPMOSトランジスタ20,21は、半導体基板30上に設けられコントロールゲートとして働く前記第2導電型のウェル31,32および前記ウェル31,32上に設けられ、第1導電型の通電領域およびゲート電極を有している。
【0076】
このNMOSトランジスタ22のゲート電極とPMOSトランジスタ20,21のゲート電極をフローティングゲート28で接続して、各端子に所定の電圧を印加することで、前記フローティングゲート7へのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセル121を、図13に示すように行方向(Y)と列方向(X)に配設してセルアレイ120を構成している。
【0077】
図13に図3に示すメモリセルの構成にかかる本発明の(実施の形態5)を示す。
120はセルアレイ、121はメモリセル、121Aはメモリセル121を線対称配置したメモリセルで、メモリセル121,121Aとでサブアレイ121Cを構成している。
【0078】
126はNMOSトランジスタ22の基板電位を与える基板コンタクト領域、127はPMOSトランジスタ20のウェル電位を与えるウェルコンタクト領域、128はPMOSトランジスタ21のウェル電位を与えるウェルコンタクト領域であり、メモリセル121は互いに隣接しかつフローティングゲート28に連結されたNMOSトランジスタ22およびPMOSトランジスタ20,21とからなり、セルアレイ120は多数のメモリセル121,121Aから構成される。
【0079】
ウェルコンタクト領域127は、PMOSトランジスタ20のソースおよびドレインと配線層にて電気的に接続され、第1のコントロールゲートとして機能し、ウェルコンタクト領域128は、PMOSトランジスタ21のソースおよびドレインと配線層にて電気的に接続され、第2のコントロールゲートとして機能する。
【0080】
図に示すように、メモリセル121において、NMOSトランジスタ22の基板コンタクト領域126は、フローティングゲート28の長手方向に対して平行な方向に配置されている。PMOSトランジスタ20,21のウェルコンタクト領域127,128は、フローティングゲート28の長手方向に対して垂直な方向に配置しており、PMOSトランジスタ20,21はNMOSトランジスタ22を中央にして、ウェルコンタクト領域127との間にPMOSトランジスタ20が配置され、ウェルコンタクト領域128との間にPMOSトランジスタ21が配置されている。
【0081】
セルアレイ120は、列方向(X)においては、メモリセル121とこのメモリセル121を線対称に配置したメモリセル121Aを交互に配置してサブアレイ121Cを構成し、行方向(Y)においては、列方向(X)に配置したサブアレイを平行に配置あるいは線対称に配置した構成となっている。
【0082】
仮に、メモリセル121を平行に配置してセルアレイ120を構成すると、列方向(X)に隣接するメモリセル間において、ウェルコンタクト領域127,128のウェルセパレーションを確保しなければならないが、本発明の構成によると、列方向(X)においては、ウェルコンタクト領域127,128を隣接するメモリセル間でそれぞれ共通化できるため、列方向(X)のレイアウト領域縮小により、セルアレイ小面積化が図れる。
【0083】
図14は(実施の形態5)の変形にかかるセルアレイ配置図を示す。
また、PMOSトランジスタ20,21のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、図14に示すように、行方向(Y)に隣接配置されるメモリセル間のPMOSトランジスタのソースとドレインは共通化できる。これにより、列方向(X)に加え、行方向(Y)のレイアウト領域も縮小できるため、更にセルアレイ小面積化を図ることができる。
【0084】
なお、図14によれば、複数のメモリセル毎に基板コンタクト領域を配置することになるが、セルアレイの規模や用途に合わせて、最適なサブアレイ121C毎にコンタクト領域を配置すれば良い。
【0085】
(実施の形態6)
図15に本発明の(実施の形態6)を示す。
この図15は、図3と図4に示した不揮発性半導体記憶装置のレイアウトを示している。
【0086】
140はセルアレイであり、141はメモリセル、141Aはメモリセル141を線対称配置したメモリセルで、メモリセル141,141Aとでサブアレイ141Cを構成している。
【0087】
146はNMOSトランジスタ22の基板電位を与える基板コンタクト領域、147はPMOSトランジスタ20のウェル電位を与えるウェルコンタクト領域、148はPMOSトランジスタ21のウェル電位を与えるウェルコンタクト領域であり、メモリセル141は互いに隣接しかつフローティングゲート28に連結されたNMOSトランジスタ22およびPMOSトランジスタ20,21とからなり、セルアレイ140は多数のメモリセル141,141Aから構成される。
【0088】
ウェルコンタクト領域147は、PMOSトランジスタ20のソースおよびドレインと配線層にて電気的に接続され、第1のコントロールゲートとして機能し、ウェルコンタクト領域148は、PMOSトランジスタ21のソースおよびドレインと配線層にて電気的に接続され、第2のコントロールゲートとして機能する。
【0089】
図に示すように、メモリセル141において、PMOSトランジスタ20,21は、NMOSトランジスタ22を中央にしてその両側に振り分けて配置されている。NMOSトランジスタ22の基板コンタクト領域146およびPMOSトランジスタ20,21のウェルコンタクト領域147,148は、フローティングゲート28の長手方向に対して平行な方向に配置されている。
【0090】
セルアレイ140は、列方向(X)においては、多数のメモリセル141,141Aを線対称に配置したメモリセルを交互に配置してサブアレイ141Cを構成し、行方向(Y)においては、列方向(X)に配置したサブアレイ141Cを平行に配置あるいは線対称に配置した構成となっている。
【0091】
このような構成にすると、行方向(Y)において、基板コンタクト領域146およびウェルコンタクト領域147,148を隣接するメモリセル間で共通化でき、行方向(Y)のレイアウト領域が縮小できるため、セルアレイの小面積化が図れる。
【0092】
図16は(実施の形態6)の変形にかかるセルアレイ配置図を示す。
また、PMOSトランジスタ20,21のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、図16に示すように、行方向(Y)に隣接配置されるメモリセル間のPMOSトランジスタのソースとドレインを共通化したメモリセル141Bを設けることにより、行方向(Y)のレイアウト領域を更に縮小できるため、セルアレイの小面積化を図ることができる。
【0093】
具体的には、図16のセルアレイ140は、基板コンタクト領域146およびウェルコンタクト領域147,148を有するメモリセル141と、第1MOSトランジスタの基板および第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセル141Bとから構成され、第1MOSトランジスタの基板および第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるコンタクト領域146,147,148は複数のメモリセル毎に配置して構成されている。
【0094】
なお、図16によれば、図15と異なり複数のメモリセル毎に基板およびウェルコンタクト領域を配置することになるが、セルアレイの規模や用途に合わせて、最適なサブアレイ毎にコンタクト領域を配置すれば良い。
【0095】
また、図17に示すようにNMOSトランジスタ22の基板コンタクト領域206およびPMOSトランジスタ20,21のウェルコンタクト領域207,208をフローティングゲート28に対して垂直方向に配置したメモリセル201から構成されるセルアレイ200においても、列方向(X)にはメモリセル201を線対称配置したメモリセル201Aを設け、行方向(Y)には平行配置あるいは線対称配置して隣接するメモリセル間でウェルコンタクト領域207,208を共通化することで、列方向のレイアウト領域を縮小することができる。
【0096】
(実施の形態7)
図18に本発明の(実施の形態7)を示す。
この図18は、図3に示した不揮発性半導体記憶装置の別のレイアウトを示している。
【0097】
図において160はセルアレイであり、161はメモリセル、161Aはメモリセル161を線対称配置したメモリセルで、メモリセル161,161Aとでサブアレイ161Cを構成している。
【0098】
166はNMOSトランジスタ22の基板電位を与える基板コンタクト領域、167はPMOSトランジスタ20のウェル電位を与えるウェルコンタクト領域、168はPMOSトランジスタ21のウェル電位を与えるウェルコンタクト領域であり、メモリセル161は互いに隣接しかつフローティングゲート28に連結されたNMOSトランジスタ22およびPMOSトランジスタ20,21とからなり、セルアレイ160はメモリセル161から構成される。ウェルコンタクト領域167は、PMOSトランジスタ20のソースおよびドレインと配線層にて電気的に接続され、第1のコントロールゲートとして機能し、ウェルコンタクト領域168は、PMOSトランジスタ21のソースおよびドレインと配線層にて電気的に接続され、第2のコントロールゲートとして機能する。
【0099】
図に示すように、メモリセル161において、PMOSトランジスタ20はNMOSトランジスタ22に隣接して配置され、PMOSトランジスタ21はPMOSトランジスタ20に隣接して配置され、NMOSトランジスタ22の基板コンタクト領域166およびPMOSトランジスタ20,21のウェルコンタクト領域166,167は、フローティングゲート28の長手方向に対してそれぞれ平行な方向に配置されている。
【0100】
セルアレイ160は、列方向(X)においては、多数のメモリセル161,161Aを線対称に配置したメモリセルを交互に配置してサブアレイ161Cを構成し、行方向(Y)においては、前記サブアレイを平行配置あるいは線対称配置した構成となっている。
【0101】
メモリセル161を平行配置してセルアレイを構成すると、行方向(Y)に隣接するメモリセル間において基板コンタクト領域とウェルコンタクト領域のセパレーションを確保しなければならないが、本発明の構成によると、基板コンタクト領域166およびウェルコンタクト領域166,167を隣接するメモリセル間で共通化できるため、行方向(Y)のレイアウト領域を縮小でき、セルアレイの小面積化が図れる。
【0102】
図19は(実施の形態7)の変形にかかるセルアレイ配置図を示す。
更に、PMOSトランジスタ20,21のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、図19に示すように、行方向(Y)に隣接配置されるメモリセル間のPMOSトランジスタのソースとドレインを共通化したメモリセル161Bを設けることにより、共通化できる。これにより、行方向(Y)のレイアウト領域を更に縮小できるため、セルアレイの更なる小面積化を図ることができる。
【0103】
なお、図19の変形例によれば、基板およびウェルコンタクト領域を複数メモリセル毎に配置することになるが、セルアレイの規模や適用するアプリケーションに合わせて、最適なサブアレイ毎にコンタクト領域を配置すれば良い。
【0104】
(実施の形態8)
図20に本発明の(実施の形態8)を示す。
この図20は、図3に示した不揮発性半導体記憶装置の別のレイアウトを示している。
【0105】
180はセルアレイであり、181,189はメモリセルである。186はNMOSトランジスタ22の基板電位を与える基板コンタクト領域、187はPMOSトランジスタ20のウェル電位を与えるウェルコンタクト領域、188はPMOSトランジスタ21のウェル電位を与えるウェルコンタクト領域である。
【0106】
メモリセル181,189は、互いに隣接しかつフローティングゲート28に連結されたNMOSトランジスタ22およびPMOSトランジスタ20,21とからなり、ウェルコンタクト領域187は、PMOSトランジスタ20のソースおよびドレインと配線層にて電気的に接続され第1のコントロールゲートとして機能し、ウェルコンタクト領域188は、PMOSトランジスタ21のソースおよびドレインと配線層にて電気的に接続され、第2のコントロールゲートとして機能する。
【0107】
メモリセル181は、基板コンタクト領域186とウェルコンタクト領域187,188とを有しており、メモリセル189は基板コンタクト領域186を有しているがウェルコンタクト領域187,188は有していない。
【0108】
図に示すように、メモリセル181,189において、PMOSトランジスタ20はNMOSトランジスタ22に隣接して配置され、PMOSトランジスタ21はPMOSトランジスタ20に隣接して配置されている。
【0109】
NMOSトランジスタ22の基板コンタクト領域186は、フローティングゲート28の長手方向に対して垂直な方向に配置し、PMOSトランジスタ20,21のウェルコンタクト領域187,188は、フローティングゲート28の長手方向に対して平行な方向に配置されている。
【0110】
セルアレイ180は、列方向(X)においては、多数のメモリセル181,189を線対称に配置したメモリセルを交互に配置してサブアレイを構成し、行方向(Y)においては、前記サブアレイを平行配置あるいは線対称配置した構成となっている。
【0111】
メモリセル181を平行配置してセルアレイ180を構成すると、列方向(X)においては、メモリセル毎に基板コンタクト領域を配置しなければならないが、本発明の構成にすると、列方向(X)において、基板コンタクト領域186を隣接するメモリセル間で共通化できるため、レイアウト領域を縮小できる。
【0112】
更に、PMOSトランジスタ20,21のソースおよびドレインは、ウェル電位に接続されてコントロールゲートとして機能するため、行方向(Y)に隣接配置されるメモリセル間のPMOSトランジスタのソースとドレインは共通化できる。これにより、列方向(X)に加え、行方向(Y)のレイアウト領域も縮小できるため、セルアレイの小面積化を図ることができる。
【0113】
なお、この実施の形態によれば、ウェルコンタクト領域をメモリセル毎に配置するのに対し、ウェルコンタクト領域は複数メモリセル毎に配置することになるが、セルアレイの規模や用途に合わせて、最適なサブアレイ毎にコンタクト領域を配置すれば良い。
【0114】
(実施の形態9)
図21に本発明の(実施の形態9)を示す。
この図21は、図3に示した不揮発性半導体記憶装置の別のレイアウトを示している。
【0115】
190はセルアレイ、191,191Aはメモリセルである。196はNMOSトランジスタ22の基板電位を与える基板コンタクト領域、197はPMOSトランジスタ20のウェル電位を与えるウェルコンタクト領域、198はPMOSトランジスタ21のウェル電位を与えるウェルコンタクト領域である。
【0116】
メモリセル191は、互いに隣接しかつフローティングゲート28に連結されたNMOSトランジスタ22およびPMOSトランジスタ20,21とからなり、この多数のメモリセル191を配置してセルアレイ190が構成されている。
【0117】
ウェルコンタクト領域197は、PMOSトランジスタ20のソースおよびドレインと配線層にて電気的に接続され、第1のコントロールゲートとして機能し、ウェルコンタクト領域198は、PMOSトランジスタ21のソースおよびドレインと配線層にて電気的に接続され、第2のコントロールゲートとして機能する。
【0118】
メモリセル191において、PMOSトランジスタ20とPMOSトランジスタ21とは行方向(Y)に配置され、NMOSトランジスタ22はPMOSトランジスタ20に隣接して配置されている。
【0119】
NMOSトランジスタ22の基板コンタクト領域196およびPMOSトランジスタ20,21のウェルコンタクト領域197,198は、NMOSトランジスタ22とPMOSトランジスタ20を結ぶフローティングゲート28の方向(列方向(X))に対して平行に配置されている。
【0120】
セルアレイ190は、メモリセル191と、このメモリセル191を点対称に配置したメモリセル191Aとでサブアレイ191Cを構成し、列方向(X)においては、メモリセル191とメモリセル191Aを交互に配置し、行方向(Y)においては、前記サブアレイを線対称に配置した構成となっている。
【0121】
この構成によって、行方向(Y)には、基板コンタクト領域196およびウェルコンタクト領域197,198を隣接するメモリセル間で共通化できるため、セルアレイの小面積化を図ることができる。また、列方向(X)には、基板コンタクト領域196およびウェルコンタクト領域197,198を同一配線層にて接続できるため、効率の良いレイアウトを行うことができる。
【0122】
なお、PMOSトランジスタ20とPMOSトランジスタ21とは行方向(Y)に配置され、NMOSトランジスタ22はPMOSトランジスタ20に隣接して配置したが、PMOSトランジスタ20とPMOSトランジスタ21とを列方向(X)に配置して、NMOSトランジスタ22はPMOSトランジスタ20またはPMOSトランジスタ21に隣接して配置することもでき、列方向(X)と行方向(Y)の一方に沿ってPMOSトランジスタ20とPMOSトランジスタ21を配置し、PMOSトランジスタ20とPMOSトランジスタ21の一方に対して列方向(X)と行方向(Y)の他方に隣接してNMOSトランジスタ22を配設し、PMOSトランジスタ20のゲート電極とPMOSトランジスタ21のゲート電極とを前記フローティングゲート28で接続すると共に、この前記フローティングゲート28を、PMOSトランジスタ20とPMOSトランジスタ21の前記一方のトランジスタの付近からNMOSトランジスタ22のゲート電極に延長して接続し、NMOSトランジスタ22に隣接してPMOSトランジスタ20とPMOSトランジスタ21のうちの他方のトランジスタの側にNMOSトランジスタ22の基板に電位を与える基板コンタクト領域186を配置した構造と言うことができる。
【0123】
【発明の効果】
以上のように本発明の不揮発性半導体記憶装置によれば、MOSトランジスタの基板電位およびウェル電位を与えるコンタクト領域をセルアレイ規模や適用するアプリケーションに応じて最適に配置し、重複するノードの共通化を図ることで、セルアレイの小面積化を実現することができる。
【図面の簡単な説明】
【図1】1つのNMOSトランジスタと1つのPMOSトランジスタで構成されるメモリセル回路図
【図2】図1に示すメモリセルのプロセス断面図
【図3】1つのNMOSトランジスタと2つのPMOSトランジスタで構成されるメモリセル回路図
【図4】図3に示すメモリセルのプロセス断面図
【図5】本発明の(実施の形態1)にかかるセルアレイ配置図
【図6】図5の説明図
【図7】本発明の(実施の形態1)の変形にかかるセルアレイ配置図
【図8】本発明の(実施の形態2)にかかるセルアレイ配置図
【図9】本発明の(実施の形態2)の変形にかかるセルアレイ配置図
【図10】本発明の(実施の形態3)にかかるセルアレイ配置図
【図11】本発明の(実施の形態3)の変形にかかるセルアレイ配置図
【図12】本発明の(実施の形態4)にかかるセルアレイ配置図
【図13】本発明の(実施の形態5)にかかるセルアレイ配置図
【図14】本発明の(実施の形態5)の変形にかかるセルアレイ配置図
【図15】本発明の(実施の形態6)にかかるセルアレイ配置図
【図16】本発明の(実施の形態6)の変形にかかるセルアレイ配置図
【図17】図16の変形にかかるセルアレイ配置図
【図18】本発明の(実施の形態7)にかかるセルアレイ配置図
【図19】本発明の(実施の形態7)の変形にかかるセルアレイ配置図
【図20】本発明の(実施の形態8)にかかるセルアレイ配置図
【図21】本発明の(実施の形態9)にかかるセルアレイ配置図
【符号の説明】
Y 行方向
X 列方向
1 PMOSトランジスタ(第1導電型MOSトランジスタ)
2 NMOSトランジスタ(第2導電型MOSトランジスタ)
7 フローティングゲート
20,21 PMOSトランジスタ(第1導電型MOSトランジスタ)
22 NMOSトランジスタ(第2導電型MOSトランジスタ)
28 フローティングゲート
50 セルアレイ
51 メモリセル
51B,51C サブアレイ
55 基板コンタクト領域
56 ウェルコンタクト領域
70 セルアレイ
71,71A メモリセル
71C サブアレイ
75 基板コンタクト領域
76 ウェルコンタクト領域
77 メモリセル
90 セルアレイ
91,91A メモリセル
95 基板コンタクト領域
96 ウェルコンタクト領域
91C サブアレイ
110 セルアレイ
111,111A,117,117A メモリセル
115 基板コンタクト領域
116 ウェルコンタクト領域
120 セルアレイ
121,121A メモリセル
121C サブアレイ
126 基板コンタクト領域
127,128 ウェルコンタクト領域
140 セルアレイ
141,141A メモリセル
141C サブアレイ
146 基板コンタクト領域
147,148 ウェルコンタクト領域
141B メモリセル
160 セルアレイ
161,161A,161B メモリセル
161C サブアレイ
166 基板コンタクト領域
167,168 ウェルコンタクト領域
180 セルアレイ
181,189 メモリセル
186 基板コンタクト領域
187,188 ウェルコンタクト領域
190 セルアレイ
191,191A メモリセル
196 基板コンタクト領域
197,198 ウェルコンタクト領域
191C サブアレイ
200 セルアレイ
201,201A メモリセル
206 基板コンタクト領域
207,208 ウェルコンタクト領域

Claims (22)

  1. 第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、
    前記半導体基板上に設けられコントロールゲートとして働く第2導電型のウェルおよび前記ウェル上に設けられ、前記第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、
    前記第1MOSトランジスタのゲート電極と前記第2MOSトランジスタのゲート電極に共通に接続されるフローティングゲートと
    から構成され、前記第1MOSトランジスタおよび第2MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向(Y)と列方向(X)に配設したセルアレイを備え、
    前記セルアレイは、前記半導体基板および第2MOSトランジスタの前記ウェルに電位を与えるウェルコンタクト領域を、前記フローティングゲートの長手方向に対しそれぞれ垂直な方向に配置した
    不揮発性半導体記憶装置。
  2. 第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、
    前記半導体基板上に設けられコントロールゲートとして働く前記第2導電型のウェルおよび前記ウェル上に設けられ、第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、
    前記第1MOSトランジスタのゲート電極と前記第2MOSトランジスタのゲート電極に共通に接続されるフローティングゲートと
    から構成され、前記第1MOSトランジスタおよび第2MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向と列方向に配設したセルアレイを備え、
    前記セルアレイは、前記第1MOSトランジスタの基板および第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長手方向に対しそれぞれ平行な方向に配置した
    不揮発性半導体記憶装置。
  3. 第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、
    前記半導体基板上に設けられコントロールゲートとして働く前記第2導電型のウェルおよび前記ウェル上に設けられ、前記第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、
    前記第1MOSトランジスタのゲート電極と前記第2MOSトランジスタのゲート電極に共通に接続されるフローティングゲートと
    から構成され、前記第1MOSトランジスタおよび第2MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向(Y)と列方向(X)に配設したセルアレイを備え、
    前記セルアレイは、前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長手方向に対し平行な方向に配置し、前記第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長手方向に対し垂直な方向に配置した
    不揮発性半導体記憶装置。
  4. 第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、
    前記半導体基板上に設けられコントロールゲートとして働く前記第2導電型のウェルおよび前記ウェル上に設けられ、第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、
    前記第1MOSトランジスタのゲート電極と前記第2MOSトランジスタのゲート電極に共通に接続されるフローティングゲートと
    から構成され、前記第1MOSトランジスタおよび第2MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを、行方向(Y)と列方向(X)に配設したセルアレイを備え、
    前記メモリセルは、
    前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長手方向に対し垂直な方向に配置し、前記第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長手方向に対し平行な方向に配置した
    不揮発性半導体記憶装置。
  5. セルアレイは、列方向(X)には、メモリセルを平行に配置または線対称に配置してサブアレイを構成し、行方向(Y)には、列方向(X)に配置された前記サブアレイを平行配置あるいは線対称に配置して構成した
    請求項1〜請求項4のいずれかに記載の不揮発性半導体記憶装置。
  6. セルアレイは、列方向(X)には、メモリセルと前記メモリセルを線対称配置したメモリセルとでサブアレイを構成し、行方向(Y)には、列方向に配置された前記サブアレイを平行配置あるいは線対称配置して構成した
    請求項1〜請求項4のいずれかに記載の不揮発性半導体記憶装置。
  7. メモリセルおよびサブアレイの境界部において、重複するコンタクト領域およびまたは拡散領域を、隣接するメモリセルおよびサブアレイ間で共通化した
    請求項5または請求項6記載の不揮発性半導体記憶装置。
  8. セルアレイは、
    第1MOSトランジスタの基板に電位を与える基板コンタクト領域および第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、
    前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域および前記第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルと
    から構成され、
    前記基板基板コンタクト領域および前記ウェルコンタクト領域を、複数のメモリセル毎に配置した
    請求項7記載の不揮発性半導体記憶装置。
  9. セルアレイは、
    第1MOSトランジスタの基板に電位を与える基板コンタクト領域および第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、
    前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域を有し、かつ前記第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルと
    から構成され、前記第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域は複数のメモリセル毎に配置した
    請求項7記載の不揮発性半導体記憶装置。
  10. セルアレイは、
    前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域および前記第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、
    前記第2MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有し、かつ前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域を有さないメモリセルと
    から構成され、前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域は複数のメモリセル毎に配置した
    請求項7記載の不揮発性半導体記憶装置。
  11. 第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、前記半導体基板上に設けられ第1コントロールゲートとして働く前記第2導電型の第1ウェルおよび前記第1ウェル上に設けられ前記第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、
    前記半導体基板上に設けられ、第2コントロールゲートとして働く前記第2導電型の第2ウェルおよび前記第2ウェル上に設けられ、前記第1導電型の通電領域およびゲート電極を有する第3MOSトランジスタと、
    前記第1MOSトランジスタのゲート電極と前記第2,第3MOSトランジスタのゲート電極に共通に接続されるフローティングゲートと
    から構成され、前記第1,第2,第3MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、
    前記セルアレイは、
    前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域を前記フローティングゲートの長さ方向に対し平行な方向に配置し、前記第2,第3MOSトランジスタのウェルに電位を与えるコンタクト領域をフローティングゲートの長さ方向に対し垂直な方向に配置した
    不揮発性半導体記憶装置。
  12. 第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、
    前記半導体基板上に設けられ第1コントロールゲートとして働く前記第2導電型の第1ウェルおよび前記第1ウェル上に設けられ前記第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、
    前記半導体基板上に設けられ、第2コントロールゲートとして働く前記第2導電型の第2ウェルおよび前記第2ウェル上に設けられ、第1導電型の通電領域およびゲート電極を有する第3MOSトランジスタと、
    前記第1MOSトランジスタのゲート電極と前記第2,第3MOSトランジスタのゲート電極に共通に接続されるフローティングゲートと
    から構成され、前記第1,第2,第3MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、
    前記セルアレイは、前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域および前記第2MOSトランジスタおよび前記第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域をそれぞれ前記フローティングゲートの長さ方向に対し平行な方向に配置した
    不揮発性半導体記憶装置。
  13. 第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、
    前記半導体基板上に設けられ第1コントロールゲートとして働く前記第2導電型の第1ウェルおよび前記第1ウェル上に設けられ前記第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、
    前記半導体基板上に設けられ、第2コントロールゲートとして働く前記第2導電型の第2ウェルおよび前記第2ウェル上に設けられ、前記第1導電型の通電領域およびゲート電極を有する第3MOSトランジスタと、
    前記第1MOSトランジスタのゲート電極と前記第2,第3MOSトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第1,第2,第3MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、
    前記セルアレイは、
    前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域および前記第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長さ方向に対しそれぞれ平行な方向に配置した
    不揮発性半導体記憶装置。
  14. 第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、前記半導体基板上に設けられ第1コントロールゲートとして働く前記第2導電型の第1ウェルおよび前記第1ウェル上に設けられ、前記第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、前記半導体基板上に設けられ、第2コントロールゲートとして働く前記第2導電型の第2ウェルおよび前記第2ウェル上に設けられ、前記第1導電型の通電領域およびゲート電極を有する第3MOSトランジスタと、前記第1MOSトランジスタのゲート電極と前記第2MOSトランジスタおよび第3MOSトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第1MOSトランジスタ、第2MOSトランジスタおよび第3MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、
    前記セルアレイは、
    前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域をフローティングゲートの長さ方向に対し垂直な方向に配置し、前記第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を前記フローティングゲートの長さ方向に対し平行な方向に配置した
    不揮発性半導体記憶装置。
  15. メモリセルを構成するMOSトランジスタの配置は、前記第1MOSトランジスタを中央にしてその両側に前記第2MOSトランジスタと第3MOSトランジスタを配置した
    請求項11または請求項12に記載の不揮発性半導体記憶装置。
  16. メモリセルを構成するMOSトランジスタの配置は、前記第1MOSトランジスタに隣接して前記第2MOSトランジスタが配置され、更に前記前記第2MOSトランジスタに隣接して前記第3MOSトランジスタを配置した
    請求項13または請求項14に記載の不揮発性半導体記憶装置。
  17. セルアレイは、
    列方向(X)には、メモリセルを平行配置してサブアレイを構成し、行方向(Y)には、列方向(X)に配置された前記サブアレイを平行配置あるいは線対称配置して構成した
    請求項15または請求項16記載の不揮発性半導体記憶装置。
  18. セルアレイは、
    列方向(X)には、メモリセルと前記メモリセルを点対称配置したメモリセルとでサブアレイを構成し、行方向(Y)には、列方向(X)に配置された前記サブアレイを平行配置あるいは線対称配置して構成した
    請求項15または請求項16記載の不揮発性半導体記憶装置。
  19. メモリセルおよびサブアレイの境界部において、重複するコンタクト領域および拡散領域を、隣接するメモリセルおよびサブアレイ間で共通化した
    請求項17または請求項18記載の不揮発性半導体記憶装置。
  20. セルアレイは、
    前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域および前記第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、
    前記第1MOSトランジスタの基板および第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルと
    から構成され、前記第1MOSトランジスタの基板および第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるコンタクト領域は複数のメモリセル毎に配置した
    請求項19記載の不揮発性半導体記憶装置。
  21. セルアレイは、
    前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域および前記第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有するメモリセルと、
    前記第1MOSトランジスタの基板に電位を与える基板コンタクト領域を有し、かつ前記第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域を有さないメモリセルと
    から構成され、
    前記第2MOSトランジスタおよび第3MOSトランジスタのウェルに電位を与えるウェルコンタクト領域は複数のメモリセル毎に配置した
    請求項19記載の不揮発性半導体記憶装置。
  22. 第1導電型の半導体基板に形成され、第2導電型の通電領域およびゲート電極を有する第1MOSトランジスタと、前記半導体基板上に設けられ第1コントロールゲートとして働く前記前記第2導電型の第1ウェルおよび前記第1ウェル上に設けられ、前記第1導電型の通電領域およびゲート電極を有する第2MOSトランジスタと、前記半導体基板上に設けられ、第2コントロールゲートとして働く前記前記第2導電型の第2ウェルおよび前記第2ウェル上に設けられ、前記第1導電型の通電領域およびゲート電極を有する第3MOSトランジスタと、前記第1MOSトランジスタのゲート電極と前記第2MOSトランジスタおよび第3MOSトランジスタのゲート電極に共通に接続されるフローティングゲートとから構成され、前記第1MOSトランジスタ、第2MOSトランジスタおよび第3MOSトランジスタの各端子に所定の電圧を印加することで、前記フローティングゲートへのキャリアの書き込み、読み出し、消去動作を行うことができるメモリセルを前記半導体基板上にアレイ配置したセルアレイを備え、
    前記セルアレイは、
    列方向(X)と行方向(Y)の一方に沿って前記第2MOSトランジスタと第3MOSトランジスタを配置し、前記第2MOSトランジスタと第3MOSトランジスタの一方に対して列方向(X)と行方向(Y)の他方に隣接して前記第1MOSトランジスタを配設し、前記第2MOSトランジスタのゲート電極と第3MOSトランジスタのゲート電極とを前記フローティングゲートで接続すると共に、この前記フローティングゲートを、前記第2MOSトランジスタと第3MOSトランジスタの前記一方のトランジスタの付近から前記第1MOSトランジスタのゲート電極に延長して接続し、前記第1MOSトランジスタに隣接して前記第2MOSトランジスタと第3MOSトランジスタの他方のトランジスタの側に前記第1MOSトランジスタの基板に電位を与えるコンタクト領域を配置した
    不揮発性半導体記憶装置。
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