JP2005522884A - 半導体メモリ・デバイス - Google Patents
半導体メモリ・デバイス Download PDFInfo
- Publication number
- JP2005522884A JP2005522884A JP2003585189A JP2003585189A JP2005522884A JP 2005522884 A JP2005522884 A JP 2005522884A JP 2003585189 A JP2003585189 A JP 2003585189A JP 2003585189 A JP2003585189 A JP 2003585189A JP 2005522884 A JP2005522884 A JP 2005522884A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- memory cell
- gate
- zone
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 239000000463 material Substances 0.000 claims abstract description 47
- 238000002955 isolation Methods 0.000 claims abstract description 24
- 238000001465 metallisation Methods 0.000 claims description 21
- 101150067766 mpl2 gene Proteins 0.000 claims description 18
- 239000002784 hot electron Substances 0.000 claims description 13
- 101100238358 Dictyostelium discoideum mpl3 gene Proteins 0.000 claims description 11
- 238000000926 separation method Methods 0.000 claims description 4
- 101150116173 ver-1 gene Proteins 0.000 claims description 3
- 101150011281 mpl1 gene Proteins 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000010287 polarization Effects 0.000 abstract 1
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000014759 maintenance of location Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000032683 aging Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000008672 reprogramming Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 101100168695 Coffea arabica CS3 gene Proteins 0.000 description 1
- 101100329510 Coffea canephora MTL2 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
【解決手段】この浮遊ゲート・トランジスタのソースS領域、ドレインD領域およびチャネルは、その制御ゲートを形成し、このメモリ・セルは、ゲート材料層の第1の部分P1と、この制御ゲートが組み込まれた第2の活性ゾーンRG2から電気的に分離された第1の活性半導体ゾーンRG1との間に配置された誘電体ゾーンZTNを備え、前記誘電体ゾーンは、浮遊ゲート中に蓄えられている電荷をセルの消去中に第1の活性ゾーンに転送する。このメモリ・セルの浮遊ゲート・トランジスタを部分的に取り囲むアクセス・トランジスタにより、その結果生ずるプログラミング電流をもち、サイズが縮小されたメモリ・プレーンを得ることが可能になる。
Description
D ドレイン領域
P1 第1の部分
RG2 第2の活性ゾーン
RG1 第1の活性ゾーン
ZTN 誘電体ゾーン
ZTN トンネル・ゾーン
FG リング状ゲート
PL 接続部
STI 分離領域
RG1 第1の基板領域
RG2 第2の基板領域
RG3 第3の基板領域
PSB コンタクト・ゾーン
FG、P1、P2、MTLj ゲート材料層
PC1 コンタクト・ゾーン
ZS 表面ゾーン
MPL1、MPL2、MPL3 バイアス手段
TACSi アクセス・トランジスタ
TACSEL1i 第1の要素アクセス・トランジスタ
TACSEL2i 第2の要素アクセス・トランジスタ
TACSEL3i 第3の要素アクセス・トランジスタ
SLC ソース
CLj 列
PMTLj 主要部分
E2MTLj 第2の要素部分
E3MTLj 第3の要素部分
PC1 コンタクト
VZ1 補償電圧
GRTACSi ゲート
BLj ソース・コンタクト
WLi ゲート・コンタクト
WL1、WLP1 行メタライゼーション
Claims (33)
- 1層のゲート材料層を有し、浮遊ゲート・トランジスタおよび制御ゲートを含む電気的に消去可能でプログラム可能な不揮発性メモリ・セルを含む半導体メモリ・デバイスであって、前記浮遊ゲート・トランジスタのソース領域(S)、ドレイン領域(D)、およびチャネル領域が前記制御ゲートを形成し、前記メモリ・セルが、前記ゲート材料層の第1の部分(P1)と、前記制御ゲートが組み込まれた第2の活性ゾーン(RG2)から電気的に分離された第1の半導体活性ゾーン(RG1)との間に位置する誘電体ゾーン(ZTN)を含み、該誘電体ゾーンが、前記浮遊ゲート中に蓄えられた電荷を、前記セルの消去中に前記第1の活性ゾーンへ転送するためのトンネル・ゾーン(ZTN)を形成することを特徴とするデバイス。
- 前記トンネル・ゾーン(ZTN)のキャパシタンスが、前記メモリ・セルの前記ゲート材料層と前記活性ゾーンすべてとの間の合計キャパシタンスの30%以下であることを特徴とする、請求項1に記載のデバイス。
- 前記トランジスタがリング状ゲート(FG)を有し、前記ゲート材料層が、前記リング状ゲート(FG)および前記第1の部分(P1)に加えて、該第1の部分と該リング状ゲートの間の接続部(PL)を含むことを特徴とする、請求項1または2に記載のデバイス。
- 前記第1の活性ゾーン(RG1)と前記第2の活性ゾーン(RG2)とが、逆バイアスにすることを意図したPN接合によって互いに電気的に分離されることを特徴とする、前記請求項のいずれか一項に記載のデバイス。
- 前記第1の活性ゾーン(RG1)と前記第2の活性ゾーン(RG2)とが、分離領域(STI)によって表面上で互いに電気的に分離されることを特徴とする、請求項4に記載のデバイス。
- 前記第1の活性ゾーン(RG1)が、第1のタイプの導電性を有する第1の基板領域(RG1)中に作成され、前記第2の活性ゾーンが、同様に前記第1のタイプの導電性を有する第2の基板領域(RG2)中に作成され、前記第1の基板領域と前記第2の基板領域が、前記第1のタイプと異なる第2のタイプの導電性を有する第3の基板領域(RG3)によって分離され、前記分離領域が、前記第1の基板領域と前記第2の基板領域の間に延びており、前記第3の半導体領域中のコンタクト・ゾーン(PSB)に現れる開口部を含むことを特徴とする、請求項5に記載のデバイス。
- 前記第1の活性ゾーン(RG1)が、第1のタイプの導電性を有する第1の基板領域(RG1)中に作成され、前記第2の活性ゾーンが、同様に前記第1のタイプの導電性を有する第2の基板領域(RG2)中に作成され、前記第1の基板領域と前記第2の基板領域が、前記第1のタイプと異なる第2のタイプの導電性を有する第3の基板領域(RG3)によって分離され、前記ゲート材料層(FG、P1、P2)が、前記第3の基板領域上に全体にわたって前記分離領域(STI)と重複することなく延びることを特徴とする、請求項4に記載のデバイス。
- 前記第1の基板領域(RG1)が、表面上に前記第1のタイプの導電性を有するコンタクト・ゾーン(PC1)を含むことを特徴とする、請求項6または7に記載のデバイス。
- 前記第1の基板領域(RG1)が、前記第2のタイプの導電性を有し、前記トンネル・ゾーンの周囲に延びる表面ゾーン(ZS)をさらに含み、該表面ゾーン(ZS)が、前記コンタクト・ゾーン(PC1)に電気的に接続されることを特徴とする、請求項8に記載のデバイス。
- 前記トランジスタが、PMOSトランジスタであることを特徴とする、前記請求項のいずれか一項に記載のデバイス。
- いくつかのメモリ・セルを有するメモリ・プレーンを含み、該各メモリ・セルはアクセス・トランジスタに割り当てられることを特徴とする、前記請求項のいずれか一項に記載のデバイス。
- メモリ・セルのプログラミング状態、メモリ・セルの読出し状態、およびメモリ・セルの消去状態を有するバイアス手段(MPL)をさらに含み、前記バイアス手段が、前記各状態において、前記トランジスタのソース、ドレイン、および基板、ならびに前記第1の活性ゾーンに所定の電圧を印加することが可能であり、前記消去状態において、前記バイアス手段が、前記トランジスタのソース領域、ドレイン領域、および基板領域に印加される電圧よりもずっと高い電圧を前記第1の活性ゾーンに印加することによってファウラ・ノルドハイム型消去を引き起こすことを特徴とする、前記請求項のいずれか一項に記載のデバイス。
- 前記消去状態において、前記バイアス手段(MPL)が、前記トランジスタのソース領域、ドレイン領域、および基板領域に等しい電圧を印加することを特徴とする、請求項12に記載のデバイス。
- 前記プログラミング状態において、前記バイアス手段(MPL)が、前記トランジスタ内でホット・キャリア・プログラミングを引き起こすことを特徴とする、請求項12および13のいずれか一項に記載のデバイス。
- 前記プログラミング状態において、前記バイアス手段(MPL)が、前記トランジスタのソース領域、ドレイン領域、および基板領域に対して前記第1の活性ゾーンに印加される電圧よりもずっと高い等しい電圧を印加することによってファウラ・ノルドハイム・プログラミングを引き起こすことを特徴とする、請求項12および13のいずれか一項に記載のデバイス。
- 前記読出し状態において、ドレイン/ソース間電位差が、絶対値で1ボルトまでに制限されることを特徴とする、請求項12から15のいずれか一項に記載のデバイス。
- 対象となる前記メモリ・セルとして同じ列に配置された2つの隣接メモリ・セルが側面に位置するメモリ・セルに割り当てられた前記アクセス・トランジスタ(TACSi)が、前記メモリ・セルに特に関連づけられた第1の要素アクセス・トランジスタ(TACSEL1i)と、それぞれ前記2つの隣接メモリ・セルに割り当てられた前記2つのアクセス・トランジスタにそれぞれ共通の第2の要素アクセス・トランジスタ(TACSEL2i)および第3の要素アクセス・トランジスタ(TACSEL3i)とを含み、前記アクセス・トランジスタ(TACSi)のソース(SLC)が、前記第1の要素アクセス・トランジスタのソースを形成する一方、前記第1の要素アクセス・トランジスタのドレインが、前記メモリ・セルの前記浮遊ゲート・トランジスタのソースの一部分を形成し、前記デバイスが、プログラム・モードおよび読出しモードにおいて少なくとも1つのメモリ・セルを選択することができ、セルのブロックごとに前記メモリ・プレーンを消去することができるバイアス手段(MPL2)をさらに含むことを特徴とする、請求項11に記載のデバイス。
- 前記バイアス手段(MPL2)が、任意の1列の前記メモリ・セルにそれぞれ割り当てられた前記アクセス・トランジスタの各ソースに対して同じソース・バイアス電圧を印加し、同じ列の前記メモリ・セルにそれぞれ割り当てられた前記アクセス・トランジスタの各ゲートに対して同じゲート・バイアス電圧を印加し、少なくとも同じ列の前記メモリ・セルの前記各第1の活性ゾーンに対して同じ消去電圧を印加することができることを特徴とする、請求項17に記載のデバイス。
- メモリ・セルに割り当てられた前記アクセス・トランジスタ(TACSi)が、前記メモリ・セルの前記浮遊ゲート・トランジスタを部分的に取り囲むことを特徴とする、請求項17または18に記載のデバイス。
- メモリ・セルの各列(CLj)が、列の方向に沿って、前記セルのすべての前記浮遊ゲート・トランジスタに対向して延びる主要部分(PMTLj)を有するゲート材料層(MTLj)を有し、メモリ・セルに割り当てられたアクセス・トランジスタの前記第1の要素トランジスタのゲートが、前記セルの前記浮遊ゲート・トランジスタに対向して配置された前記ゲート材料層の前記主要部分のその部分を含み、前記ゲート材料層が、各メモリ・セル内に、前記アクセス・トランジスタの前記第2の要素トランジスタのゲートの一部分を形成するために、前記主要部分に接続され、前記セルの前記浮遊ゲート・トランジスタの一方の側に該主要部分に対してほぼ直角に延びる第2の要素部分(E2MTLj)と、前記アクセス・トランジスタの前記第3の要素トランジスタのゲートの一部分を形成するために、前記主要部分に接続され、前記セルの前記浮遊ゲート・トランジスタの他方の側に該主要部分に対してほぼ直角に延びる第3の要素部分(E3MTLj)とを含み、メモリ・セルに関連する前記第2の要素部分が、前記2つの隣接メモリ・セルの一方に関連する前記第3の要素部分を形成するのに対して、前記メモリ・セルに関連する前記第3の要素部分が、前記2つの隣接メモリ・セルの他方に関連する前記第2の要素部分を形成することを特徴とする、請求項19に記載のデバイス。
- 前記バイアス手段(MPL2)が、メモリ・セルをプログラムすることが可能なプログラミング状態、メモリ・セルを読み出すことが可能な読出し状態、およびメモリ・セルの少なくとも1列を消去することが可能な消去状態を有し、前記バイアス手段が、前記各状態において、前記アクセス・トランジスタのソースおよびゲートに、前記セルの前記浮遊ゲート・トランジスタのドレインおよび基板に、ならびに前記第1の活性ゾーンに所定の電圧を印加することが可能であり、前記消去状態において、前記バイアス手段が、前記アクセス・トランジスタのソース領域と前記浮遊ゲート・トランジスタのドレイン領域および基板領域とに印加される電圧よりもずっと高い電圧を前記第1の活性ゾーンに印加することによってファウラ・ノルドハイム型消去を引き起こすことを特徴とする、請求項17から20のいずれか一項に記載のデバイス。
- 読出しモードまたはプログラミング・モードにおいてメモリ・セルにアクセスするために、前記バイアス手段(MPL2)が、対象となる前記メモリ・セルの列と同じ列に属する前記メモリ・セルの前記アクセス・トランジスタをオンにし、対象となる前記メモリ・セルと異なる、前記列の各メモリ・セルの前記アクセス・トランジスタのソース、および前記浮遊ゲート・トランジスタのドレインに同じ電圧を印加し、対象となる前記メモリ・セルの列以外の列に属する前記メモリ・セルの前記アクセス・トランジスタをオフにすることを特徴とする、請求項21に記載のデバイス。
- 前記バイアス手段(MPL;MPL2)が、連続する2つのステップ(PC1=0V;PC1=5V)において前記トランジスタ上でホット・エレクトロン・プログラミングを実行して、まず前記浮遊ゲート中に存在する任意の残存正電荷を補償し、次いで最適なプログラミングを実行することによって、メモリ・セルの前記トランジスタがPMOSトランジスタであり、消去されているメモリ・セルをプログラムすることが可能であることを特徴とする、請求項14、または請求項21もしくは22のいずれか一項に記載のデバイス。
- 前記第1のステップで前記バイアス手段(MPL1;MPL2)が、前記第1の活性ゾーンの前記コンタクト(PC1)に対して補償電圧(VZ1)を印加することによって前記浮遊ゲート中に存在する任意の残存正電荷を補償することを特徴とする、請求項23に記載のデバイス。
- 前記補償電圧(VZ1)が、0ボルト以下で、かつ−500mVより大きいことを特徴とする、請求項24に記載のデバイス。
- メモリ・セルに割り当てられた前記アクセス・トランジスタ(TACSi)が、前記接続部(PL)に対して直角に延び、前記リング状ゲートに関して該接続部と反対側にあるゲート(GRTACSi)を備え、前記アクセス・トランジスタのソースが、ソース・コンタクト(BLj)を備え、前記アクセス・トランジスタのドレインが、前記メモリ・セルの前記浮遊ゲート・トランジスタのソースの一部分を形成し、前記浮遊ゲート・トランジスタのドレインが、前記第2の活性ゾーン(RG2)に電気的に接続されていることを特徴とする、請求項3および11に記載のデバイス。
- 前記メモリ・プレーンの任意の1列の前記セルの前記アクセス・トランジスタのすべてのソース・コンタクトが、一緒に接続され(BL1)、前記メモリ・プレーンの任意の1列の前記セルのすべての前記第1の活性ゾーンが、一緒に接続され(VER1)、前記メモリ・プレーンの任意の1行の前記セルの前記アクセス・トランジスタのゲートが一緒に接続され、対応するゲート・コンタクト(WLi)が、行メタライゼーション(WL1)によって一緒に接続され、前記メモリ・プレーンの任意の1行の前記セルの前記浮遊ゲート・トランジスタのドレインが、一緒に接続されて別の行メタライゼーション(WLP1)を形成し、前記デバイスが、プログラミング・モードにおいて少なくとも1つのメモリ・セルを選択し、そのメモリ・セルをファウラ・ノルドハイム・プログラミングによってプログラムすることが可能なバイアス手段(MPL3)をさらに含むことを特徴とする、請求項26に記載のデバイス。
- 前記バイアス手段(MPL3)が、前記メモリ・プレーンのうちのセルを選択し、該セルの前記浮遊ゲート・トランジスタのドレインと該セルの前記第1の活性ゾーンとの間に十分な電位差を印加することによって該セルをプログラムすることが可能であることを特徴とする、請求項27に記載のデバイス。
- 前記バイアス手段(MPL3)が、前記メモリ・プレーンをその全体にわたって消去することが可能であることを特徴とする、請求項27または28に記載のデバイス。
- 前記バイアス手段(MPL3)が、すべての前記セルのすべての前記第1の活性ゾーンに高電圧を印加し、前記セルの他のコンタクトにゼロ電圧を印加することによって、前記メモリ・プレーンをその全体にわたって消去することが可能であることを特徴とする、請求項29に記載のデバイス。
- 前記バイアス手段(MPL3)が、1行の前記セルの前記アクセス・トランジスタをオンにし、他の行の前記セルの前記アクセス・トランジスタをオフにすることによって、前記メモリ・プレーンを行ごとに読み出すことが可能であることを特徴とする、請求項27から30のいずれか一項に記載のデバイス。
- EEPROM型またはフラッシュ型のメモリを形成することを特徴とする、前記請求項のいずれか一項に記載のデバイス。
- 請求項1から32のいずれか一項に記載のデバイスを含むことを特徴とする集積回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0204690A FR2838563B1 (fr) | 2002-04-15 | 2002-04-15 | Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille |
FR0209454A FR2838554B1 (fr) | 2002-04-15 | 2002-07-25 | Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille, et plan memoire correspondant |
PCT/FR2003/000311 WO2003088366A1 (fr) | 2002-04-15 | 2003-01-31 | Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille, et plan memoire correspondant |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005522884A true JP2005522884A (ja) | 2005-07-28 |
JP4662529B2 JP4662529B2 (ja) | 2011-03-30 |
Family
ID=28676465
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003585189A Expired - Lifetime JP4662529B2 (ja) | 2002-04-15 | 2003-01-31 | 半導体メモリ・デバイス |
Country Status (7)
Country | Link |
---|---|
US (1) | US7333362B2 (ja) |
EP (1) | EP1495496B1 (ja) |
JP (1) | JP4662529B2 (ja) |
AT (1) | ATE449424T1 (ja) |
DE (1) | DE60330130D1 (ja) |
FR (1) | FR2838554B1 (ja) |
WO (1) | WO2003088366A1 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006080247A (ja) * | 2004-09-09 | 2006-03-23 | Renesas Technology Corp | 半導体装置 |
JP2007149947A (ja) * | 2005-11-28 | 2007-06-14 | Nec Electronics Corp | 不揮発性メモリセル及びeeprom |
JP2007184321A (ja) * | 2006-01-04 | 2007-07-19 | Toshiba Corp | 半導体装置と半導体システム |
JP2008085230A (ja) * | 2006-09-28 | 2008-04-10 | Toshiba Corp | エージングデバイス及びその製造方法 |
WO2010038426A1 (ja) * | 2008-09-30 | 2010-04-08 | 国立大学法人九州工業大学 | 浮遊ゲート型不揮発性メモリ配置構成 |
JP2013128012A (ja) * | 2011-12-16 | 2013-06-27 | Seiko Instruments Inc | 不揮発性半導体記憶装置 |
JP2013187534A (ja) * | 2012-03-08 | 2013-09-19 | Ememory Technology Inc | 消去可能プログラマブル単一ポリ不揮発性メモリ |
JP2013191826A (ja) * | 2012-03-12 | 2013-09-26 | Ememory Technology Inc | 消去可能なプログラマブル単一ポリ不揮発性メモリの製造方法 |
KR101374431B1 (ko) | 2012-01-23 | 2014-03-17 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 라인 단부 연장된 트랜지스터에 대한 구조 및 방법 |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI231039B (en) * | 2004-04-30 | 2005-04-11 | Yield Microelectronics Corp | Non-volatile memory and its operational method |
GB0415995D0 (en) * | 2004-07-16 | 2004-08-18 | Song Aimin | Memory array |
JP2006202834A (ja) * | 2005-01-18 | 2006-08-03 | Seiko Epson Corp | 半導体記憶装置および半導体記憶装置の製造方法 |
US7402874B2 (en) * | 2005-04-29 | 2008-07-22 | Texas Instruments Incorporated | One time programmable EPROM fabrication in STI CMOS technology |
JP2006344735A (ja) * | 2005-06-08 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
FR2891398A1 (fr) * | 2005-09-23 | 2007-03-30 | St Microelectronics Sa | Memoire non volatile reprogrammable |
US20070247915A1 (en) * | 2006-04-21 | 2007-10-25 | Intersil Americas Inc. | Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide |
US7759727B2 (en) | 2006-08-21 | 2010-07-20 | Intersil Americas Inc. | Method and apparatus for shielding tunneling circuit and floating gate for integration of a floating gate voltage reference in a general purpose CMOS technology |
ES2322418B1 (es) * | 2006-10-02 | 2010-03-22 | Universidad De Almeria | Sistema de coexpresion enzimatica para la produccion de d-aminoacidos. |
US7808034B1 (en) * | 2007-01-12 | 2010-10-05 | National Semiconductor Corporation | Non-volatile memory cell with fully isolated substrate as charge storage |
US7663173B1 (en) * | 2007-01-12 | 2010-02-16 | National Semiconductor Corporation | Non-volatile memory cell with poly filled trench as control gate and fully isolated substrate as charge storage |
US7903465B2 (en) * | 2007-04-24 | 2011-03-08 | Intersil Americas Inc. | Memory array of floating gate-based non-volatile memory cells |
US7688627B2 (en) * | 2007-04-24 | 2010-03-30 | Intersil Americas Inc. | Flash memory array of floating gate-based non-volatile memory cells |
US8339862B2 (en) | 2007-12-25 | 2012-12-25 | Genusion, Inc. | Nonvolatile semiconductor memory device |
WO2009123203A1 (ja) * | 2008-04-02 | 2009-10-08 | シャープ株式会社 | 不揮発性半導体記憶装置 |
US7983081B2 (en) * | 2008-12-14 | 2011-07-19 | Chip.Memory Technology, Inc. | Non-volatile memory apparatus and method with deep N-well |
CN102723333B (zh) * | 2012-07-11 | 2014-09-03 | 无锡来燕微电子有限公司 | 一种具有p+浮栅电极的非挥发性记忆体及其制备方法 |
KR102166525B1 (ko) * | 2014-04-18 | 2020-10-15 | 에스케이하이닉스 주식회사 | 단일층의 게이트를 갖는 불휘발성 메모리소자 및 그 동작방법과, 이를 이용한 메모리 셀어레이 |
CN108257963A (zh) * | 2016-12-29 | 2018-07-06 | 北京同方微电子有限公司 | 一种闪存存储单元 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0221666A (ja) * | 1988-07-11 | 1990-01-24 | Hitachi Ltd | 半導体装置 |
JPH03179780A (ja) * | 1989-12-07 | 1991-08-05 | Fujitsu Ltd | 半導体装置 |
JPH06334194A (ja) * | 1993-05-25 | 1994-12-02 | Fuji Electric Co Ltd | 不揮発性半導体メモリ |
JPH06334190A (ja) * | 1993-05-07 | 1994-12-02 | Internatl Business Mach Corp <Ibm> | Eepromおよびかかるeepromを含む論理lsiチップ |
JPH07183410A (ja) * | 1993-12-24 | 1995-07-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JPH10335505A (ja) * | 1997-05-09 | 1998-12-18 | Motorola Inc | 単一レベル・ゲート不揮発性メモリ素子およびそのアクセス方法 |
JP2004363260A (ja) * | 2003-06-04 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5712180A (en) * | 1992-01-14 | 1998-01-27 | Sundisk Corporation | EEPROM with split gate source side injection |
US5761121A (en) * | 1996-10-31 | 1998-06-02 | Programmable Microelectronics Corporation | PMOS single-poly non-volatile memory structure |
US6936849B1 (en) * | 1997-07-29 | 2005-08-30 | Micron Technology, Inc. | Silicon carbide gate transistor |
US6243289B1 (en) * | 1998-04-08 | 2001-06-05 | Micron Technology Inc. | Dual floating gate programmable read only memory cell structure and method for its fabrication and operation |
EP0975022A1 (en) * | 1998-07-22 | 2000-01-26 | STMicroelectronics S.r.l. | Method for manufacturing electronic devices comprising non-volatile memory cells and LV transistors, with salicided junctions |
US6025625A (en) * | 1999-02-25 | 2000-02-15 | Worldwide Semiconductor Manufacturing Corporation | Single-poly EEPROM cell structure operations and array architecture |
KR100665413B1 (ko) * | 1999-03-31 | 2007-01-04 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 반도체 디바이스 |
US6559007B1 (en) * | 2000-04-06 | 2003-05-06 | Micron Technology, Inc. | Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide |
US7212437B2 (en) * | 2001-07-02 | 2007-05-01 | Massimo Atti | Charge coupled EEPROM device and corresponding method of operation |
US6700154B1 (en) * | 2002-09-20 | 2004-03-02 | Lattice Semiconductor Corporation | EEPROM cell with trench coupling capacitor |
-
2002
- 2002-07-25 FR FR0209454A patent/FR2838554B1/fr not_active Expired - Fee Related
-
2003
- 2003-01-31 US US10/511,712 patent/US7333362B2/en not_active Expired - Lifetime
- 2003-01-31 EP EP03709915A patent/EP1495496B1/fr not_active Expired - Lifetime
- 2003-01-31 DE DE60330130T patent/DE60330130D1/de not_active Expired - Lifetime
- 2003-01-31 JP JP2003585189A patent/JP4662529B2/ja not_active Expired - Lifetime
- 2003-01-31 WO PCT/FR2003/000311 patent/WO2003088366A1/fr active Application Filing
- 2003-01-31 AT AT03709915T patent/ATE449424T1/de not_active IP Right Cessation
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0221666A (ja) * | 1988-07-11 | 1990-01-24 | Hitachi Ltd | 半導体装置 |
JPH03179780A (ja) * | 1989-12-07 | 1991-08-05 | Fujitsu Ltd | 半導体装置 |
JPH06334190A (ja) * | 1993-05-07 | 1994-12-02 | Internatl Business Mach Corp <Ibm> | Eepromおよびかかるeepromを含む論理lsiチップ |
JPH06334194A (ja) * | 1993-05-25 | 1994-12-02 | Fuji Electric Co Ltd | 不揮発性半導体メモリ |
JPH07183410A (ja) * | 1993-12-24 | 1995-07-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JPH10335505A (ja) * | 1997-05-09 | 1998-12-18 | Motorola Inc | 単一レベル・ゲート不揮発性メモリ素子およびそのアクセス方法 |
JP2004363260A (ja) * | 2003-06-04 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006080247A (ja) * | 2004-09-09 | 2006-03-23 | Renesas Technology Corp | 半導体装置 |
JP2007149947A (ja) * | 2005-11-28 | 2007-06-14 | Nec Electronics Corp | 不揮発性メモリセル及びeeprom |
JP2007184321A (ja) * | 2006-01-04 | 2007-07-19 | Toshiba Corp | 半導体装置と半導体システム |
JP2008085230A (ja) * | 2006-09-28 | 2008-04-10 | Toshiba Corp | エージングデバイス及びその製造方法 |
WO2010038426A1 (ja) * | 2008-09-30 | 2010-04-08 | 国立大学法人九州工業大学 | 浮遊ゲート型不揮発性メモリ配置構成 |
TWI416713B (zh) * | 2008-09-30 | 2013-11-21 | 國立大學法人九州工業大學 | Floating Gate Type Nonvolatile Memory Configuration |
JP2013128012A (ja) * | 2011-12-16 | 2013-06-27 | Seiko Instruments Inc | 不揮発性半導体記憶装置 |
KR101374431B1 (ko) | 2012-01-23 | 2014-03-17 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 라인 단부 연장된 트랜지스터에 대한 구조 및 방법 |
JP2013187534A (ja) * | 2012-03-08 | 2013-09-19 | Ememory Technology Inc | 消去可能プログラマブル単一ポリ不揮発性メモリ |
JP2013191826A (ja) * | 2012-03-12 | 2013-09-26 | Ememory Technology Inc | 消去可能なプログラマブル単一ポリ不揮発性メモリの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
FR2838554A1 (fr) | 2003-10-17 |
FR2838554B1 (fr) | 2004-07-09 |
US20050219912A1 (en) | 2005-10-06 |
DE60330130D1 (de) | 2009-12-31 |
EP1495496A1 (fr) | 2005-01-12 |
WO2003088366A1 (fr) | 2003-10-23 |
ATE449424T1 (de) | 2009-12-15 |
US7333362B2 (en) | 2008-02-19 |
EP1495496B1 (fr) | 2009-11-18 |
JP4662529B2 (ja) | 2011-03-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4662529B2 (ja) | 半導体メモリ・デバイス | |
US10038003B2 (en) | Single-poly nonvolatile memory cell structure having an erase device | |
US9805806B2 (en) | Non-volatile memory cell and method of operating the same | |
US9508444B2 (en) | 3D non-volatile memory device and method for operating and fabricating the same | |
US7534690B2 (en) | Non-volatile memory with asymmetrical doping profile | |
US8218370B2 (en) | Memory array of floating gate-based non-volatile memory cells | |
US9224743B2 (en) | Nonvolatile memory device | |
US9734910B1 (en) | Nonvolatile memory cells having lateral coupling structures and nonvolatile memory cell arrays including the same | |
US20160181265A1 (en) | Memory cell having a vertical selection gate formed in an fdsoi substrate | |
US9659951B1 (en) | Single poly nonvolatile memory cells, arrays thereof, and methods of operating the same | |
US8409949B2 (en) | Non-volatile semiconductor memory device and method of manufacturing the same | |
CN107093456B (zh) | 单层多晶硅非易失性存储单元 | |
US9935117B2 (en) | Single poly nonvolatile memory cells, arrays thereof, and methods of operating the same | |
US6801456B1 (en) | Method for programming, erasing and reading a flash memory cell | |
US20020113272A1 (en) | Embedded type flash memory structure and method for operating the same | |
US7449744B1 (en) | Non-volatile electrically alterable memory cell and use thereof in multi-function memory array | |
US7889552B2 (en) | Non-volatile semiconductor device | |
WO2013079020A1 (en) | Nor flash memory array structure, mixed nonvolatile flash memory and memory system comprising the same | |
US6888753B2 (en) | Memory cell array comprising individually addressable memory cells and method of making the same | |
CN113160871B (zh) | 基于深p阱工艺的非易失性存储器结构 | |
US7064377B2 (en) | Flash memory cell with buried floating gate and method for operating such a flash memory cell | |
US20030112660A1 (en) | Method for improved programming efficiency in flash memory cells | |
CN116437669A (zh) | Nor闪存阵列及其操作方法 | |
TWI489593B (zh) | 反及閘快閃記憶體之熱載子程式化 | |
JP2005197328A (ja) | 不揮発性記憶装置、半導体集積回路装置、及び半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051214 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091006 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091224 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100106 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100405 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100512 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100728 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100804 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101108 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101207 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101229 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4662529 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140114 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |