CN110676252B - 一种抗瞬时辐射加固的集成电路版图结构 - Google Patents
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Abstract
本发明涉及一种抗瞬时辐射加固的集成电路版图结构，包括P阱，N阱，NMOS器件，PMOS器件，第一P阱接触，第二P阱接触，第一N阱接触，第二N阱接触；其中，NMOS器件、第一P阱接触和第二P阱接触位于P阱中，PMOS器件、第一N阱接触和第二N阱接触位于N阱中；第一P阱接触在NMOS器件源端一侧，第二P阱接触在NMOS器件漏端一侧，第一P阱接触和第二P阱接触的面积之和不小于所在P阱面积的15％，第一N阱接触在PMOS器件源端一侧，第二N阱接触在PMOS器件漏端一侧，第一N阱接触和第二N阱接触的面积之和不小于所在N阱面积的15％；上述面积是指所述区域的平面版图面积。
Description
技术领域
本发明所属半导体集成电路技术领域，尤其属于集成电路的抗辐射加固技术领域。
背景技术
半导体器件和集成电路应用于核爆环境中，会受到高剂量率瞬时等辐射效应影响，发生烧毁、闩锁、扰动等问题，因此应用于核爆环境下的半导体器件和集成电路须考虑瞬时辐射的加固问题。
CMOS电路中除了包括PMOS和NMOS，还存在大量寄生的二极管、三极管以及由寄生双极器件构成的PNPN结构。这些寄生器件在电路正常工作时一般不会被触发或启用，因此影响较小。但在辐射环境下，这些寄生器件会在辐射效应的作用下产生重大影响。瞬时辐射效应易触发这些寄生双极结构，轻则产生双极放大效应导致更严重的扰动，重则触发寄生结构导致闩锁、烧毁等。因此，这些寄生结构通常是CMOS器件或电路瞬时辐射影响的主要来源，也是减轻辐射影响首先应解决的问题。
集成电路的抗瞬时加固通常采用基于绝缘体上硅(SOI)的工艺技术，即器件制造在SOI材料的圆片上，器件间主要采用氧化物隔离，消除了由阱/阱、阱/衬底形成的PN结，尤其是消除了硅基CMOS器件特有的PNPN结构。尽管SOI技术特别适用于抗瞬时辐射加固集成电路的研制，但是仍然存在一些问题限制SOI技术的应用。一是相比于硅基CMOS工艺，SOICMOS工艺难以获得，国内外提供SOI工艺的工厂非常有限，且相对比较落后；例如，当前我国稳定提供成熟SOI工艺的厂家不超过3家，其中最先进的SOI工艺仅为0.13um，远远落后于硅基CMOS的14nm；二是SOI工艺中单个NMOS或PMOS器件中仍存在寄生的横向三极管，仍然会产生对辐射引发光电流的双极放大效应；三是SOI器件由于存在大量且大厚度的埋层氧化物，会导致器件的总剂量效应严重，不利于在辐射环境下应用。
现有技术缺少针对体硅集成电路瞬时辐射加固的设计方法，主要体现在缺少能够较好地吸收瞬时辐射光电流和抑制寄生双极效应的结构，更缺乏定量的设计规则。主要难点是瞬时辐射损伤机理非常复杂，通过设计解决该问题需要开展大量的理论分析、建模仿真和试验评估工作。
由上可见，现有技术仅能解决部分瞬时辐射问题，而且存在许多难以克服的问题。
发明内容
本发明解决的技术问题是：克服现有技术的缺陷，提供一种抗瞬时辐射加固的集成电路版图结构，构建一种能够有效抑制瞬时闩锁、烧毁以及有效减轻瞬时扰动的集成电路版图结构。
本发明解决技术的方案是：一种抗瞬时辐射加固的集成电路版图结构，包括P阱，N阱，NMOS器件，PMOS器件，第一P阱接触，第二P阱接触，第一N阱接触，第二N阱接触；其中，NMOS器件、第一P阱接触和第二P阱接触位于P阱中，PMOS器件、第一N阱接触和第二N阱接触位于N阱中；第一P阱接触在NMOS器件源端一侧，第二P阱接触在NMOS器件漏端一侧，第一P阱接触和第二P阱接触的面积之和不小于所在P阱面积的15％，第一N阱接触在PMOS器件源端一侧，第二N阱接触在PMOS器件漏端一侧，第一N阱接触和第二N阱接触的面积之和不小于所在N阱面积的15％；上述面积是指所述区域的平面版图面积。
优选的，NMOS器件的源端如果在集成电路中接最低电位，优选第一P阱接触与该NMOS源端直接接触。
优选的，PMOS器件的源端如果在集成电路中接最高电位，优选第一N阱接触与该PMOS源端直接接触。
优选的，NMOS器件的源端如果在集成电路中接最低电位，优选第一P阱接触与该NMOS源端直接接触，且接触面采用相互交错形式。
优选的，所述的相互交错形式优选第一P阱接触插入NMOS器件的源端且不超过源端边界。
优选的，所述的相互交错截面形式为矩形，或工艺制造允许的其它形状。
优选的，PMOS器件的源端如果在集成电路中接最高电位，那么第一N阱接触与该PMOS源端直接接触，且接触面采用相互交错形式。
优选的，所述的相互交错形式优选第一N阱接触插入PMOS器件的源端且不超过源端边界。
优选的，所述的相互交错截面形式为矩形，或工艺制造允许的其它形状。
优选的，所述的第一P阱接触，第二P阱接触，第一N阱接触，第二N阱接触的版图形状为矩形，或者环绕相邻源端或漏端的半封闭形状，所述的半封闭形状的开口朝向栅端。
本发明与现有技术相比的有益效果是：
(1)本发明基于版图设计对CMOS集成电路结构进行改进，不依赖于特定工艺，可利用先进、易获得的体硅工艺，在不增加制造工艺复杂度和成本的情况下，实现对瞬时辐射效应的有效抑制。
(2)本发明通过优化阱接触布置和控制阱接触面积等方法，减轻了N阱和P阱内的电势波动，抑制了寄生三极管的开启，减小了N阱-衬底结耗尽区宽度，降低了瞬时光电流，对瞬时辐射引起的烧毁、闩锁和扰动的抵御能力有显著提高。
(3)本发明提出了阱接触面积的定量设计规则，该规则是通过理论分析、仿真计算和反复试验后确定的，是抗瞬时辐射加固集成电路版图设计的关键依据。
附图说明
图1为本发明版图结构示意图；
图2为本发明版图结构的一种实现方式示意图；
图3为本发明版图结构的另一种实现方式示意图(图3a)及其沿着X1-X1’(图3b)和X2-X2’(图3c)的两个剖面图；
图4为瞬时辐射在集成电路中引发的光电流示意图；
图5为本发明结构对瞬时辐射抑制作用效果示意图。
具体实施方式
下面结合附图和具体实施了对本发明作进一步详细的描述：
图1为本发明一种抗瞬时辐射加固的集成电路版图结构。如图所示，该结构包括：P阱2，N阱3，NMOS器件4，PMOS器件5，第一P阱接触6，第二P阱接触61，第一N阱接触7，第二N阱接触71，其中，NMOS器件4、第一P阱接触6和第二P阱接触61位于P阱2中，PMOS器件5、第一N阱接触7和第二N阱接触71位于N阱3中，NMOS器件4含NMOS栅41、NMOS漏42、NMOS源43，PMOS器件5含PMOS栅51、PMOS漏52、PMOS源53。
本发明的独特之处在于，具有第一P阱接触6和第二P阱接触61两个P阱接触，且第一P阱接触6在NMOS器件4源端43一侧，第二P阱接触61在NMOS器件4漏端42一侧，第一P阱接触6和第二P阱接触61的面积之和不小于所在P阱2面积的15％；具有第一N阱接触7和第二N阱接触71两个N阱接触，且第一N阱接触7在PMOS器件5源端53一侧，第二N阱接触71在PMOS器件5漏端52一侧，第一N阱接触7和第二N阱接触71的面积之和不小于所在N阱3面积的15％。
采用两个阱接触以及限定了阱接触面积占阱面积的最小比例为15％，可以有效地将阱电压较稳定地维持在对应的阱接触的电位上，减小由于瞬时辐射光电流引起的阱内电压降，防止寄生双极器件的开启。
上述结构为发明的抗瞬时辐射加固的集成电路版图结构的基本成分和基本要求，根据应用情况的不同，还可以通过以下设计来进一步提高采用这种结构的电路的抗瞬时辐射能力。
如图2所示，本发明的一种抗瞬时辐射加固的集成电路版图结构，如果其中NMOS4的源端43在电路中接最低电位通常为地，那么第一P阱接触6与该NMOS源端43直接接触；如果其中PMOS55的源端53如果在电路中接最高电位通常为电源电压，那么第一N阱接触7与该PMOS漏端52直接接触。将MOS器件的源端与阱接触直接接触，减小了阱接触与MOS器件下方的阱区的距离，从而减小寄生阱电阻，进而提高抗瞬时辐射能力。这种结构还消除了MOS源端与阱的空隙，减小了结构版图的面积。
为了进一步减小阱寄生电阻，图2所示的版图结构还可以进一步改进为图3a所示的版图结构。其中NMOS4的源端43在电路中接最低电位，则第一P阱接触6可与NMOS源端43相互交错形成叉指交错结构；其中PMOS5的源端53如果在电路中接最高电位，则第一N阱接触7可与PMOS漏端52相互交错形成叉指交错结构。该种实现方式的器件剖面示意图见图3(b)和3(c)。阱接触与MOS源端相互接触且形成叉指交错的结构，更有利于阱接触对阱内任意一点电位的控制，可进一步减小阱内电位与阱接触电位的差，更有利于防止寄生双极器件的开启。
本发明的抗瞬时辐射加固的集成电路版图结构，与标准CMOS工艺完全兼容，不增加制造成本，仅通过版图的改进，面积开销较小。
采用本发明的抗瞬时辐射加固的集成电路版图结构的集成电路，可实现瞬时烧毁和闩锁剂量率阈值大于109Gy(Si)/s；在同等剂量率辐照下，瞬时光电流可比一般非加固结构小30％以上，瞬时扰动明显减小。
图4给出了瞬时辐射在集成电路中引发的光电流示意图，和非加固结构相比，加固结构无论在光电流的幅度还是在光电流的持续时间上都有减小。图4所示的曲线在x轴上的积分即是瞬时辐射在观察节点所产生的光电荷的总量，可用于表征瞬时辐射引起的干扰大小。
图5给出了一般版图结构和发明结构在同样的瞬时辐射条件下所产生的光电荷总量，随阱接触面积占阱面积百分比变化的情况。由该图可见，一般版图结构和发明结构上产生的光电荷总量均随着阱接触面积占阱面积百分比的增加而减少，且均在该百分比达到15％附近减少程度达到饱和，即在该百分比达到15％并继续增加时，光电荷的减少不再明显。和一般版图结构相比，发明结构，即含有第一阱接触和第二阱接触的结构，光电荷随着阱接触面积占阱面积百分比的增加而减少的速度更快，且减少幅度超过30％。
以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。
Claims (10)
1.一种抗瞬时辐射加固的集成电路版图结构，其特征在于：包括P阱，N阱，NMOS器件，PMOS器件，第一P阱接触，第二P阱接触，第一N阱接触，第二N阱接触；其中，NMOS器件、第一P阱接触和第二P阱接触位于P阱中，PMOS器件、第一N阱接触和第二N阱接触位于N阱中；第一P阱接触在NMOS器件源端一侧，第二P阱接触在NMOS器件漏端一侧，第一P阱接触和第二P阱接触的面积之和不小于所在P阱面积的15％，第一N阱接触在PMOS器件源端一侧，第二N阱接触在PMOS器件漏端一侧，第一N阱接触和第二N阱接触的面积之和不小于所在N阱面积的15％；上述面积是指区域的平面版图面积。
2.根据权利要求1所述的结构，其特征在于：NMOS器件的源端如果在集成电路中接最低电位，第一P阱接触与该NMOS源端直接接触。
3.根据权利要求1所述的结构，其特征在于：PMOS器件的源端如果在集成电路中接最高电位，第一N阱接触与该PMOS源端直接接触。
4.根据权利要求1所述的结构，其特征在于：NMOS器件的源端如果在集成电路中接最低电位，第一P阱接触与该NMOS源端直接接触，且接触面采用相互交错形式。
5.根据权利要求4所述的结构，其特征在于：所述的相互交错形式为第一P阱接触插入NMOS器件的源端且不超过源端边界。
6.根据权利要求4或5所述的结构，其特征在于：所述的相互交错截面形式为矩形，或工艺制造允许的其它形状。
7.根据权利要求1所述的结构，其特征在于：PMOS器件的源端如果在集成电路中接最高电位，那么第一N阱接触与该PMOS源端直接接触，且接触面采用相互交错形式。
8.根据权利要求7所述的结构，其特征在于：所述的相互交错形式为第一N阱接触插入PMOS器件的源端且不超过源端边界。
9.根据权利要求7所述的结构，其特征在于：所述的相互交错截面形式为矩形，或工艺制造允许的其它形状。
10.根据权利要求1所述的结构，其特征在于：所述的第一P阱接触，第二P阱接触，第一N阱接触，第二N阱接触的版图形状为矩形，或者环绕相邻源端或漏端的半封闭形状，所述的半封闭形状的开口朝向栅端。
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