KR20120020230A - 반도체 장치의 정전기 방전 보호회로 - Google Patents

반도체 장치의 정전기 방전 보호회로 Download PDF

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Abstract

정전기 방전 성능이 향상된 정전기 방전 보호회로에 관한 것으로, 입출력 패드를 통해 내부신호를 외부로 출력하기 위한 풀업용 출력 드라이버 및 풀다운용 출력 드라이버와, 외부에서 유입된 정전기를 방전시키기 위해 고전원라인과 저전원라인 사이에 제1 정전기 방전 경로를 제공하기 위한 정전기 방전 보호부와, 외부로부터 유입된 정전기를 검출하고 그 검출결과에 따라 고전원라인과 저전원라인 사이에 제2 정전기 방전 경로를 선택적으로 제공하기 위한 정전기 방전 경로 제공부와, 검출결과에 따라 고전원라인의 전압레벨과 저전원라인의 전압레벨 사이에서 예정된 전압레벨을 가지는 제어신호를 생성하기 위한 제어신호 생성부와, 제어신호에 응답하여 풀업용 출력 드라이버의 동작을 차단하기 위한 풀업용 동작 제어부와, 입출력 패드를 통해 내부신호를 외부로 출력하기 위한 풀다운용 출력 드라이버와, 검출결과에 따라 풀다운용 출력 드라이버의 동작을 차단하기 위한 풀다운용 동작 제어부를 포함하는 반도체 장치의 정전기 방전 보호회로가 제공된다.

Description

반도체 장치의 정전기 방전 보호회로{ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT OF SEMICONDUCTOR DEVICE}
본 발명의 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치의 정전기 방전 보호회로에 관한 것이다.
일반적으로, 정전기 방전(Electro-Static : ESD) 현상은 상호 절연되어 있던 물체가 접촉할 때 양 물체 간에 매우 큰 전압차에 따른 전류가 순간적으로 흐르는 현상을 말한다. 따라서 정전기에 의한 전류가 통상 5V 이하의 전원에 적합하게 설계되어 있는 반도체 장치의 내부 회로를 통해서 흐르면, 내부 회로는 치명적인 손상(예 : 트랜지스터의 절연막 파괴, 저항의 접합 파괴 등)이 우려된다. 그러므로, 정전기에 의한 전류가 반도체 장치의 내부 회로를 파괴하지 않고 흐를 수 있는 정전기 방전 경로를 마련할 필요가 있다.
한편, 정전기 방전 현상은 전하가 방전되는 방향에 따라 두 가지로 나누어 볼 수 있는데, 하나는 외부 물체의 전위가 반도체 장치의 전위보다 높은 경우이고, 다른 하나는 외부 물체의 전위가 반도체 장치의 전위보다 낮은 경우이다. 전자의 경우는 정전기 방전에 의한 전류가 외부 물체로부터 반도체 장치로 흐르고, 후자인 경우는 정전기 방전에 의한 전류가 반도체 장치에서 외부 물체로 흐르게 된다. 예컨대, 반도체 장치의 정전기 방전 현상은 다음과 같이 이루어진다. 첫째로, 사람이나 장비 등이 반도체 장치와 접촉이 일어날 때, 반도체 장치의 입력 핀 또는 출력 핀을 통해 많은 양의 전하가 순간적으로 반도체 장치로 흐르는 경우가 발생할 수 있다. 둘째로, 내부에 전하가 축적된 반도체 장치가 인쇄 회로 기판 등에 장착되거나 또는 운송 과정에서 핀이 외부 물체에 접촉할 때 내부에 축적된 많은 양의 전하가 외부로 방전되는 경우가 발생할 수 있다.
참고적으로, 정전기 방전에 관한 여러 현상을 'HBM(Human Body Model)', 'MM(Machine Model)' 및 'CDM(Charged Device Model)'으로 모델링하고 있다. 'HBM'은 사람에 의한 ESD 모델로, 인체에서 발생된 정전기가 순간적으로 반도체 장치를 통해 방전되는 모델이다. 'MM'은 장비에 의한 ESD 모델로, 대전된 공작대, 또는 기구에 의하여 발생된 정전기가 순간적으로 반도체 장치를 통해 방전되는 모델이다. 'CDM'은 제품 조립 과정에서 패키지에 +/- 전하가 대전되어 발생하는 ESD 모델로, 반도체 장치 내에 하전되어 있던 전하가 어느 순간에 외부로 방전되는 모델이다.
도 1에는 종래에 의한 반도체 장치의 정전기 방전 보호회로가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 정전기 방전 보호회로(10)의 데이터 패드(DQ PAD, 12)에는 풀업(PULL-UP)용 메인 드라이버(P1)와 풀다운(PULL-DOWN)용 메인 드라이버(N2)를 연결하여 사용하고 있다. 더욱 자세하게는, 전원전압(VDDQ)단과 접지전압(VSSQ)단 사이에 풀업용 메인 드라이버(P1)와 풀다운용 메인 드라이버(N2)가 직렬 연결되고, 데이터 패드(12)와 풀업용 메인 드라이버(P1) 사이에 풀업용 저항(R2)이 연결되고, 데이터 패드(12)와 풀다운용 메인 드라이버(N2) 사이에 풀다운용 저항(R3)이 연결된다. 그리고 상기 풀업용 메인 드라이버(P1)와 풀다운용 메인 드라이버(N2)는 각각 풀업용 프리 드라이버(14)와 풀다운용 프리 드라이버(16)에 의해서 선택적으로 구동된다. 또한 전원전압(VDDQ)단과 접지전압(VSSQ)단 사이에 직렬 연결되고 있는 제1 및 제2 다이오드(D1,D2) 및 전원 클램핑부(N1, C1, R1)는 정전기 방전 보호용 소자로, 정전기 유입시 방전 경로를 제공한다.
그러나 상기와 같이 구성되는 종래의 정전기 방전 보호회로(10)는 다음과 같은 문제점이 있다.
풀업용 저항(R2) 및 풀다운용 저항(R3)은 정전기 전압 및 전류를 차단하여 풀업용 메인 드라이버(P1) 및 풀다운용 메인 드라이버(N2)를 정전기로부터 보호하는 역할을 수행한다. 하지만, 풀업용 저항(R2) 및 풀다운용 저항(R3)이 구비됨에 따라 풀업용 메인 드라이버(P1) 및 풀다운용 메인 드라이버(N2)의 IBIS(I/O Buffer Interface Specification)특성이 저하되는 문제점이 있다. 이는, 풀업용 저항(R2) 및 풀다운용 저항(R3)이 풀업용 메인 드라이버(P1) 및 풀다운용 메인 드라이버(N2)의 출력 전압과 출력 전류를 감쇄시키는 역할을 수행하기 때문에, 풀업용 메인 드라이버(P1) 및 풀다운용 메인 드라이버(N2)의 선형(LINEAR) 영역과 포화(SATURATION) 영역의 기울기가 낮아져서 IBIS 특성이 낮아지는 결과를 초래하게 되는 것이다.
상기와 같은 문제점을 해결하기 위해 종래에는 풀업용 저항 및 풀다운용 저항을 제거하는 대신 추가로 풀업용 메인 드라이버 및 풀다운용 메인 드라이버를 보호하기 위해 정전기를 바이패스하기 위한 바이패스 경로를 제공하였다. 이는 도 2에 도시되어 있다. 도 2를 보면, 정전기 방전 보호회로(100)는 정전기 바이패스 경로를 제공하기 위해 전원전압(VDDQ)단과 접지전압(VSSQ)단 사이에 다수의 다이오드(D13, D14, D15, D16)를 구비하며, 풀업용 메인 드라이버(P11)와 풀다운용 메인 드라이버(N12)를 각각 GPPMOS(Gate Powered PMOS)와 GGNMOS(Gate Grounded NMOS)로 동작시키기 위한 스위칭부(N13, N14)를 구비하고 있다. 그러나, 도 2에 도시된 정전기 방전 보호회로(100)는 출력 회로에 구비되는 만큼 면적 측면에서 개선될 필요가 있다.
또한, 도 1에 도시된 정전기 방전 보호회로(10)의 문제점을 해결하기 위한 종래기술이 도 3에도 도시되어 있다. 도 3을 보면, 정전기 방전 보호회로(200)는 풀다운용 메인 드라이버(N22)를 GGNMOS(Gate Grounded NMOS)로 동작시키기 위한 스위칭부(N23)가 구비되고 있으며, 스위칭부(N23)의 스위칭 동작을 제어하기 위해 정전기 검출부(212)의 검출전압을 이용하고 있다. 그러나, 도 3에 도시된 정전기 방전 보호회로(200)는 정전기로부터 풀다운용 메인 드라이버(N22)만을 보호해 주고 있다.
본 발명은 IBIS 특성을 향상시키면서도 정전기 방전(ESD) 보호 성능이 향상된 반도체 장치의 정전기 방전 보호회로를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 면적이 개선되면서도 풀업용 메인 드라이버 및 풀다운용 메인 드라이버를 정전기로부터 보호 가능한 반도체 장치의 정전기 방전 보호회로를 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 입출력 패드를 통해 내부신호를 외부로 출력하기 위한 풀업용 출력 드라이버; 외부에서 유입된 정전기를 방전시키기 위해 고전원라인과 저전원라인 사이에 제1 정전기 방전 경로를 제공하기 위한 정전기 방전 보호부; 외부로부터 유입된 정전기를 검출하고, 그 검출결과에 따라 고전원라인과 저전원라인 사이에 제2 정전기 방전 경로를 선택적으로 제공하기 위한 정전기 방전 경로 제공부; 검출결과에 따라 고전원라인의 전압레벨과 저전원라인의 전압레벨 사이에서 예정된 전압레벨을 가지는 제어신호를 생성하기 위한 제어신호 생성부; 및 제어신호에 응답하여 풀업용 출력 드라이버의 동작을 차단하기 위한 풀업용 동작 제어부를 포함한다. 그리고 본 발명은 입출력 패드를 통해 내부신호를 외부로 출력하기 위한 풀다운용 출력 드라이버; 및 검출결과에 따라 풀다운용 출력 드라이버의 동작을 차단하기 위한 풀다운용 동작 제어부를 더 포함한다.
본 발명의 다른 일 측면에 따르면, 본 발명은제1 전원라인에 고전원전압을 공급하기 위한 제1 패드; 제2 전원라인에 저전원전압을 공급하기 위한 제2 패드; 출력단으로부터 출력되는 내부 신호를 외부로 전달하기 위한 제3 패드; 제1 전원라인과 출력단 사이에 구비되며, 제1 전원라인과 출력단 사이에 정전기 방전 경로를 제공하는 제1 정전기 방전 보호부; 제2 전원라인과 출력단 사이에 구비되며, 제2 전원라인과 출력단 사이에 정전기 방전 경로를 제공하는 제2 정전기 방전 보호부; 제1 신호라인을 통해 전달된 제1 구동 신호에 따라 출력단을 고전원전압으로 구동하여 내부 신호를 출력하기 위한 풀업용 출력 드라이버; 제1 전원라인과 제2 전원라인 사이에 구비되며, 제1 내지 제3 패드를 통해 유입된 정전기를 검출하여 정전기 검출신호를 출력하기 위한 정전기 검출부; 정전기 검출부와 병렬로 구비되며, 정전기 검출신호에 응답하여 제1 전원라인과 제2 전원라인 사이에 정전기 방전 경로를 제공하기 위한 전원 클램핑부; 정전기 검출신호에 응답하여 고전원전압과 저전원전압 사이에 예정된 전압레벨을 가지는 제어신호를 생성하기 위한 제어신호 생성부; 및 제어신호에 응답하여 제1 전원라인과 제1 신호라인을 선택적으로 접속시키기 위한 제1 스위칭부를 포함한다. 그리고 본 발명은 제2 신호라인을 통해 전달된 제2 구동 신호에 따라 출력단을 저전원전압으로 구동하여 내부 신호를 출력하기 위한 풀다운용 출력 드라이버; 및 정전기 검출신호에 응답하여 제2 전원라인과 제2 신호라인을 선택적으로 접속시키기 위한 제2 스위칭부를 더 포함한다.
본 발명은 풀업용 저항 및 풀다운용 저항을 제거함에 따라 IBIS(I/O Buffer Interface Specification) 특성이 향상되는 효과가 있다.
또한, 면적이 개선되면서도 정전기 유입시 출력 드라이버를 GPPMOS(Gate Powered PMOS)/GGNMOS(Gate Grounded NMOS)로 동작시킬 수 있는 구성을 제공함으로써, 출력 드라이버가 정전기로부터 더욱 강인성을 가지는 효과도 기대할 수 있다.
도 1은 종래의 일예에 의한 반도체 장치의 정전기 방전 보호회로의 구성도.
도 2는 종래의 다른 예에 의한 반도체 장치의 정전기 방전 보호회로의 구성도.
도 3은 종래의 또 다른 예에 의한 반도체 장치의 정전기 방전 보호회로의 구성도.
도 4는 본 발명의 실시예에 의한 반도체 장치의 정전기 방전 보호회로의 구성도.
도 5는 검출부의 RC 값 조절에 따른 풀업용 메인 드라이버의 기생 바이폴라 동작전압을 보인 전압-전류 특성 그래프.
도 6은 게이트단이 플로팅된 NMOS 트랜지스터와 게이트단 접지전압단에 접속된 NMOS의 기생 바이폴라 동작전압을 보인 전압-전류 특성 그래프.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4에는 본 발명의 실시예에 의한 반도체 장치의 정전기 방전 보호회로가 도시되어 있다.
도 4를 참조하면, 정전기 방전 보호회로(300)는 제1 전원라인(L1)에 전원전압(VDDQ)을 공급하기 위한 전원전압용 패드(302)와, 제2 전원라인(L2)에 접지전압(VSSQ)을 공급하기 위한 접지전압용 패드(304)와, 출력단(DOUT)으로부터 출력되는 데이터를 외부로 전달하기 위한 데이터 패드(306)와, 풀업용 프리 드라이버(308)의 출력에 따라 출력단(DOUT)을 전원전압(VDDQ)으로 풀업 구동하기 위한 풀업용 메인 드라이버(312)와, 풀다운용 프리 드라이버(312)의 출력에 따라 출력단(DOUT)을 접지전압(VSSQ)으로 풀다운 구동하기 위한 풀다운용 메인 드라이버(314)와, 패드들(302, 304, 306)을 통해 외부로부터 유입된 정전기를 방전시키기 위해 제1 전원라인(L1)과 제 전원라인(L2) 사이에 제1 정전기 방전 경로를 제공하기 위한 정전기 방전 보호부(316)와, 패드들(302, 304, 306)을 통해 외부로부터 유입된 정전기를 검출하여 제1 전원라인(L1)과 제2 전원라인(L2) 사이에 제2 정전기 방전 경로를 선택적으로 제공하기 위한 정전기 방전 경로 제공부(318)와, 정전기 방전 경로 제공부(318)의 정전기 검출결과에 따라 전원전압(VDDQ)과 접지전압(VSSQ) 사이에서 예정된 전압레벨을 가지는 제어신호(CONT)를 생성하기 위한 제어신호 생성부(320)와, 제어신호(CONT)에 응답하여 풀업용 메인 드라이버(310)의 동작을 차단하기 위한 풀업용 동작 제어부(322)와, 정전기 방전 경로 제공부(318)의 정전기 검출결과에 따라 풀다운용 메인 드라이버(314)의 동작을 차단하기 위한 풀다운용 동작 제어부(324)를 포함한다.
풀업용 프리 드라이버(308)는 입력된 데이터의 슬루율(slew rate)을 조절하여 제1 데이터라인(DL1)을 통해 출력하며, 풀다운용 프리 드라이버(312)는 입력된 데이터의 슬루율을 조절하여 제2 데이터라인(DL2)을 통해 출력한다. 풀업용 프리 드라이버(308) 및 풀다운용 프리 드라이버(312)는 데이터가 입력되지 않는 경우, 제1 및 제2 데이터라인(DL1, DL2)을 하이 임피던스(Hi-Z) 상태로 만든다.
풀업용 메인 드라이버(310)는 게이트단이 제1 데이터라인(DL1)에 접속되며 제1 전원라인(VDDQ)과 출력단(DOUT) 사이에 소오스단과 드레인단이 접속된 제1 PMOS 트랜지스터(P31)로 구성되며, 풀다운용 메인 드라이버(314)는 게이트단이 제2 데이터라인(DL2)에 접속되며 제2 전원라인(VSSQ)과 출력단(DOUT) 사이에 소오스단과 드레인단이 접속된 제1 NMOS 트랜지스터(N31)로 구성된다. 이와 같이 구성되는 풀업용 메인 드라이버(310) 및 풀다운용 메인 드라이버(314)는 아래에서 설명할 전원 클램핑부(318b)에 비해 DCGS(Drain Contact to Gate edge Space)가 작게 구성되며, 예컨대, 50% 사이즈로 구성되는 것이 좋다. 이는 패드들(203, 304, 306)을 통해 유입된 정전기로부터 풀업용 메인 드라이버(310) 및 풀다운용 메인 드라이버(314)의 내성을 향상시키기 위함이다.
정전기 방전 보호부(316)는 제1 전원라인(PL1)과 출력단(DOUT) 사이에 구비되어 제1 전원라인(PL1)과 출력단(DOUT) 사이에 정전기 방전 경로를 제공하는 제1 다이오드(D31)와, 제2 전원라인(PL2)과 출력단(DOUT) 사이에 구비되어 제2 전원라인(PL2)과 출력단(DOUT) 사이에 정전기 방전 경로를 제공하는 제2 다이오드(D32)로 구성된다. 제1 다이오드(D31)는 애노드가 출력단(DOUT)에 접속되고 캐소드가 제1 전원라인(PL1)에 접속된다. 제2 다이오드(D32)는 애노드가 제2 전원라인(PL2)에 접속되고 캐소드가 출력단(DOUT)에 접속된다.
정전기 방전 경로 제공부(318)는 제1 전원라인(PL1)과 제2 전원라인(PL2) 사이에 병렬로 접속된 정전기 검출부(318a)와 전원 클램핑부(318b)를 포함한다. 정전기 검출부(318a)는 패드들(302, 304, 306)을 통해 유입된 정전기를 검출하며, 그 검출결과에 따라 검출노드(ND31)를 통해 정전기 검출신호(DET)를 출력한다. 이러한 정전기 검출부(318a)는 제1 전원라인(PL1)과 검출노드(ND31) 사이에 접속된 캐패시터(C31)와, 검출노드(ND31)와 제2 전원라인(PL2) 사이에 접속된 제1 저항(R31)을 포함한다. 전원 클램핑부(318b)는 제1 전원라인(PL1)과 제2 전원라인(PL2) 사이에 정전기 방전 경로를 선택적으로 제공하기 위한 것으로, 검출신호(DET)를 게이트 입력으로 하며 제1 전원라인(PL1)과 제2 전원라인(PL2) 사이에 드레인단과 소오스단이 접속된 제2 NMOS 트랜지스터(N32)로 구성된다.
제어신호 생성부(320)는 정전기 검출부(318a)로부터 출력된 검출신호(DET)를 게이트 입력으로 하며 제어신호(CONT)가 출력되는 출력노드(ND32)와 제2 전원라인(PL2) 사이에 드레인단과 소오스단이 접속된 제3 NMOS 트랜지스터(N33)와, 제1 전원라인(PL1)과 출력노드(ND32) 사이에 접속된 제2 저항(R32)을 포함한다. 이때, 제2 저항(R32)은 N-웰(well) 구조의 저항 또는 P-웰 구조의 저항을 사용하는 것이 좋다. 이는 제2 저항(R32)을 통해 면적대비 큰 전압강하를 발생시키기 위한 것으로, 풀업용 동작 제어부(322)의 동작 속도를 향상시키기 위함이다.
풀업용 동작 제어부(322)는 제어신호(CONT)를 게이트 입력으로 하며 제1 전원라인(PL1)과 제1 데이터라인(DL1) 사이에 소오스단과 드레인단이 접속된 제2 PMOS 트랜지스터(P32)로 구성된다. 이러한 풀업용 동작 제어부(322)는 제어신호(CONT)에 응답하여 풀업용 출력 드라이버(310)를 GPPMOS(Gate Powered PMOS)로 동작시켜 풀업용 출력 드라이버(310)의 기생 바이폴라 동작전압을 높이는 역할을 수행한다.
풀다운용 동작 제어부(324)는 정전기 검출부(318a)로부터 출력된 검출신호(DET)를 게이트 입력으로 하며 제2 전원라인(PL2)과 제2 데이터라인(DL2) 사이에 소오스단과 드레인단이 접속된 제4 NMOS 트랜지스터(N34)로 구성된다. 이러한 풀다운용 동작 제어부(324)는 검출신호(DET)에 응답하여 풀다운용 출력 드라이버(314)를 GGNMOS(Gate Grounded NMOS)로 동작시켜 풀다운용 출력 드라이버(314)의 기생 바이폴라 동작전압을 높이는 역할을 수행한다.
이하, 상기와 같은 구성을 가지는 본 발명에 의한 정전기 방전 보호회로(300)의 동작을 설명한다.
먼저, 노말 동작 모드에 따른 정전기 방전 보호회로(300)의 동작을 설명한다.
노말 동작 모드에서는, 풀업용 메인 드라이버(310)가 풀업용 프리 드라이버(308)의 제어에 따라 출력단(DOUT)을 풀업 구동하고, 풀다운용 메인 드라이버(314)가 풀다운용 프리 드라이버(312)의 제어에 따라 출력단(DOUT)을 풀다운 구동한다. 이때, 정전기 방전 보호회로(300)에는 종래에 비해 풀업용 저항(R2) 및 풀다운용 저항(R3)이 없기 때문에(도 1 참조), 풀업용 메인 드라이버(310) 및 풀다운용 메인 드라이버(314)의 IBIS(I/O Buffer Interface Specification) 특성이 향상되며, 결국 출력단(DOUT)을 통해 출력되는 데이터의 입출력 특성이 향상되는 결과를 낳게 되며, 반도체 장치에 장착시 높은 호환성을 가질 수 있다.
상기와 같이 노말 동작 모드에서는 정전기 방전 보호용 소자들(316, 318, 322, 324)이 동작하지 않는다. 다시 말해, 정전기 방전 보호용 소자들(316, 318, 322, 324)은 노말 동작 모드에서 출력 드라이버(310, 314)의 동작에 영향을 미치지 않는다.
다음, 정전기 방전 모드에 따른 정전기 방전 보호회로(300)의 동작을 설명한다.
정전기 방전 모드는 전원전압 포지티브 모드(VDDQ positive mode), 전원전압 네거티브 모드(VDDQ negative mode), 접지전압 포지티브 모드(VSSQ positive mode) 및 접지전압 네거티브 모드(VSSQ negative mode)와 같이 크게 네 가지로 구분할 수 있다. 여기서, 전원전압 포지티브 모드(VDDQ positive mode)는 데이터 패드(306)를 통해 유입된 정전기를 전원전압용 패드(302)로 방전시키는 모드이고, 전원전압 네거티브 모드(VDDQ negative mode)는 전원전압용 패드(302)를 통해 유입된 정전기를 데이터 패드(306)로 방전시키는 모드이고, 접지전압 포지티브 모드(VSSQ positive mode)는 데이터 패드(306)를 통해 유입된 정전기를 접지전압용 패드(304)로 방전시키는 모드이고, 접지전압 네거티브 모드(VSSQ negative mode)는 접지전압용 패드(304)를 통해 유입된 정전기를 데이터 패드(306)로 방전시키는 모드이다. 이하에서는 정전기 방전 모드별로 동작 설명을 하기로 한다.
전원전압 포지티브 모드( VDDQ positive mode )
데이터 패드(306)를 통해 정전기가 유입되면, 제1 다이오드(D31)가 턴 온되면서 대부분의 정전기 전류가 제1 다이오드(D31)를 통해 제1 전원라인(PL1)을 거쳐 전원전압용 패드(302)로 방전된다. 이때, 데이터 패드(306)를 통해 유입된 정전기는 제1 다이오드(D31)에 의해 정전기 전압이 매우 낮게 클램핑되므로, 풀업용 메인 드라이버(310) 및 풀다운용 메인 드라이버(314)의 기생 바이폴라 동작전압을 넘지 않게 된다. 따라서, 전원전압 포지티브 모드(VDDQ positive mode)에서는 풀업용 메인 드라이버(310) 및 풀다운용 메인 드라이버(314)를 GPPMOS 및 GGNMOS 로 동작시킬 필요성이 낮다.
전원전압 네거티브 모드( VDDQ negative mode )
전원전압용 패드(302)를 통해 정전기가 유입되면, 정전기 검출부(318a)의 검출노드(ND31)의 전압레벨이 상승하게 된다. 검출노드(ND31)의 전압레벨이 상승하여 전원 클램핑부(318b), 즉 제2 NMOS 트랜지스터(N32)의 문턱 전압(예:0.7V)을 초과하게 되면, 제2 NMOS 트랜지스터(N32)는 턴 온되어 제1 전원라인(PL1)과 제2 전원라인(PL2) 사이에 정전기 방전 경로를 제공한다. 여기서, 정전기 검출부(318a)의 RC 값을 적절하게 조절하면, 전원 클램핑부(318b)의 기생 바이폴라 동작전압은 도 5에 도시된 바와 같이, 대략 5V로 낮출 수 있다.
상기와 같이 전원 클램핑부(318b)를 통해 형성된 정전기 방전 경로로 정전기 전류가 흐르게 되며, 그 정전기 전류는 제2 전원라인(PL2)을 거쳐 제2 다이오드(D32)를 통해 데이터 패드(306)로 흐르게 된다.
한편, 검출노드(ND31)의 전압레벨이 상승함에 따라 풀다운용 동작 제어부(324), 즉 제4 NMOS 트랜지스터(N34)가 턴 온되면서 풀다운용 메인 드라이버(314)를 GGNMOS로 동작시킨다. 동시에 검출노드(ND31)의 전압레벨이 상승함에 따라 제어신호 생성부(320)의 제3 NMOS 트랜지스터(N33)가 턴 온되면, 제2 저항(R32)을 통해 전압강하가 발생하여 접지전압(VSSQ) 레벨의 제어신호(CONT)가 생성된다. 그러면, 풀업용 동작 제어부(322), 즉 제2 PMOS 트랜지스터(P32)가 접지전압(VSSQ) 레벨의 제어신호(CONT)에 응답하여 턴 온되면서 풀업용 메인 드라이버(310)를 GPPMOS로 동작시킨다. 이와 같이 풀다운용 메인 드라이버(314)가 GGNMOS로 동작되고, 풀업용 메인 드라이버(310)가 GPPMOS로 동작되면, 풀다운용 메인 드라이버(314) 및 풀업용 메인 드라이버(310)의 기생 바이폴라 동작전압은 도 6에 도시된 바와 같이, 대략 6V까지 상승하게 된다.
따라서, 전원 클램핑부(318b)의 기생 바이폴라 동작전압을 5V로 조절하고, 풀다운용 메인 드라이버(314) 및 풀업용 메인 드라이버(310)의 기생 바이폴라 동작전압을 6V로 가져가면, 전원전압용 패드(302)를 통해 유입된 정전기는 정해진 정전기 방전 경로를 통해서만 흐르게 되므로, 풀업용 메인 드라이버(310) 및 풀다운용 메인 드라이버(314)는 정전기로부터 강력하게 보호된다.
한편, 제2 저항(R32)은 N-웰 또는 P-웰 구조를 가지는 저항이므로, 큰 전압강하로 인해 접지전압(VSSQ)의 제어신호(CONT)를 빠르게 생성할 수 있다. 따라서, 풀업용 동작 제어부(322)의 제어 동작을 빠르게 가져갈 수 있고, 이에 풀업용 동작 제어부(322)는 풀업용 메인 드라이버(310)를 통해 정전기 방전 경로가 형성되기 이전에 풀업용 메인 드라이버(310)를 GPPMOS로 동작시킬 수 있게 된다.
접지전압 포지티브 모드( VSSQ positive mode )
데이터 패드(306)를 통해 정전기가 유입되면, 제1 다이오드(D31)가 턴 온되면서 정전기 전류가 제1 다이오드(D31)를 통해 제1 전원라인(PL1)으로 흐르게 된다.
그러면, 정전기 검출부(318a)의 검출노드(ND31)의 전압레벨이 상승하게 된다. 검출노드(ND31)의 전압레벨이 상승하여 전원 클램핑부(318b), 즉 제2 NMOS 트랜지스터(N32)의 문턱 전압(예:0.7V)을 초과하게 되면, 제2 NMOS 트랜지스터(N32)는 턴 온되어 제1 전원라인(PL1)과 제2 전원라인(PL2) 사이에 정전기 방전 경로를 제공한다. 여기서, 정전기 검출부(318a)의 RC 값을 적절하게 조절하면, 전원 클램핑부(318b)의 기생 바이폴라 동작전압은 도 5에 도시된 바와 같이, 대략 5V로 낮출 수 있다.
상기와 같이 전원 클램핑부(318b)를 통해 형성된 정전기 방전 경로로 정전기 전류가 흐르게 되며, 그 정전기 전류는 제2 전원라인(PL2)을 통해 접지전압용 패드(304)로 흐르게 된다.
한편, 검출노드(ND31)의 전압레벨이 상승함에 따라 풀다운용 동작 제어부(324), 즉 제4 NMOS 트랜지스터(N34)가 턴 온되면서 풀다운용 메인 드라이버(314)를 GGNMOS로 동작시킨다. 동시에 검출노드(ND31)의 전압레벨이 상승함에 따라 제어신호 생성부(320)의 제3 NMOS 트랜지스터(N33)가 턴 온되면, 제2 저항(R32)을 통해 전압강하가 발생하여 접지전압(VSSQ) 레벨의 제어신호(CONT)가 생성된다. 그러면, 풀업용 동작 제어부(322), 즉 제2 PMOS 트랜지스터(P32)가 접지전압(VSSQ) 레벨의 제어신호(CONT)에 응답하여 턴 온되면서 풀업용 메인 드라이버(310)를 GPPMOS로 동작시킨다. 이와 같이 풀다운용 메인 드라이버(314)가 GGNMOS로 동작되고 풀업용 메인 드라이버(310)가 GPPMOS로 동작되면, 풀다운용 메인 드라이버(314) 및 풀업용 메인 드라이버(310)의 기생 바이폴라 동작전압은 도 6에 도시된 바와 같이, 대략 6V까지 상승하게 된다.
따라서, 전원 클램핑부(318b)의 기생 바이폴라 동작전압을 5V로 조절하고, 풀다운용 메인 드라이버(314) 및 풀업용 메인 드라이버(310)의 기생 바이폴라 동작전압을 6V로 가져가면, 전원전압용 패드(302)를 통해 유입된 정전기는 정해진 정전기 방전 경로를 통해서만 흐르게 되므로, 풀업용 메인 드라이버(310) 및 풀다운용 메인 드라이버(314)는 정전기로부터 강력하게 보호된다.
한편, 제2 저항(R32)은 앞서 언급한 바와 같이, N-웰 또는 P-웰 구조를 가지는 저항이므로, 큰 전압강하로 인해 접지전압(VSSQ)의 제어신호(CONT)를 빠르게 생성할 수 있다. 따라서, 풀업용 동작 제어부(322)의 제어 동작을 빠르게 가져갈 수 있고, 이에 풀업용 동작 제어부(322)는 풀업용 메인 드라이버(310)를 통해 정전기 방전 경로가 형성되기 이전에 풀업용 메인 드라이버(310)를 GPPMOS로 동작시킬 수 있게 된다.
접지전압 네거티브 모드( VSSQ negative mode )
접지전압용 패드(304)를 통해 정전기가 유입되면, 제2 다이오드(D32)가 턴 온되면서 대부분의 정전기 전류가 제2 다이오드(D32)를 통해 데이터 패드(306)로 방전된다. 이때, 접지전압용 패드(304)를 통해 유입된 정전기는 제2 다이오드(D32)에 의해 정전기 전압이 매우 낮게 클램핑되므로, 풀업용 메인 드라이버(310) 및 풀다운용 메인 드라이버(314)의 기생 바이폴라 동작전압을 넘지 않게 된다. 따라서, 접지전압 네거티브 모드(VSSQ negative mode)에서는 전원전압 포지티브 모드(VDDQ positive mode)와 같이, 풀업용 메인 드라이버(310) 및 풀다운용 메인 드라이버(314)를 GPPMOS 및 GGNMOS 로 동작시킬 필요성이 낮다.
이와 같은 본 발명의 실시예에 따르면, 풀업용 메인 드라이버(310) 및 풀다운용 메인 드라이버(314)의 IBIS 특성을 향상시킬 수 있고, 정전기 방전 보호회로(300)의 면적이 개선되며, 풀업용 메인 드라이버(310) 및 풀다운용 메인 드라이버(314)가 정전기로부터 강력하게 보호될 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
300 : 정전기 방전 보호회로 302 : 전원전압용 패드
304 : 접지전압용 패드 306 : 데이터 패드
308 : 풀업용 프리 드라이버 310 : 풀업용 메인 드라이버
312 : 풀다운용 프리 드라이버 314 : 풀다운용 프리 드라이버
316 : 정전기 방전 보호부 318 : 정전기 방전 경로 제공부
318a : 정전기 검출부 318b : 전원 클램핑부
320 : 제어신호 생성부 322 : 풀업용 동작 제어부
324 : 풀다운용 동작 제어부

Claims (13)

  1. 입출력 패드를 통해 내부신호를 외부로 출력하기 위한 풀업용 출력 드라이버;
    외부에서 유입된 정전기를 방전시키기 위해 고전원라인과 저전원라인 사이에 제1 정전기 방전 경로를 제공하기 위한 정전기 방전 보호부;
    상기 외부로부터 유입된 정전기를 검출하고, 그 검출결과에 따라 상기 고전원라인과 상기 저전원라인 사이에 제2 정전기 방전 경로를 선택적으로 제공하기 위한 정전기 방전 경로 제공부;
    상기 검출결과에 따라 상기 고전원라인의 전압레벨과 상기 저전원라인의 전압레벨 사이에서 예정된 전압레벨을 가지는 제어신호를 생성하기 위한 제어신호 생성부; 및
    상기 제어신호에 응답하여 상기 풀업용 출력 드라이버의 동작을 제어하기 위한 풀업용 동작 제어부
    를 포함하는 반도체 장치의 정전기 방전 보호회로.
  2. 제1항에 있어서,
    상기 입출력 패드를 통해 내부신호를 외부로 출력하기 위한 풀다운용 출력 드라이버; 및
    상기 검출결과에 따라 상기 풀다운용 출력 드라이버의 동작을 제어하기 위한 풀다운용 동작 제어부를 더 포함하는 반도체 장치의 정전기 방전 보호회로.
  3. 제1항 또는 제2항에 있어서,
    상기 풀업용 동작 제어부는 상기 제어신호에 응답하여 상기 풀업용 출력 드라이버의 동작 전압을 높이는 반도체 장치의 정전기 방전 보호회로.
  4. 제2항에 있어서,
    상기 풀다운용 동작 제어부는 상기 검출 결과에 따라 상기 풀다운용 출력 드라이버의 동작 전압을 높이는 반도체 장치의 정전기 방전 보호회로.
  5. 제1 전원라인에 고전원전압을 공급하기 위한 제1 패드;
    제2 전원라인에 저전원전압을 공급하기 위한 제2 패드;
    출력단으로부터 출력되는 내부 신호를 외부로 전달하기 위한 제3 패드;
    상기 제1 전원라인과 상기 출력단 사이에 구비되며, 상기 제1 전원라인과 상기 출력단 사이에 정전기 방전 경로를 제공하는 제1 정전기 방전 보호부;
    상기 제2 전원라인과 상기 출력단 사이에 구비되며, 상기 제2 전원라인과 상기 출력단 사이에 정전기 방전 경로를 제공하는 제2 정전기 방전 보호부;
    제1 신호라인을 통해 전달된 제1 구동 신호에 따라 상기 출력단을 상기 고전원전압으로 구동하여 상기 내부 신호를 출력하기 위한 풀업용 출력 드라이버;
    상기 제1 전원라인과 상기 제2 전원라인 사이에 구비되며, 상기 제1 내지 제3 패드를 통해 유입된 정전기를 검출하여 정전기 검출신호를 출력하기 위한 정전기 검출부;
    상기 정전기 검출부와 병렬로 구비되며, 상기 정전기 검출신호에 응답하여 상기 제1 전원라인과 상기 제2 전원라인 사이에 정전기 방전 경로를 제공하기 위한 전원 클램핑부;
    상기 정전기 검출신호에 응답하여 상기 고전원전압과 상기 저전원전압 사이에 예정된 전압레벨을 가지는 제어신호를 생성하기 위한 제어신호 생성부; 및
    상기 제어신호에 응답하여 상기 제1 전원라인과 상기 제1 신호라인을 선택적으로 접속시키기 위한 제1 스위칭부
    를 포함하는 반도체 장치의 정전기 방전 보호회로.
  6. 제5항에 있어서,
    제2 신호라인을 통해 전달된 제2 구동 신호에 따라 상기 출력단을 상기 저전원전압으로 구동하여 상기 내부 신호를 출력하기 위한 풀다운용 출력 드라이버; 및
    상기 정전기 검출신호에 응답하여 상기 제2 전원라인과 상기 제2 신호라인을 선택적으로 접속시키기 위한 제2 스위칭부를 더 포함하는 반도체 장치의 정전기 방전 보호회로.
  7. 제5항 또는 제6항에 있어서,
    상기 제1 구동 신호를 출력하기 위한 풀업용 프리 드라이버를 더 포함하며,
    상기 풀업용 프리 드라이버는 상기 내부 신호가 미출력되는 경우 하이 임피던스(Hi-Z) 상태의 제1 구동 신호를 출력하는 반도체 장치의 정전기 방전 보호회로.
  8. 제6항에 있어서,
    상기 제2 구동 신호를 출력하기 위한 풀다운용 프리 드라이버를 더 포함하며,
    상기 풀다운용 프리 드라이버는 상기 내부 신호가 미출력되는 경우 하이 임피던스(Hi-Z) 상태의 제2 구동 신호를 출력하는 반도체 장치의 정전기 방전 보호회로.
  9. 제5항 또는 제6항에 있어서,
    상기 전원 클램핑부는 제3 스위칭부로 구성되며,
    상기 제1 및 제2 스위칭부의 DCGS(Drain Contact to Gate edge Space)는 상기 제3 스위칭부의 DCGS보다 작게 구성되는 반도체 장치의 정전기 방전 보호회로.
  10. 제9항에 있어서,
    상기 제1 및 제2 스위칭부의 DCGS는 상기 제3 스위칭부의 DCGS의 50% 사이즈로 구성되는 반도체 장치의 정전기 방전 보호회로.
  11. 제5항 또는 제6항에 있어서,
    상기 제어신호 생성부는,
    상기 정전기 검출신호를 게이트 입력으로 하며, 상기 제어신호의 출력단과 상기 제2 전원라인 사이에 드레인단과 소오스단이 접속된 NMOS 트랜지스터; 및
    상기 제1 전원라인과 상기 제어신호의 출력단 사이에 접속된 저항을 포함하는 반도체 장치의 정전기 방전 보호회로.
  12. 제11항에 있어서,
    상기 저항은 N-웰(well) 구조의 저항인 반도체 장치의 정전기 방전 보호회로.
  13. 제11항에 있어서,
    상기 저항은 P-웰(well) 구조의 저항인 반도체 장치의 정전기 방전 보호회로.
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Cited By (3)

* Cited by examiner, † Cited by third party
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US9875975B2 (en) 2014-05-14 2018-01-23 Samsung Electronics Co., Ltd. Semiconductor device including electrostatic discharge circuit and operation method thereof
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