KR19990029545A - 항복전압이 다른 전계효과 트랜지스터를 통한 대량 정전기 전류방전용 보호회로 - Google Patents
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Abstract
보호회로는 고전압선 (23) 과 저전압선 (24) 사이에 직렬로 접속된 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11), 제 1 노드, 및 제 1 저항 (R11) 과, 고전압선 (23) 과 저전압선 (24) 사이에 역시 직렬로 접속된 제 2 저항 (R12), 제 2 노드, 및 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 를 가지며, 제 1 노드와 제 2 노드는 각각 n-채널 인핸스먼트형 전계효과 트랜지스터의 게이트 전극과 p-채널 인핸스먼트형 전계효과 트랜지스터의 게이트 전극에 접속되어 있고, 전계효과 트랜지스터 중 하나가 고전압선과 저전압선 사이에 인가되는 비정상적 전압에 의하여 소스 노드와 드레인 노드 사이에서 항복되면, 연관된 저항은 통과하는 항복전류에 기인하여 다른 전계효과 트랜지스터 게이트 전극에서의 전위레벨을 변화시키고 보호회로의 전류 방전 능력을 증가시키기 위하여 다른 전계효과 트랜지스터를 턴-온시킨다.
Description
본 발명은 반도체 장치에 관한 것이고, 특히 정전기에 대한 보호회로를 갖는 반도체 장치에 관한 것이다.
정전기와 같은 고전압은 반도체 집적 회로 장치의 핀에 우발적으로 인가된다. 만약 고전압이 직접적으로 집적회로의 회로 소자에 인가되면, 회로 소자는 손상을 입는다. 고전압으로부터 회로 소자를 보호하기 위하여, 일반적으로 핀과 집적회로 사이에 보호회로가 갖추어져 있다.
일반적인 보호회로의 예는 도 1 에 도시되어 있다. 집적 회로의 일부분을 형성하는 출력 데이터 버퍼 (1) 는 반도체 칩 (2) 위에 제조되고, 집적회로는 전원선 (4,5) 을 통해 핀 (6,7) 에 접속되어 있다. 고전압과 저전압이 각각 핀 (6,7) 에 공급되고, 전원선 (4,5) 은 출력 데이터 버퍼 (1) 와 집적회로의 다른 소자에 고전압과 저전압을 분배한다. 출력 데이터 버퍼 (1) 는 예를 들어 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp1) 와 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn1) 의 직렬조합과 같은 상보형 인버터로 구성된다. 신호 핀 (8) 은 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp1) 와 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn1) 사이의 공통 드레인 노드 (9) 에 접속된다. D1 과 D2 는 전계효과 트랜지스터 (Qp1,Qp2) 에 생성하는 기생 다이오드를 나타낸다.
종래 기술의 제 1 보호회로 (3) 는 클램핑 다이오드 (D3) 로 구성된다. 클램핑 다이오드 (3) 는 전원선 (4,5) 사이에 접속되고, 보호되어야 하는 출력 데이터 버퍼 (1) 보다 핀 (6,7) 에 더 가깝다. 클램핑 다이오드 (D3) 는 출력 데이터 버퍼 (1) 보다 낮은 항복전압과 내부저항을 갖는다.
정전기가 핀 (6) 의 전압을 핀 (7) 보다 높아지게 하면, 클램핑 다이오드 (D3) 는 전원선 (4) 으로부터 다른 전원선 (5) 으로 전류를 통과시켜, 정전기로부터 출력 데이터 버퍼 (1) 를 보호한다.
다른 한편, 정전기가 핀 (7) 의 전압을 핀 (6) 보다 높아지게 하면, 클램핑 다이오드 (D3) 와 기생 다이오드 (D1,D2) 는 순방향으로 바이어스되며, 다이오드 (D1,D2,D3) 는 다량의 전류를 통과시킨다. 일반적으로 다이오드는 순방향으로 바이어스 되었을 때 역방향으로 바이어스 되었을 때 보다 많은 양의 전류를 통과시킬수 있다. 이러한 이유로, 클램핑 다이오드 (D3) 와 기생 다이오드 (D1,D2) 는 손상 없이 많은 양의 전류를 방전한다.
클램핑 다이오드 (D3) 는 다이오드 접속형 전계효과 트랜지스터로 대체할 수 있다. 도 2 는 반도체 칩 (11) 위에 제조된 종래 기술의 제 2 보호회로 (10) 를 도시한다. 다른 구성 소자와 선은 도 1 에 대응하는 구성 소자와 선을 지정하는 참조 부호에 의하여 지정된다.
종래 기술의 제 2 보호회로 (10) 는 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp2) 와 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn2) 를 포함한다. p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp2) 는 전원선 (6) 과 전원선 (7) 사이에 접속된 소스-드레인 경로를 가지고, 게이트 전극은 전원선 (6) 에 접속되어 있다. 한편 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn2) 는 전원선 (7) 과 전원선 (6) 사이에 접속된 소스-드레인 경로를 가지고, 게이트 전극은 전원선 (7) 에 접속되어 있다. 그러므로 두 전계효과 트랜지스터 (Qp2,Qn2) 는 다이오드 접속형이고, 전압이 정상 범위 안에 있는 한 전류를 통과시키지 않는다. 다이오드 접속형 전계효과 트랜지스터 (Qp2,Qn2) 는 전압 클램핑 다이오드 (D3) 와 유사한 역할을 하며, 정전기로부터 출력 데이터 버퍼 (1) 를 보호한다.
종래 기술의 제 1 보호회로 고유의 제 1 문제는 집적회로의 안전과 전류 구 동 능력과의 균형이다. 자세하게는 다이오드 (D3) 는 전계효과 트랜지스터 (Qp1,Qn1) 의 항복전에 다량의 전류를 방전하기로 되어있다. 이것은 보호 다이오드 (D3) 가 전계효과 트랜지스터 (Qp1,Qn1) 보다 항복전압이 낮다는 것을 의미한다. 정격 전압전에 보호 다이오드 (D3) 의 항복이 일어나면 집적 회로는 고장을 일으키기 때문에, 보호 다이오드 (D3) 의 항복전압은 집적 회로의 정격 전압보다 높다. 다이오드 (D3) 의 제조 방법은 전계효과 트랜지스터 (Qp1,Qn1) 의 제조방법과 다르고, 두 제조 단계 중 하나의 변동은 다른 하나에 영향을 미치지 않는다. 상술된 전제에 의하여, 생산자는 전계효과 트랜지스터 (Qp1,Qn1) 의 항복전압을 집적 회로의 정격 전압보다 훨씬 높게 설계하고, 정격 전압보다 높은 항복전압은 집적회로의 안전에 공헌한다. 그렇지만 전계효과 트랜지스터 (Qp1,Qn1) 의 전류 구동 능력은 항복전압과 반비례하고, 정격 전압보다 높은 항복전압은 집적회로의 능력면으로 보면 바람직하지 않다. 그러므로 생산자들은 안전과 능력의 균형을 맞추기 위하여 고민한다. 예를 들어 정격 전압을 150V 라고 가정하면, 생산자는 보호 다이오드 (D3) 의 항복전압을 170V 로 설계할 것이다. 생산자는 수율과 항복전압의 편차를 고려하여 전계효과 트랜지스터 (Qp1,Qn2) 의 항복전압이 200V 이상이 되도록 설계할 것이다.
종래 기술의 제 1 보호회로 고유의 제 2 문제는 제조 공정의 복잡성이다. 상술된 것과 같이, 다이오드 (D3) 의 목표 항복전압은 전계효과 트랜지스터 (Qp1,Qn1) 의 정격전압과 항복전압 사이에서 조절되고, 항복전압의 조정은 추가적인 도핑 단계를 필요로 한다. 다이오드의 항복전압은 다른 불순물 영역보다 낮은 불순물 영역의 불순물 농도에 의하여 지배되고, 표준 공정의 어떤 도핑 단계의 조합도 쉽게 목표 항복전압을 달성하지 못한다.
종래 기술의 제 2 보호회로는, 제조 공정의 변동이 전계효과 트랜지스터 (Qp1,Qn1) 와 다이오드 접속형 전계효과 트랜지스터 (Qp2,Qn2) 에 균등하게 영향을 미치기 때문에, 종래 기술의 제 1 보호회로의 고유한 문제를 가지고 있지 않다. 다시말하면, 생산자는 전계효과 트랜지스터 (Qp1,Qn1) 항복전압과 다이오드 접속형 전계효과 트랜지스터 (Qp2,Qn1) 항복전압 사이에 큰 폭을 주지 않아도 된다. 예를 들어 반도체 집적회로 장치가 150V 의 정격전압을 가지고 있다. 생산자는 전계효과 트랜지스터 (Qp1,Qn1) 의 항복전압과 다이오드 접속형 전계효과 트랜지스터 (Qp2,Qn2) 의 항복전압이 각각 175V 와 170V 가 되게 설계 할 것이다. 그러므로 다이오드 접속형 전계효과 트랜지스터 (Qp2,Qn2) 의 항복전압은 전계효과 트랜지스터 (Qp1,Qn1) 의 항복전압보다 5 V 적다.
종래 기술의 제 2 보호회로의 제조 공정은 종래 기술의 제 1 보호회로의 제조 공정보다 간단하다. p-채널 인핸스먼트형 다이오드 접속형 전계효과 트랜지스터 (Qp2) 는 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp1) 와 동시에 제조되고, n-채널 인핸스먼트형 다이오드 접속형 전계효과 트랜지스터 (Qn2) 는 n-채널 인핸스먼트형 전계효과 다이오드 (Qn1) 의 제조 공정을 통해 동시에 제조된다. 항복전압을 낮추기 위하여, 다이오드 접속형 전계효과 트랜지스터 (Qp2,Qn2) 의 드레인 영역만이 전계효과 트랜지스터 (Qp1,Qn1) 의 드레인 영역보다 짧다.
종래 기술의 제 2 보호회로의 고유의 문제는 넓은 점유 면적이다. 비록 제조 공정의 변동이 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp1,Qp2) 또는 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn1,Qn2) 에 균등하게 영향을 미칠지라도, p-채널 인핸스먼트형 다이오드 접속형 전계효과 트랜지스터 (Qp2) 의 항복전압이 n-채널 인핸스먼트형 다이오드 접속형 전계효과 트랜지스터 (Qn2) 와 함께 변한다는 보장은 없다. 정전기가 전원선 (6,7) 사이에 인가될 때, 항복현상은 다이오드 접속형 전계효과 트랜지스터 (Qp2,Qn2) 중에서 낮은 항복전압을 갖는 트랜지스터에서 먼저 발생하며 먼저 전류를 통과시키고, 다른 다이오드 접속형 전계효과 트랜지스터 (Qn2,Qp2) 는 이미 손상을 입은 다이오드 접속형 전계효과 트랜지스터의 저항에 기인하는 전압 상승을 통해 그 자신의 항복전압에 도달할 때에 비로서 정전기 전류를 통과시키기 시작한다. 그렇게 되더라도, 먼저 손상을 입은 다이오드 접속형 전계효과 트랜지스터는 다른 다이오드 접속형 전계효과 트랜지스터 보다 많은 양의 전류를 통과시킨다. 만약 항복전압이 다이오드 접속형 전계효과 트랜지스터 (Qp2,Qn2) 사이에서 크게 차이가 나면, 하나의 다이오드 접속형 전계효과 트랜지스터를 통과하는 전류의 양과 다른 다이오드 접속형 전계효과 트랜지스터를 통과하는 전류의 양 사이에서는 큰 차이가 관측된다. 이에 생산자는 다이오드 접속형 전계효과 트랜지스터 (Qp2,Qn2) 중 하나가 허용된 범위 안에서 최고의 항복전압을 가지고 다른 트랜지스터가 허용 범위 안에서 최저의 항복전압을 갖는다는 조건하에서, 정전기 전류를 충분히 방전할 수 있는 높은 전류 구동 능력을 달성하는 것이 필수적이다. 만약 허용 범위가 목표 항복전압의 ±15V 이면, 예를 들어 175±15 V, 다이오드 접속형 전계효과 트랜지스터 (Qp2,Qn2) 중 하나는 190V 의 항복전압을 가지고 다른 하나는 160V 의 항복전압을 가진다. 이는, 다이오드 접속형 전계효과 트랜지스터 (Qn2,Qp2) 중 하나는 모든 정전기 전류를 통과시키도록 되어있다는 것을 의미한다. 그러므로 생산자는 각 다이오드 접속형 전계효과 트랜지스터 (Qp2,Qn2) 에 높은 전류 구동 능력을 주고, 큰 다이오드 접속형 전계효과 트랜지스터 (Qp2,Qn2) 는 넓은 면적을 점유한다.
본 발명의 중요한 목적은, 전류 방전 능력을 저하시키지 않고 점유 면적을 감소시키거나, 점유 면적의 증가없이 전류 구동 능력을 증가시키는 보호회로를 제공하는 것이다.
이 목적을 달성하기 위하여, 본 발명은 항복된 전계효과 트랜지스터 뿐만 아니라 항복전류에 의하여 턴-온되는 다른 전계효과 트랜지스터를 통해서도 전류를 방전하는 것을 제안한다.
본 발명의 한 실시예에 따르면, 전위레벨이 서로 다른 제 1 전원선과 제 2 전원선 사이에 전기적으로 접속되고, 비정상적인 전압이 제 1 전원선과 제 2 전원선에 공급되면 제 1 전력선에서 제 2 전원선으로 전류를 방전하기 위하여 턴-온되는 전계효과 트랜지스터를 포함하는 비정상적 전압에서 주 회로를 보호하기 위한 보호회로가 제공된다.
도 1 은 종래 기술의 제 1 보호회로의 구성을 나타내는 회로도.
도 2 는 종래 기술의 제 2 보호회로의 구성을 나타내는 회로도.
도 3 은 본 발명에 따르는 보호회로의 구성을 나타내는 회로도.
도 4 는 고전력선과 저전력선 사이의 전압-전류의 특성을 나타내는 회로도.
도 5 는 본 발명에 따르는 다른 보호회로의 구성을 나타내는 회로도.
도 6 은 본 발명에 따르는 또 다른 보호회로의 구성을 나타내는 회로도.
*도면의 주요부분에 대한 부호의 설명*
20 : 보호회로 21 : 반도체 칩
22 : 내부 회로 22a : 출력 데이터 버퍼
22b : 공통 드레인 노드 22c : 기생 다이오드
22d : 기생 다이오드
23,24 : 전원선 25,26 :전력 핀
27 : 데이터 핀
Qp10 : p-채널 인핸스먼트형 전계효과 트랜지스터
Qn10 : n-채널 인핸스먼트형 전계효과 트랜지스터
Sin : 입력 데이터 신호 Sout : 출력 데이터 신호
Qp11 : p-채널 인핸스먼트형 전계효과 트랜지스터
Qn11 : n-채널 인핸스먼트형 전계효과 트랜지스터
R11 : 저항소자 R12 : 저항소자
N20 : 드레인 노드 N21 : 드레인 노드
PL1 : 곡선 SB1 : 스냅백
BK1 : 항복점 BK2 : 항복점
Ip : 분지 전류 In : 분지 전류
30 : 보호회로 31 : 반도체 칩
40 : 보호회로 40a : 클램핑 다이오드
41 : 반도체 칩
(제 1 실시예)
도 3 을 참조하면, 본 발명의 실시예인 보호회로 (20) 는 내부 회로 (22)와 함께 반도체 칩 (21) 위에 집적되어 있다. 보호회로 (20) 는 정전기와 같은 비정상적 고전위로부터 내부회로 (22) 를 보호한다. 내부회로 (22) 는 전원선 (23,24) 으로부터 전력을 공급받는 출력 데이터 버퍼 (22a) 를 포함하고, 고전압과 저전압은 전력 핀 (25,26) 으로부터 전원선 (23,24) 에 각각 공급된다. p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp10) 와 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn10) 의 직렬 조합은 출력 데이터 버퍼의 역할을 하고, 전원선 (23) 과 전원선 (24) 사이에 접속되어 있다. p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp10) 와 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn10) 는 입력 데이터 신호 (Sin) 에 따라 공통 드레인 노드 (22b) 에 출력 데이터 신호 (Sout) 를 생성한다. 출력 데이터 신호 (Sout) 는 공통 데이터 노드 (Sin) 로부터 데이터 핀 (27) 에 제공된다. 이 경우에 데이터 핀 (27) 은 플라스마 표시 장치의 데이터 선중의 하나에 접속되고, 출력 데이터 신호 (Sout) 가 플라스마 표시 장치를 구동시킨다. p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp10) 는 기생 다이오드 (22c) 를 동반하고, 다른 기생 다이오드 (22d) 는 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn10) 와 결합 되어있다.
보호회로 (20) 는 전원선 (23) 과 (24) 사이에 직렬로 접속되어 있는 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11) 와 저항소자 (R11), 및 직렬로 접속되어 있는 저항소자 (R12) 와 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 를 포함한다. p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11) 의 게이트 전극은 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 의 드레인 노드 (N20) 와 접속 되어있고, p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11) 의 드레인 노드 (N21) 는 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 의 게이트 전극에 접속되어 있다. 저항 소자 (R11,R12) 는 각각 폴리실리콘 스트립으로 구현된다.
p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp10) 와 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn10) 는 구조적인 면에서 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11) 와 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 와 유사하다. 이 경우에 전계효과 트랜지스터 (Qp10,Qn10,Qp11,Qn11) 는 각 전극과 각 채널 영역사이에 각각의 게이트 절연층을 가진다. 전계효과 트랜지스터 (Qp11,Qn11) 의 목표 항복전압은 전계효과 트랜지스터 (Qp10,Qn10) 의 목표 항복전압보다 낮다. 이러한 이유로 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11) 와 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 는 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp10) 의 드레인 노드와 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn10) 의 드레인 노드보다 짧은 각각의 드레인 영역을 가진다. p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp10) 와 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11) 는 반도체 칩 (21) 위에 동시에 제조되고, n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn10) 는 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 와 동시에 제조된다. 만약 제조 공정에서 변동이 일어나더라도, p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp10,Qp11) 사이에서, 또는 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn10,Qn11) 사이에서 영향은 함께 나누어 갔게 된다. 이러한 이유로, p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp10,Qp11) 중 하나의 항복전압이 목표 항복전압으로 부터 오프셋되면, 다른 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp10,Qp11) 의 항복전압도 역시 목표 항복전압에서 오프셋된다. 이와 유사하게, 하나의 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn10,Qn11) 의 항복전압이 목표 항복전압에서 오프셋되면, 다른 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11,Qn10) 의 항복전압 역시 목표 항복전압에서 오프셋된다. 그러므로 공정의 변동은 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp10,Qp11) 사이, 또는 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn10,Qn11) 에 균등하게 영향을 미친다.
상술된 것처럼 반도체 집적 회로는 플라스마 표시 장치에 접속되고, 정격 전압은 150 V 이다. 전계효과 트랜지스터 (Qp10,Qn10) 의 목표 항복전압은 175V 로 설계되고, 전계효과 트랜지스터 (Qp11,Qn11) 는 드레인 영역의 길이를 감소시킴으로서 170 V 의 목표 항복전압을 가지도록 설계된다. 생산자는 전계효과 트랜지스터 (Qp11,Qn11) 의 항복전압의 편차가 ±15 V 로 예상한다.
이하 설명에서는 하나의 전계효과 트랜지스터 (Qp11,Qn11) 의 항복전압은 목표 항복전압에서 165V 로 오프셋된다고 가정하고, 전계효과 트랜지스터는 저 항복 전계효과 트랜지스터 라고 불린다. 저 항복 전계효과 트랜지스터 보다 높은 항복전압을 갖는 전계효과 트랜지스터는 고 항복 전계효과 트랜지스터 라고 불린다. 비정상적인 양전압과 비정상적인 음전압이 핀 (25,26) 에 각각 인가되면 저 항복 전계효과 트랜지스터는 전류를 통과시키기 위하여 항복되고, 연관된 저항 (R11,R12) 은 전류에 대한 저항을 제공한다. 전류가 60 mA 가 되면 연관된 저항 (R11,R12) 은 고 항복 전계효과 트랜지스터의 게이트 전극과 소스 노드 사이의 전위를 증가시키고 고 항복 전계효과 트랜지스터의 턴-온을 일으킨다. 저항 (R11) 은 전계효과 트랜지스터 (Qp11) 를 통과하는 전류에 기인하여 전계효과 트랜지스터 (Qn11) 게이트 전극에서의 전위차를 증가시키고, 다른 저항 (R12) 은 전계효과 트랜지스터 (Qn11) 를 통과하는 전류에 기인하여 전계효과 트랜지스터 (Qp11) 게이트 전극에서의 전위레벨을 감소시킨다. 그러므로 정궤환 시스템은 보호회로 (20) 에서 발생하며, 곡선 (PL1) 이 가리키는 것과 같이 (도 4 참조) 전계효과 트랜지스터 (Qp11,Qn11) 를 통과하는 전류를 증가시킨다. 곡선 (PL1) 은 스냅백 (SB1) 이 60 mA 에서 시작하는 것을 보여 준다. 증가된 전류는 보호회로 (20) 를 항복점 (BK1) 에 달하게 한다. 만약 저항 (R11,R12) 이 0 Ω 이면, 보호회로 (20) 는 종래 기술의 제 2 보호회로 (10) 와 유사하며 즉시 항복점 (BK2) 에 달한다. 항복점 (BK1) 에서의 전류는 500 mA 이고 항복점 (BK2) 의 전류는 60 mA 이다. 그러므로 보호회로 (20) 는 종래 기술의 제 2 보호회로 (10) 의 전류 구동 능력보다 적어도 8 배 이상을 가지고 있다.
보호회로 (20) 는 다음과 같이 형성된다. 먼저, 생산자는 반도체 집적회로 장치의 보장된 정격 값을 토대로 보호회로 (20)의 최고 전류 방전 능력을 결정한다. 이 경우 최고 전류 방전 능력은 500 mA 이다. 최고 전류, 예를 들어 500 mA, 는 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11) 와 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 사이에서 분지된다.
다음, 생산자는 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11) 를 통과하는 분지 전류 (Ip) 와 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 를 통과하는 분지 전류 (In) 사이의 비율을 결정한다. 생산자는 다음 조건을 고려한다. 첫째, 전계효과 트랜지스터 (Qp11,Qn11)에 의하여 점유되는 전체 면적은 가능한 한 좁은 게 바람직하다. 둘째, 보장된 정격 전압보다 높은 비정상적 전압조건하에서 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11) 의 항복가능성은 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 의 항복가능성과 거의 동등한한 것이 적절하다. 이 경우 분지 전류(Ip) 와 분지 전류 (In) 의 비율은 2 : 3 로 가정되며, p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11) 와 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 는 항복직전에 각각 200 mA 와 300mA의 전류를 통과시킨다. 그러므로 생산자는 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11) 의 게이트 폭과 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 의 게이트 폭을 전계효과 트랜지스터 (Qp11,Qn11) 가 각각 200 mA 와 300 mA 를 통과시키는 식으로 결정한다.
계속해서 생산자는 저항 (R11,R12) 을 설계한다. 생산자는 저 항복 전계효과 트랜지스터의 항복과 스냅백 (SB1) 의 시작점과의 전류의 차이를 고려한다. 만약 스냅백 (SB1) 의 시작점이 너무 작으면, 보호회로 (20) 는 정전유도에 의한 잡음에 너무 민감해 지고, 기능 장애를 겪는다. 한편 스냅백 (SB1) 의 시작점이 너무 크면, 보호회로 (20) 는 스냅백 (SB1) 전에 항복점 (BK2) 에 도달하고, 저 항복 전계효과 트랜지스터는 항복된다. 이런 이유로, 생산자는 스냅백의 시작점 (SB1) 과 전계효과 트랜지스터 (Qp11,Qn11) 중 하나의 트랜지스터 항복점 사이에 적당한 폭을 둔다. 만약 전계효과 트랜지스터 (Qp11,Qn11) 중 하나의 트랜지스터가 상술된 조건 (예를 들어 적당한 폭) 을 충족시키지 않으면, 생산자는 조건을 충족할 때까지 전계효과 트랜지스터의 게이트 폭을 증가시킨다.
저항 (R11) 은 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 의 임계전압과 보호회로 (20) 가 항복을 유지하는 전류 사이의 나눗셈의 몫과 동등한 저항을 가지도록 설계된다. 이 경우 전류는 60 mA 이다. 만약 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 의 임계전압이 6.0 V 면, 저항 (R11)은 100 Ω 이 되게 설계된다. 다른 저항 (R12) 도 유사하게 설계되고, p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11) 의 임계전압과 전류, 예를 들어 60 mA, 사이의 나눗셈의 몫과 동등한 저항 값을 가진다. 만약 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11) 의 임계저항이 6.0 V 면, 저항 (R12) 은 100 Ω이 되게 설계된다. 저항 (R11,R12) 은 각각 200mA와 300mA인 분지 전류 (Ip,In) 를 견디도록 되어있다. 비정상적인 전압은 펄스와 같은 것이고, 저항 (R11,R12) 은 직류 전류 200, 300 mA 를 통과시키지 않게 되어있다. 이런 이유로, 폴리실리콘 저항 (R11,R12) 은 두께 0.6 ㎛, 폭 10 ㎛, 길이 25 ㎛ 이다.
계속되는 설명에서 이해되겠지만, 종래 기술의 제 2 보호회로는 단지 60 mA 를 통과시키고, 본 발명에 따르는 보호회로 (20) 는 500 mA를 통과시키는데, 이는 적어도 종래 기술의 제 2 보호회로 보다 적어도 8 배의 전류이다. 만약 반도체 집적 회로 장치가 종래 기술의 제 2 보호회로 만큼의 전류를 보호회로 (20) 가 통과시키기를 바란다면, 보호회로는 오직 종래 기술의 제 2 보호회로의 면적의 ⅛ 을 소비한다.
(제 2 실시예)
도 5 는 본 발명의 실시예인 보호회로 (30) 를 도시한다. 보호회로 (30) 는 내부회로 (22) 와 함께 반도체 칩 (31) 위에 집적된다. 저항 (R11) 은 보호회로 (30) 에서 제거되고, 다른 구성 소자와 선은 보호회로 (20) 에 대응하는 구성 소자와 선을 지정하는 동일한 참조 부호에 의하여 지정된다. 만약 전계효과 트랜지스터 (Qp11,Qn11) 의 항복전압 사이의 관계가 공지되고 정격 전압이 대단히 높지 않으면, 생산자는 보호회로 (20) 에서 저항 (R11)을 제거할 수 있다. p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11) 의 항복전압이 65 V 이고, n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 의 항복전압은 55V 이다.
정궤환이 보호회로 (30) 에서 일어나지 않으므로, 보호회로 (30) 의 전압-전류 특성에서 스냅백은 일어나지 않는다. 그렇지만 저 항복 전계효과 트랜지스터, 예를 들어 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 가 항복되면 항복전류는 p-채널 인핸스먼트형의 게이트 전극에서 전위레벨을 내려가게 하고, p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11) 는 턴-온된다. 그러면 두 전계효과 트랜지스터 (Qp11,Qn11) 은 비정상적인 전압에 기인하는 전류를 방전한다. 이 결과로 보호회로 (30) 는 종래 기술의 제 2 보호회로의 전류 방전 능력보다 큰 전류 방전 능력을 달성한다. 게다가 보호회로 (30) 는 전압-전류 특성에서 스냅백 (SB1) 을 가지고 있지 않기 때문에 전원선 사이에 반 래치-업의 엄격한 조건하에 설계된 반도체 집적 회로에 적절하다. 보호회로 (30) 는 저항 (R11) 을 포함하지 않기 때문에 보호회로 (20) 보다 좁은 면적을 차지한다.
(제 3 실시예)
도 6 은 내부 회로 (22)와 함께 반도체 칩 (41)에 집적된 보호회로 (40) 를 도시한다. 전계효과 트랜지스터의 게이트 절연층이 굉장히 얇으면, 게이트-소스 항복전압은 소스-드레인 항복전압보다 낮고, 보호회로 (40) 는 보호회로 (20) 보다 더 적절하다.
클램핑 다이오드 (40a) 는 보호회로 (20) 에 추가되고, 다른 구성 소자와 선은 제 1 실시예에 대응하는 구성 소자와 선을 지정하는 동일한 참조 부호에 의하여 지정된다. n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 는 p-채널 인핸스먼트형 전계효과 트랜지스터 (Qp11) 보다 항복전압이 낮다. 클램핑 다이오드 (40a) 는 전원선 (24) 과 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 의 게이트 전극 사이에 접속되어 있다. 비록 항복전류가 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 게이트 전극에서의 전위레벨의 증가를 일으켜도, 클램핑 다이오드 (40a) 는 클래핑 전압에서의 전위레벨을 게이트-소스 항복전압보다 낮게 유지한다. 이런 이유에서 n-채널 인핸스먼트형 전계효과 트랜지스터 (Qn11) 는 제 1 실시예와 관련하여 설명된 것과 같이 작용한다.
계속되는 설명에서 이해되겠지만, 저 저항 전계효과 트랜지스터 를 통과하는 항복전류는 고 항복 전계효과 트랜지스터를 턴-온시킨다. 비정상적인 전압은 저 및 고 항복 전계효과 트랜지스터를 모두 통과하며, 본 발명에 따르는 보호회로의 전류 방전 능력은 향상된다. 한편으로는 본 발명에 따르는 보호회로는 전류 방전 능력의 감소없이 종래 기술의 제 2 보호회로보다 좁은 면적을 차지한다.
보호회로가 정궤환 시스템을 형성하면, 생산자는 어떤 전계효과 트랜지스터가 낮은 항복전압을 갖는지를 결정할 필요가 없기 때문에 쉽게 보호회로를 설계한다. 게다가 제조 공정의 변동이 전계효과 트랜지스터의 항복전압에 불균등하게 영향을 미치더라도, 정궤환 시스템은 저 항복 전계효과 트랜지스터의 항복 후에 고항복전계효과 트랜지스터를 턴-온시킨다. 정궤환 시스템은 고항복전계효과 트랜지스터의 턴-온후에 분지 전류를 증가시킨다. 이 결과로 정궤환 시스템을 갖는 보호회로는 전류 방전 능력을 향상시킨다.
본 발명에 따르는 보호회로는 제조 공정에 추가적인 단계를 필요로 하지 않는다. 비록 보호회로가 예를 들어 (반도체 집적 회로의 정격전압) (보호회로의 전계효과 트랜지스터의 항복전압) (보호되어야할 전계효과 트랜지스터의 항복전압) 와 같은 관계를 필요로 하더라도, 보호회로의 전계효과 트랜지스터의 트랜지스터 특징은 보호되어야할 전계효과 트랜지스터의 트랜지스터 특징과 연관되어 있다. 이런 이유로 보호되어야할 전계효과 트랜지스터의 항복전압이 반도체 집적 회로의 정격전압보다 높을 필요가 없다. 이는 생산자가 보호되어야할 전계효과 트랜지스터에 종래 기술보다 높은 전류 구동 능력을 줄 수있다. 그러므로 본 발명은 종래 기술의 제 2 보호회로의 이점을 잃지 안으면서도 보호회로의 점유 면적을 종래 기술의 점유 면적보다 좁게 만들 수 있다.
본 발명의 반도체 집적회로의 보호회로는, 외래 비정상적인 전압에 의한 전류를 방전하고, 종래의 보호회로와 동일 점유면적 또는 더 작은 점유면적에서도 종래 보호회로보다 높은 보호 능력을 갖는다.
본 발명의 특별한 실시예가 제공되었지만, 당해 기술 분야의 전문가들은 본 발명의 사상과 범위를 벗어나지 않고도 여러 변경 및 변형이 가능 하다는 것을 알수 있을것이다.
Claims (17)
- 서로 다른 전위 레벨을 갖는 제 1 전원선 (23) 과 제 2 전원선 (24) 사이에 전기적으로 접속되고, 비정상적인 전압이 상기 제 1 전원선 (23) 과 상기 제 2 전원선 (24) 사이에 인가되면 상기 제 1 전원선 (23) 에서 상기 제 2 전원선 (24) 으로 전류를 방전하도록 턴-온되는 제 1 전계효과 트랜지스터 (Qp11) 를 포함하는 것을 특징으로 하는 비정상적인 전압으로부터 주 회로 (22) 를 보호하는 보호회로.
- 제 1 항에 있어서,상기 제 1 전계효과 트랜지스터 (Qp11) 는 상기 제 1 전원선 (23) 과 상기 제 2 전원선 (24) 사이에 접속된 두개의 방전 경로 중 하나의 일부분을 형성하며, 상기 두개의 방전 경로 중 나머지 하나는 소스 노드와 드레인 노드 사이의 항복을 통해 상기 전류의 일부분 (In) 을 통과시키는 제 2 전계효과 트랜지스터 (Qn11) 를 포함하는 것을 특징으로 하는 보호회로.
- 제 2 항에 있어서,상기 두개의 방전 경로 중 상기 나머지 하나의 방전 경로는 상기 전류의 상기 일부분 (In) 을 상기 제 1 전계효과 트랜지스터 (Qp11) 의 게이트 전극에서 게이트 전압으로 변환시키기 위하여, 상기 제 2 전계효과 트랜지스터 (Qn11) 와 직렬로 접속된 전류-전압 변환 수단 (R12) 을 더 포함하여, 상기 제 1 전계효과 트랜지스터 (Qp11) 가 턴-온되게 하는 것을 특징으로 하는 보호회로.
- 제 3 항에 있어서,상기 제 1 전계효과 트랜지스터 (Qp11) 는 상기 제 2 전계효과 트랜지스터 (Qn11) 와 채널 도전형이 다른 것을 특징으로 하는 보호회로.
- 제 3 항에 있어서,상기 전류-전압 변환 수단이 저항 (R12) 으로 형성되는 것을 특징으로 하는 보호회로.
- 제 5 항에 있어서,상기 저항 (R12) 은 상기 제 1 전원선 (23) 과 n-형 인핸스먼트형 채널을 구비하는 상기 제 2 전계효과 트랜지스터 (Qn11) 의 드레인 노드 사이에 접속되고, 상기 제 2 전계효과 트랜지스터 (Qn11) 와 채널 도전형이 반대인 상기 제 1 전계효과 트랜지스터 (Qp11) 의 게이트 전극은 상기 저항 (R12) 과 상기 제 2 전계효과 트랜지스터 (Qn11) 사이의 노드에 접속되는 것을 특징으로 하는 보호회로.
- 제 2 항에 있어서,상기 두개의 방전 경로 중 상기 하나는 상기 제 1 전계효과 트랜지스터 (Qp11) 를 통과하는 상기 전류의 다른 부분 (Ip) 에 기인하여 상기 제 2 전계효과 트랜지스터 (Qn11) 게이트 전극에서의 전위레벨을 변화시키기 위하여, 상기 제 1 전계효과 트랜지스터 (Qp11) 에 직렬로 접속되는 제 1 전류-전압 변환 수단 (R11) 을 더 포함하며, 상기 두개의 방전 경로 중 상기 나머지 하나는 상기 전류의 상기 부분 (In) 에 기인하여 상기 제 1 전계효과 트랜지스터 (Qp11) 게이트 전극에서의 전위레벨을 변화시키기 위하여, 상기 제 2 전계효과 트랜지스터 (Qn11) 에 직렬로 접속되는 제 2 전류-전압 변환 수단 (R12) 을 더 포함하는 것을 특징으로 하는 보호회로.
- 제 7 항에 있어서,상기 제 1 전계효과 트랜지스터 (Qp11), 상기 제 1 전류-전압 변환 수단 (R11), 상기 제 2 전계효과 트랜지스터 (Qn11), 및 상기 제 2 전류-전압 변환 수단 (R12) 이 조합하여 상기 보호회로의 전류 방전 능력을 향상하는 정궤환 시스템을 형성하는 것을 특징으로 하는 보호회로.
- 제 7 항에 있어서,상기 제 1 전류-전압 변환 수단과 상기 제 2 전류-전압 변환 수단이 각각 제 1 저항 (R11) 과 제 2 저항 (R12) 으로 형성되는 것을 특징으로 하는 보호회로.
- 제 9 항에 있어서,상기 제 1 저항 (R11) 은 상기 제 2 전원선 (24) 과 p-형 인핸스먼트형 채널을 가지는 상기 제 1 전계효과 트랜지스터 (Qp11) 의 드레인 노드 사이에 접속되고, 상기 제 2 저항 (R12) 은 상기 제 1 전원선 (23) 과 n-형 인핸스먼트형 채널을 가지는 상기 제 2 전계효과 트랜지스터 (Qn11) 의 드레인 노드 사이에 접속되는 것을 특징으로 하는 보호회로.
- 제 10 항에 있어서,상기 제 1 전계효과 트랜지스터 (Qp11) 의 게이트 전극이 상기 제 2 저항 (R12) 과 상기 제 2 전계효과 트랜지스터 (Qn11) 사이의 제 1 노드에 접속되고, 상기 제 2 전계효과 트랜지스터 (Qn11) 의 게이트 전극이 상기 제 1 저항 (R11) 과 상기 제 1 전계효과 트랜지스터 (Qp11) 사이의 제 2 노드에 접속되는 것을 특징으로 하는 보호회로.
- 제 7 항에 있어서,상기 제 2 전계효과 트랜지스터의 게이트 전극에서의 전위레벨을 상기 제 2 전계효과 트랜지스터의 상기 게이트 전극과 상기 소스 노드 사이의 항복전압보다 낮게 제한하기 위하여, 상기 제 2 전원선 (24) 과 상기 제 2 전계효과 트랜지스터 (Qn11) 의 게이트 전극 사이에 접속된 클램핑 다이오드 (40a) 를 더 포함하는 것을 특징으로 하는 보호회로.
- 제 12 항에 있어서,상기 제 1 전계효과 트랜지스터 (Qp11), 상기 제 1 전류-전압 변환 수단 (R11), 상기 제 2 전계효과 트랜지스터 (Qn11), 및 상기 제 2 전류-전압 변환 수단 (R12) 이 조합하여 상기 보호회로의 전류 방전 능력을 향상하는 정궤환 시스템을 형성하는 것을 특징으로 하는 보호회로.
- 제 12 항에 있어서,상기 제 1 전류-전압 변환 수단과 상기 제 2 전류-전압 변환 수단이 각각 제 1 저항 (R11) 과 제 2 저항 (R12) 으로 형성되는 것을 특징으로 하는 보호회로.
- 제 14 항에 있어서,상기 제 1 저항 (R11) 이 상기 제 2 전원선 (24) 과 p-형 인핸스먼트형 채널을 가지는 상기 제 1 전계효과 트랜지스터 (Qp11) 의 드레인 노드 사이에 접속되고, 상기 제 2 저항 (R12) 이 상기 제 1 전원선 (23) 과 n-형 인핸스먼트형 채널을 가지는 제 2 전계효과 트랜지스터 (Qn11) 의 드레인 노드사이에 접속되고, 상기 클램핑 다이오드 (40a) 가 상기 제 2 전원선 (24) 에 접속된 음극과 상기 제 2 전계효과 트랜지스터 (Qn11) 의 게이트 전극에 접속된 양극을 가지는 것을 특징으로 하는 보호회로.
- 제 15 항에 있어서,상기 제 1 전계효과 트랜지스터 (Qp11) 의 게이트 전극이 상기 제 2 저항 (R12) 과 상기 제 2 전계효과 트랜지스터 (Qn11) 사이의 제 1 노드에 접속되고, 상기 제 2 전계효과 트랜지스터 (Qn11) 의 게이트 전극이 상기 제 1 저항 (R11) 과 상기 제 1 전계효과 트랜지스터 (Qp11) 사이의 제 2 노드에 접속된 것을 특징으로 하는 보호회로.
- 제 15 항에 있어서,상기 클램핑 다이오드 (40a) 는, 상기 제 1 전계효과 트랜지스터 (Qp11) 의 항복전압보다 낮은 상기 제 2 전계효과 트랜지스터 (Qn11) 의 게이트-소스 항복전압보다 낮은 클램핑 전압을 구비하는 것을 특징으로 하는 보호회로.
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