JP3235375B2 - パワ−素子駆動装置 - Google Patents
パワ−素子駆動装置Info
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- JP3235375B2 JP3235375B2 JP26725194A JP26725194A JP3235375B2 JP 3235375 B2 JP3235375 B2 JP 3235375B2 JP 26725194 A JP26725194 A JP 26725194A JP 26725194 A JP26725194 A JP 26725194A JP 3235375 B2 JP3235375 B2 JP 3235375B2
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- power
- gate
- switching element
- control
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- Electronic Switches (AREA)
Description
【0001】
【産業上の利用分野】本発明は、MOSFETなどのパ
ワ−素子を駆動するパワ−素子駆動装置に関する。
ワ−素子を駆動するパワ−素子駆動装置に関する。
【0002】
【従来の技術】本発明に係る従来例を図4に示す。
【0003】本回路は、パワ−素子(例えばMOSFE
T)(Q1 )のゲ−ト・ソ−ス間に並列接続したツェナ
−ダイオ−ドZD1 と、ツェナ−ダイオ−ドZD1 に並
列接続した第1ゲート電圧制御抵抗R1 と、MOSFE
T(Q1 )のゲ−トに直列接続された第2ゲート電圧制
御抵抗R2 と、第2ゲ−ト電圧制御抵抗R2 を介して第
1ゲ−ト電圧制御抵抗R1 に並列接続されたスイッチン
グ素子(例えばPNPトランジスタ)Tr1 と、PNP
トランジスタTr1 のエミッタ端子,制御電源1間に直
列接続された第1オフ電圧保持抵抗R3 と、PNPトラ
ンジスタTr1のベ−ス端子,制御電源1間に直列接続
された第2オフ電圧保持抵抗R4 とから構成される。
T)(Q1 )のゲ−ト・ソ−ス間に並列接続したツェナ
−ダイオ−ドZD1 と、ツェナ−ダイオ−ドZD1 に並
列接続した第1ゲート電圧制御抵抗R1 と、MOSFE
T(Q1 )のゲ−トに直列接続された第2ゲート電圧制
御抵抗R2 と、第2ゲ−ト電圧制御抵抗R2 を介して第
1ゲ−ト電圧制御抵抗R1 に並列接続されたスイッチン
グ素子(例えばPNPトランジスタ)Tr1 と、PNP
トランジスタTr1 のエミッタ端子,制御電源1間に直
列接続された第1オフ電圧保持抵抗R3 と、PNPトラ
ンジスタTr1のベ−ス端子,制御電源1間に直列接続
された第2オフ電圧保持抵抗R4 とから構成される。
【0004】次に、本回路の動作を簡単に説明する。制
御電源1から高電圧が出力されると、PNPトランジス
タTr1 のベ−ス端子の電位の方がPNPトランジスタ
Tr1 のエミッタ端子の電位よりも高くなるので、PN
PトランジスタTr1 はオフされて、MOSFET(Q
1 )のゲート端子に順バイアス電圧が印加され、MOS
FET(Q1 )はオンする。制御電源1から零電圧が出
力されると、PNPトランジスタTr1 のベ−ス端子の
電位の方がPNPトランジスタTr1 のエミッタ端子の
電位よりも低くなるので、PNPトランジスタTr1 は
オンされ、MOSFET(Q1 )のゲート端子に零電圧
が印加されて、MOSFET(Q1 )はオフする。
御電源1から高電圧が出力されると、PNPトランジス
タTr1 のベ−ス端子の電位の方がPNPトランジスタ
Tr1 のエミッタ端子の電位よりも高くなるので、PN
PトランジスタTr1 はオフされて、MOSFET(Q
1 )のゲート端子に順バイアス電圧が印加され、MOS
FET(Q1 )はオンする。制御電源1から零電圧が出
力されると、PNPトランジスタTr1 のベ−ス端子の
電位の方がPNPトランジスタTr1 のエミッタ端子の
電位よりも低くなるので、PNPトランジスタTr1 は
オンされ、MOSFET(Q1 )のゲート端子に零電圧
が印加されて、MOSFET(Q1 )はオフする。
【0005】
【発明が解決しようとする課題】しかし、上記従来例に
於いては、MOSFET(Q1 )に大きなストレスが印
加されるなどしてMOSFET(Q1 )が素子破壊し
て、MOSFET(Q1 )のドレイン・ソ−ス間及びド
レイン・ゲ−ト間が短絡すると、ツェナ−ダイオ−ドZ
D1 ,PNPトランジスタTr1 ,制御電源1などに大
きなストレスが印加されて、ツェナ−ダイオ−ドZ
D1 ,PNPトランジスタTr1 ,制御電源1などの劣
化が起こる、という問題が生じる。
於いては、MOSFET(Q1 )に大きなストレスが印
加されるなどしてMOSFET(Q1 )が素子破壊し
て、MOSFET(Q1 )のドレイン・ソ−ス間及びド
レイン・ゲ−ト間が短絡すると、ツェナ−ダイオ−ドZ
D1 ,PNPトランジスタTr1 ,制御電源1などに大
きなストレスが印加されて、ツェナ−ダイオ−ドZ
D1 ,PNPトランジスタTr1 ,制御電源1などの劣
化が起こる、という問題が生じる。
【0006】本発明は、上記問題点に鑑みてなされたも
ので、その目的とするところは、パワ−素子の破壊など
で過電流が流れることによる、ツェナ−ダイオ−ド,ス
イッチング素子,制御電源などの劣化を防ぐことができ
るパワ−素子駆動装置を提供することである。
ので、その目的とするところは、パワ−素子の破壊など
で過電流が流れることによる、ツェナ−ダイオ−ド,ス
イッチング素子,制御電源などの劣化を防ぐことができ
るパワ−素子駆動装置を提供することである。
【0007】
【課題を解決するための手段】上記問題点を解決する為
に、請求項1記載の発明によれば、パワ−素子の制御端
子間に接続された第1のスイッチング素子と、前記パワ
−素子の制御端子間に接続された第1のツェナ−ダイオ
−ドと、前記パワ−素子のゲ−トに駆動信号を印加する
制御電源とから少なくとも構成されるパワ−素子駆動装
置に於いて、前記パワ−素子のゲ−ト電流が過電流であ
ることを検知すると共に、前記第1のスイッチング素子
及び前記制御電源と前記パワ−素子のゲ−トとの接続を
オフする保護回路を設けたことを特徴とする。
に、請求項1記載の発明によれば、パワ−素子の制御端
子間に接続された第1のスイッチング素子と、前記パワ
−素子の制御端子間に接続された第1のツェナ−ダイオ
−ドと、前記パワ−素子のゲ−トに駆動信号を印加する
制御電源とから少なくとも構成されるパワ−素子駆動装
置に於いて、前記パワ−素子のゲ−ト電流が過電流であ
ることを検知すると共に、前記第1のスイッチング素子
及び前記制御電源と前記パワ−素子のゲ−トとの接続を
オフする保護回路を設けたことを特徴とする。
【0008】保護回路は、前記パワー素子のゲート及び
前記制御電源間に直列接続された第2のスイッチング素
子と、前記第2のスイッチング素子の制御端子間に接続
された第3のスイッチング素子と、前記第3のスイッチ
ング素子の制御端子に直列接続されると共に、過電流を
限流する第1の過電流限流手段とで少なくとも構成した
ことを特徴とする。
前記制御電源間に直列接続された第2のスイッチング素
子と、前記第2のスイッチング素子の制御端子間に接続
された第3のスイッチング素子と、前記第3のスイッチ
ング素子の制御端子に直列接続されると共に、過電流を
限流する第1の過電流限流手段とで少なくとも構成した
ことを特徴とする。
【0009】請求項2記載の発明によれば、保護回路
は、請求項1記載のものに加えて、前記ツェナーダイオ
ードに直列接続されると共に、前記第1のツェナーダイ
オードに流れる過電流を限流する第2の過電流限流手段
とで少なくとも構成したことを特徴とする。
は、請求項1記載のものに加えて、前記ツェナーダイオ
ードに直列接続されると共に、前記第1のツェナーダイ
オードに流れる過電流を限流する第2の過電流限流手段
とで少なくとも構成したことを特徴とする。
【0010】請求項3記載の発明によれば、保護回路
は、請求項2記載のものに加えて、前記第3のスイッチ
ング素子及びグランド間に接続される第2のツェナーダ
イオードとで少なくとも構成したことを特徴とする。
は、請求項2記載のものに加えて、前記第3のスイッチ
ング素子及びグランド間に接続される第2のツェナーダ
イオードとで少なくとも構成したことを特徴とする。
【0011】
【作用】請求項1記載の発明によれば、パワ−素子に過
電流が流れると保護回路で検知して、パワ−素子のゲ−
トと制御電源との接続をオフする。
電流が流れると保護回路で検知して、パワ−素子のゲ−
トと制御電源との接続をオフする。
【0012】請求項1記載の発明によれば、パワー素子
に過電流が流れると、第1の過電流限流手段で限流され
た電流を第3のスイッチング素子のベースに入力して、
第3のスイッチング素子をオンすることにより、第2の
スイッチング素子をオフして、パワー素子のゲートと制
御電源との接続をオフする。
に過電流が流れると、第1の過電流限流手段で限流され
た電流を第3のスイッチング素子のベースに入力して、
第3のスイッチング素子をオンすることにより、第2の
スイッチング素子をオフして、パワー素子のゲートと制
御電源との接続をオフする。
【0013】請求項2記載の発明によれば、パワー素子
に過電流が流れると、パワー素子のゲートと制御電源と
の接続をオフすると共に、第2の過電流限流素子で限流
された電流を第1のツェナーダイオードに流す。
に過電流が流れると、パワー素子のゲートと制御電源と
の接続をオフすると共に、第2の過電流限流素子で限流
された電流を第1のツェナーダイオードに流す。
【0014】請求項3記載の発明によれば、第2の過電
流限流素子の両端電圧が、第2のツェナーダイオードの
ブレークダウン電圧を越えると、第3のスイッチング素
子がオンし、第2のスイッチング素子をオフして、パワ
ー素子のゲートと制御電源との接続をオフする。
流限流素子の両端電圧が、第2のツェナーダイオードの
ブレークダウン電圧を越えると、第3のスイッチング素
子がオンし、第2のスイッチング素子をオフして、パワ
ー素子のゲートと制御電源との接続をオフする。
【0015】
(実施例1)本発明の第1実施例に係る回路図を図1に
示す。
示す。
【0016】図4に示した従来例と異なる点は、MOS
FET(Q1 )のゲ−トに流れ込む過電流を限流するた
めの第2ベース電流制御抵抗R6 と、第1ゲ−ト電圧制
御抵抗R1 ,第2ゲ−ト電圧制御抵抗R2 間に直列接続
されたNPNトランジスタTr2 と、NPNトランジス
タTr2 のベース電流供給の為の第1ベース電流制御抵
抗R5 と、NPNトランジスタTr2 のベース電圧保持
の為のベース電圧保持ツェナ−ダイオ−ドZD2 と、N
PNトランジスタTr2 のベ−ス電圧制御の為のNPN
トランジスタTr3 とから構成される保護回路2を、第
1ゲ−ト電圧制御抵抗R1 ,第2ゲ−ト電圧制御抵抗R
2 間に接続したことであり、その他の従来例と同一構成
には同一符号を付すことにより説明を省略する。
FET(Q1 )のゲ−トに流れ込む過電流を限流するた
めの第2ベース電流制御抵抗R6 と、第1ゲ−ト電圧制
御抵抗R1 ,第2ゲ−ト電圧制御抵抗R2 間に直列接続
されたNPNトランジスタTr2 と、NPNトランジス
タTr2 のベース電流供給の為の第1ベース電流制御抵
抗R5 と、NPNトランジスタTr2 のベース電圧保持
の為のベース電圧保持ツェナ−ダイオ−ドZD2 と、N
PNトランジスタTr2 のベ−ス電圧制御の為のNPN
トランジスタTr3 とから構成される保護回路2を、第
1ゲ−ト電圧制御抵抗R1 ,第2ゲ−ト電圧制御抵抗R
2 間に接続したことであり、その他の従来例と同一構成
には同一符号を付すことにより説明を省略する。
【0017】次に、本回路の動作を簡単に説明する。正
常状態時は、制御電源1が高電圧を出力するとNPNト
ランジスタTr2 はオンし、制御電源1が零電圧を出力
するとNPNトランジスタTr2 はオフする。MOSF
ET(Q1 )の素子破壊などによる異常状態時は、MO
SFET(Q 1 )のゲート端子に高電圧が印加され、M
OSFET(Q1 )のドレイン端子→MOSFET(Q
1 )のベ−ス端子→第2ベ−ス電流制限抵抗R6 →NP
NトランジスタTr3 のベ−ス端子→NPNトランジス
タTr3 のエミッタ端子→MOSFET(Q1 )のソ−
ス端子の経路で過電流が流れ込む。この時、NPNトラ
ンジスタTr3 がオンしてNPNトランジスタTr2 の
ベ−ス,エミッタ間を短絡することによりNPNトラン
ジスタTr2 をオフする。過電流は第2ベ−ス電流制限
抵抗R6 で限流される。
常状態時は、制御電源1が高電圧を出力するとNPNト
ランジスタTr2 はオンし、制御電源1が零電圧を出力
するとNPNトランジスタTr2 はオフする。MOSF
ET(Q1 )の素子破壊などによる異常状態時は、MO
SFET(Q 1 )のゲート端子に高電圧が印加され、M
OSFET(Q1 )のドレイン端子→MOSFET(Q
1 )のベ−ス端子→第2ベ−ス電流制限抵抗R6 →NP
NトランジスタTr3 のベ−ス端子→NPNトランジス
タTr3 のエミッタ端子→MOSFET(Q1 )のソ−
ス端子の経路で過電流が流れ込む。この時、NPNトラ
ンジスタTr3 がオンしてNPNトランジスタTr2 の
ベ−ス,エミッタ間を短絡することによりNPNトラン
ジスタTr2 をオフする。過電流は第2ベ−ス電流制限
抵抗R6 で限流される。
【0018】この様に構成することにより、過電流が制
御電源1に流れ込む前にNPNトランジスタTr2 をオ
フして、PNPトランジスタTr1 ,制御電源1などを
保護することができる。
御電源1に流れ込む前にNPNトランジスタTr2 をオ
フして、PNPトランジスタTr1 ,制御電源1などを
保護することができる。
【0019】(実施例2)本発明の第2実施例に係る回
路図を図2に示す。
路図を図2に示す。
【0020】図1に示した第1実施例と異なる点は、ツ
ェナ−ダイオ−ドZD1 とMOSFET(Q1 )のソ−
スとの間に直列接続されると共に、MOSFET
(Q1 )のゲ−トへ流れ込む過電流を限流する過電流限
流抵抗R7 を設け、且つ第2ベ−ス電流制限抵抗R6 の
一端をツェナ−ダイオ−ドZD1 ,過電流限流抵抗R7
の接点に接続したことであり、その他の第1実施例と同
一構成には同一符号を付すことにより説明を省略する。
ェナ−ダイオ−ドZD1 とMOSFET(Q1 )のソ−
スとの間に直列接続されると共に、MOSFET
(Q1 )のゲ−トへ流れ込む過電流を限流する過電流限
流抵抗R7 を設け、且つ第2ベ−ス電流制限抵抗R6 の
一端をツェナ−ダイオ−ドZD1 ,過電流限流抵抗R7
の接点に接続したことであり、その他の第1実施例と同
一構成には同一符号を付すことにより説明を省略する。
【0021】この様に構成したことにより、PNPトラ
ンジスタTr1 ,制御電源1などをに加えて、ツェナ−
ダイオ−ドZD1 も保護することができる。
ンジスタTr1 ,制御電源1などをに加えて、ツェナ−
ダイオ−ドZD1 も保護することができる。
【0022】(実施例3)本発明の第3実施例に係る回
路図を図3に示す。
路図を図3に示す。
【0023】図2に示した第2実施例と異なる点は、ツ
ェナ−ダイオ−ドZD2 の代わりに、第1ベ−ス電流制
限抵抗R5 ,NPNトランジスタTr3 の両端に並列接
続された抵抗R8 と、過電流限流抵抗R7 を介してNP
NトランジスタTr3 のベ−ス・エミッタ間に接続され
たツェナ−ダイオ−ドZD3 とを設けて、第2ベ−ス電
流制限抵抗R6 を省略したことであり、その他の第2実
施例と同一構成には同一符号を付すことにより説明を省
略する。
ェナ−ダイオ−ドZD2 の代わりに、第1ベ−ス電流制
限抵抗R5 ,NPNトランジスタTr3 の両端に並列接
続された抵抗R8 と、過電流限流抵抗R7 を介してNP
NトランジスタTr3 のベ−ス・エミッタ間に接続され
たツェナ−ダイオ−ドZD3 とを設けて、第2ベ−ス電
流制限抵抗R6 を省略したことであり、その他の第2実
施例と同一構成には同一符号を付すことにより説明を省
略する。
【0024】次に、本回路の動作を簡単に説明する。正
常状態時は、制御電源1が高電圧を出力するとNPNト
ランジスタTr2 はオンし、制御電源1が零電圧を出力
するとNPNトランジスタTr2 はオフする。MOSF
ET(Q1 )の素子破壊などによる異常状態時は、MO
SFET(Q 1 )のゲート端子に高電圧が印加され、M
OSFET(Q1 )のドレイン端子→MOSFET(Q
1 )のベ−ス端子→ツェナ−ダイオ−ドZD1 →NPN
トランジスタTr3 のベ−ス端子→NPNトランジスタ
Tr3 のエミッタ端子→ツェナ−ダイオ−ドZD3 →M
OSFET(Q1 )のソ−ス端子の経路で過電流が流れ
込む。この時、NPNトランジスタTr3 がオンしてN
PNトランジスタTr2をオフする。過電流は過電流限
流抵抗R7 で限流されることにより、ツェナ−ダイオ−
ドZD1 を保護することができる。ここで、過電流限流
抵抗R7 の高電位側の電圧がツェナ−ダイオ−ドZD3
のカソード電圧より高くなることによってNPNトラン
ジスタTr3 が順バイアスされてオンする。
常状態時は、制御電源1が高電圧を出力するとNPNト
ランジスタTr2 はオンし、制御電源1が零電圧を出力
するとNPNトランジスタTr2 はオフする。MOSF
ET(Q1 )の素子破壊などによる異常状態時は、MO
SFET(Q 1 )のゲート端子に高電圧が印加され、M
OSFET(Q1 )のドレイン端子→MOSFET(Q
1 )のベ−ス端子→ツェナ−ダイオ−ドZD1 →NPN
トランジスタTr3 のベ−ス端子→NPNトランジスタ
Tr3 のエミッタ端子→ツェナ−ダイオ−ドZD3 →M
OSFET(Q1 )のソ−ス端子の経路で過電流が流れ
込む。この時、NPNトランジスタTr3 がオンしてN
PNトランジスタTr2をオフする。過電流は過電流限
流抵抗R7 で限流されることにより、ツェナ−ダイオ−
ドZD1 を保護することができる。ここで、過電流限流
抵抗R7 の高電位側の電圧がツェナ−ダイオ−ドZD3
のカソード電圧より高くなることによってNPNトラン
ジスタTr3 が順バイアスされてオンする。
【0025】また、正常動作時に於いて、MOSFET
(Q1 )のゲート電圧がノイズなどで上昇することによ
って過電流限流抵抗R7 の両端電圧が上昇し、過電流限
流抵抗R7 の高電位側の電圧がツェナ−ダイオ−ドZD
3 のカソード電圧より高くなると、NPNトランジスタ
Tr3 が順バイアスされてオンすることによりNPNト
ランジスタTr2 をオフする。
(Q1 )のゲート電圧がノイズなどで上昇することによ
って過電流限流抵抗R7 の両端電圧が上昇し、過電流限
流抵抗R7 の高電位側の電圧がツェナ−ダイオ−ドZD
3 のカソード電圧より高くなると、NPNトランジスタ
Tr3 が順バイアスされてオンすることによりNPNト
ランジスタTr2 をオフする。
【0026】この構成したことにより、PNPトランジ
スタTr1 ,制御電源1,ツェナ−ダイオ−ドZD1 な
どを保護することができると共に、ノイズなどによるM
OSFET(Q1 )のゲート電圧の異常上昇時も安定し
たゲート電圧の印加が可能となる。
スタTr1 ,制御電源1,ツェナ−ダイオ−ドZD1 な
どを保護することができると共に、ノイズなどによるM
OSFET(Q1 )のゲート電圧の異常上昇時も安定し
たゲート電圧の印加が可能となる。
【0027】なお、上記第1から第3実施例に於いて
は、正常動作時に於て大きな動作遅延を伴うことなくM
OSFET(Q1 )の駆動を行うことが可能である。ま
た、NPNトランジスタTr2 はMOSFETでもその
他のスイッチング素子でもよい。また、MOSFET
(Q1 )は例えばバイポ−ラトランジスタ,サイリスタ
等などのパワ−素子でもその他のスイッチング素子でも
よい。
は、正常動作時に於て大きな動作遅延を伴うことなくM
OSFET(Q1 )の駆動を行うことが可能である。ま
た、NPNトランジスタTr2 はMOSFETでもその
他のスイッチング素子でもよい。また、MOSFET
(Q1 )は例えばバイポ−ラトランジスタ,サイリスタ
等などのパワ−素子でもその他のスイッチング素子でも
よい。
【0028】
【発明の効果】請求項1記載の発明によれば、スイッチ
ング素子,制御電源などの劣化を防ぐことが可能なパワ
ー素子駆動装置を提供できる。
ング素子,制御電源などの劣化を防ぐことが可能なパワ
ー素子駆動装置を提供できる。
【0029】請求項2記載の発明によれば、ツェナーダ
イオード,スイッチング素子,制御電源などの劣化を防
ぐことが可能なパワー素子駆動装置を提供できる。
イオード,スイッチング素子,制御電源などの劣化を防
ぐことが可能なパワー素子駆動装置を提供できる。
【0030】請求項3記載の発明によれば、ツェナーダ
イオード,スイッチング素子,制御電源などの劣化を防
ぐと共に、ノイズの影響を低減し、安定したゲート電圧
の印加が可能なパワー素子駆動装置を提供できる。
イオード,スイッチング素子,制御電源などの劣化を防
ぐと共に、ノイズの影響を低減し、安定したゲート電圧
の印加が可能なパワー素子駆動装置を提供できる。
【図1】本発明に係る第1実施例を示す回路図である。
【図2】本発明に係る第2実施例を示す回路図である。
【図3】本発明に係る第3実施例を示す回路図である。
【図4】本発明に係る従来例を示す回路図である。
1 制御電源 2 保護回路 Q パワ−素子 R 抵抗 Tr スイッチング素子 ZD ツェナ−ダイオ−ド
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03K 17/08
Claims (3)
- 【請求項1】 パワー素子の制御端子間に接続された第
1のスイッチング素子と、前記パワー素子の制御端子間
に接続された第1のツェナーダイオードと、前記パワー
素子のゲートに駆動信号を印加する制御電源とから少な
くとも構成されるパワー素子駆動装置に於いて、 前記パワー素子のゲート電流が過電流であることを検知
すると共に、前記第1のスイッチング素子及び前記制御
電源と前記パワー素子のゲートとの接続をオフする保護
回路を設け、 前記保護回路を、前記パワー素子のゲート及び前記制御
電源間に直列接続された第2のスイッチング素子と、前
記第2のスイッチング素子の制御端子間に接続された第
3のスイッチング素子と、前記第3のスイッチング素子
の制御端子に直列接続されると共に、過電流を限流する
第1の過電流限流手段とで少なくとも構成し たことを特
徴とするパワー素子駆動装置。 - 【請求項2】 パワー素子の制御端子間に接続された第
1のスイッチング素子と、前記パワー素子の制御端子間
に接続された第1のツェナーダイオードと、前記パワー
素子のゲートに駆動信号を印加する制御電源とから少な
くとも構成されるパワー素子駆動装置に於いて、 前記パワー素子のゲート電流が過電流であることを検知
すると共に、前記第1のスイッチング素子及び前記制御
電源と前記パワー素子のゲートとの接続をオフする保護
回路を設け、 前記保護回路を、請求項1記載のものに加えて、前記ツ
ェナーダイオードに直列接続されると共に、前記第1の
ツェナーダイオードに流れる過電流を限流する第2の過
電流限流手段とで少なくとも構成したことを特徴とする
請求項1記載のパワー素子駆動装置。 - 【請求項3】 パワー素子の制御端子間に接続された第
1のスイッチング素子と、前記パワー素子の制御端子間
に接続された第1のツェナーダイオードと、前記パワー
素子のゲートに駆動信号を印加する制御電源とから少な
くとも構成されるパワー素子駆動装置に於いて、 前記パワー素子のゲート電流が過電流であることを検知
すると共に、前記第1 のスイッチング素子及び前記制御
電源と前記パワー素子のゲートとの接続をオフする保護
回路を設け、 前記保護回路を、請求項2記載のものに加えて、前記第
3のスイッチング素子及びグランド間に接続される第2
のツェナーダイオードとで少なくとも構成したことを特
徴とする請求項2記載のパワー素子駆動装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26725194A JP3235375B2 (ja) | 1994-10-31 | 1994-10-31 | パワ−素子駆動装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26725194A JP3235375B2 (ja) | 1994-10-31 | 1994-10-31 | パワ−素子駆動装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08130453A JPH08130453A (ja) | 1996-05-21 |
JP3235375B2 true JP3235375B2 (ja) | 2001-12-04 |
Family
ID=17442240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26725194A Expired - Fee Related JP3235375B2 (ja) | 1994-10-31 | 1994-10-31 | パワ−素子駆動装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3235375B2 (ja) |
-
1994
- 1994-10-31 JP JP26725194A patent/JP3235375B2/ja not_active Expired - Fee Related
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JPH08130453A (ja) | 1996-05-21 |
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