KR100200533B1

KR100200533B1 - 과전류 제어용 달링턴 증폭회로

Info

Publication number: KR100200533B1
Application number: KR1019970020477A
Authority: KR
Inventors: 윤석남; 이병용; 이종홍; 신진철
Original assignee: 김충환; 한국전자주식회사
Priority date: 1997-05-23
Filing date: 1997-05-23
Publication date: 1999-06-15
Also published as: KR19980084639A

Abstract

본 발명은 전력용 증폭회로에 관한 것으로, 특히 달링턴 증폭회로의 베이스전압에 따라 반도체 소자에 흐르는 전류를 제어하여 외부에서 순간적인 과전류가 인가될 경우에도 반도체 소자를 보호 할수 있는 과전류 제어용 달링턴 증폭회로에 관한 것이다.

본 발명의 실시에 따른 과전류 제어용 달링턴 증폭회로는, 제2노드와 제1 트랜지스터의 베이스 단자를 접속하고, 제3노드와 제2트랜지스터의 이미터 단자를 접속하고, 제1트랜지스터의 이미터 단자와 제2트랜지스터의 베이스 단자를 접속하여 입력전류를 증폭하기 위한 달링턴 증폭부와, 달링턴 증폭부의 제1트랜지스터의 베이스 단자와 제2트랜지스터의 이미터 단자 사이에 접속되어, 달링턴 증폭부에 순간적인 과전류 인가시 과전류를 제어하기 위한 과전류 분기수단을 구비한다.

Description

과전류 제어용 달링턴 증폭회로

제1도는 초기의 달링턴 증폭기 회로도.

제2도는 종래의 기술에 따른 달링턴 증폭기의 회로도.

제3도는 제2도의 또다른 실시예에 따른 달링턴 증폭기의 회로도.

제4도는 본 발명의 실시예에 따른 과전류 제어용 달링턴 증폭기의 회로도.

제5도는 제4도의 또다른 실시예에 따른 달링턴 증폭기의 회로도.

제6도는 종래의 기술에 따른 증폭기의 전류-전압 특성도.

제7도는 본발명의 실시예에 따른 달링턴 증폭기의 전류-전압 특성도.

* 도면의 주요부분에 대한 부호의 설명

10a,10b,10c,10d,10e : 달링턴 증폭부

20a,20b,20c,20d : 스위칭 타임 조절부

30a,30b : 과전류 분기부 D1 : 제너 다이오드

D2 내지 D3 : 다이오드 Q1 내지 Q3 : 제1 내지 제3트랜지스터

R1 내지 R3 : 저항

일반적으로, 바이폴라 전력소자로 큰 전류이득을 얻는 방법은 달링턴증폭기를 이용하는 것이다. 달링턴 증폭기는 개별 바이폴라 트랜지스터에서 얻을 수 있는 전류이득보다 β배를 더 얻을 수 있으므로 큰 출력을 필요로 하는 전력소자에 많이 사용되고 있다. 그러나 종래의 달링턴 증폭기는 외부로부터 순간적인 과전류가 유입되는 경우에는, 반도체 소자에 정격전력 이상의 과전류가 흐르게 되어, 반도체 소자는 포화동작 영역(Saturation Area)을 벗어나게 되어 파괴되거나, 그 특성이 열화되는 경우가 많이 발생한다.

제1도 내지 제3도를 참조하여 종래기술의 달링턴 증폭회로에 대하여 설명 하기로 한다.

제1도는 초기 달링턴 증폭기의 회로도 로써, 초기 달링턴 증폭회로는 제1노드(12), 제2노드(14) 및 제3노드(16)와 접속되어 입력전류를 증폭하기 위한 달링턴 증폭부(10a)를 구비한다. 달링턴 증폭부(10a)는 제2노드(14)와 접속된 제1트랜지스터(Q1)의 베이스 단자와, 제1노드(12)와 접속된 제1 및 제2트랜지스터(Q1, Q2)의 컬렉터 단자와, 제3노드(16)와 접속된 제2트랜지스터(Q2)의 이미터 단자와, 입력전류를 제1전류이득(β1)으로 증폭하기 위한 제1트랜지스터(Q1)와 제1트랜지스터(Q1)의 이미터 단자와 자신의 베이스 단자를 접속하여 제1트랜지스터(Q1)에서 증폭된 전류를 제2전류이득(β2)으로 증폭하기 위한 제2트랜지스터(Q2)를 구비한다. 제2노드(14)를 경유하여 제1트랜지스터(Q1)의 베이스 단자에 입력되는 전류(Ib1)는 제1트랜지스터(Q1)에서 제1전류이득(β1)으로 증폭되며, 제1트랜지스터(Q1)의 이미터 단자로 출력되는 전류는 자신의 베이스 단자 입력전류(Ib1)와 제1전류이득(β1)을 곱한 값이 된다. 그리고, 제1트랜지스터(Q1)의 출력전류는 제2트랜지스터(Q2)의 베이스 단자 입력전류(Ib2)가 된다. 제2트랜지스터(Q2)의 베이스 단자에 입력되는 전류(Ib2)는 제2트랜지스터(Q2)에서 제2전류이득(β2)으로 증폭되며, 제2트랜지스터(Q2)의 이미터 단자로 출력되는 전류는 제1전류이득(β1)과 제2전류이득(β2)의 값에 제1트랜지스터(Q1)의 베이스 단자 입력전류(Ib1) 값을 곱한 값이 된다.

이와같이, 제1도의 달링턴 증폭부(10a)는 개별 트랜지스터의 전류이득보다 β배의 전류이득을 더 얻을수 있으나, 제2트랜지스터(Q2)에서 생성되는 축적전하로 인해 스위칭 타임이 느려지고, 또한 역바이어스 인가시 제1트랜지스터(Q1) 또는 제2트랜지스터(Q2)가 역방향 특성에 의해 파괴 될 수 있으며, 제2트랜지스터(Q2)의 컬렉터 단자와 이미터 단자 사이에 발생되는 역기전력으로 인해 제2트랜지스터(Q2)가 파괴될수도 있다는 문제점들이 돌출되고 있다.

이에 따라 초기 달링턴 증폭회로의 문제점들을 해결하기 위해서 제2도 및 제3도의 종래 기술에 따른 달링턴 증폭회로가 제시 되었다. 제2도의 구성에서, 종래 기술에 따른 달링턴 증폭회로는, 상기 제1도의 달링턴 증폭부(10a)에 병렬로 접속되어 달링턴 증폭회로의 스위칭 타임을 조절하기 위한 스위칭 타임 조절부(20a)와, 제1노드(12)와 자신의 캐소드 단자를 접속하고 제2노드(14)와 자신의 애노드 단자를 접속하여 역바이어스 인가시 제1트랜지스터(Q1)를 블로킹(BLOCKING)하기 위한 제너 다이오드(D1)와, 제1노드(12)와 자신의 캐소드 단자를 접속하고, 제3노드(16)와 자신의 애노드 단자를 접속하여 역기전력으로부터 제2트랜지스터(Q2)를 보호하기 위한 댐퍼 다이오드(D2, DAMPER DIODE)를 구비한다.

제2도의 달링턴 증폭부(10b)의 결합상태, 기능 및 동작상태는 제1도의 달링턴 증폭부(10a)와 동일하므로 자세한 설명은 생략하기로 한다. 한편, 스위칭 타임 조절부(20a)는 제2노드(14)와 제4노드(18) 사이에 접속되어 블로킹 조건시 누설전류를 제한하기 위한 저항(R1)과, 제3노드(16)와 제4노드(18) 사이에 접속되어 제2트랜지스터(Q2)의 축적전하를 제거하여 스위칭 타임을 조절하기 위한 저항(R2)을 구비한다. 제2트랜지스터(Q2)에서, 컬렉터 접합은 순방향으로 구동되며 소수 캐리어의 주입에 의해 컬렉터와 베이스 영역에 소수 캐리어의 전하가 축적되며 이것이 제2트랜지스터(Q2)의 스위칭 타임을 느리게 하는 요인으로 작용 하므로, 저항(R2)을 접속하여 축적전하를 제거하여 스위칭 타임을 변화 시킬수 있다. 한편, 블로킹 조건하에서 달링턴 증폭회로 에서는 누설전류가 유발되며, 이 누설전류는 제1트랜지스터(Q1)에서 증폭되어 제2트랜지스터(Q2)에 의해 다시 증폭되어 진다. 이러한 누설전류를 제거하기 위해서 저항(R1, R2)을 션트(SHUNT)로 접속하고, 저항(R1)은 저항(R2)보다 큰 값으로 세트하여 귀환되는 전류를 제한할수 있도록 한다. 또한 스위칭 타임은 저항(R1, R2)에 의해 조절 되어 진다. 한편 제1트랜지스터(Q1)를 블로킹 하는 제너 다이오드(D1)는 역방향 특성의 정전압을 유지하기 위한 소자로, 제너 다이오드(D1)의 항복전압은 제1트랜지스터(Q1)의 항복전압 보다 낮게 세트 되어 역바이어스의 인가로 인한 제1트래지스터의 파괴를 막아줄수 있다. 그리고 댐퍼 다이오드(D2)는 제2트랜지스터(Q2)의 이미터 단자 에서의 출력전류와, 컬렉터 단자 사이의 전류증폭 임계레벨은 넘지 않는 범위내에서 출력을 감쇄 시켜 역기전력 으로부터 제2트랜지스터(Q2)를 보호하는 역할을 수행한다.

그리고 제3도는 제 2도의 또다른 실시예 로써, 제 2도의 실시예와 동일한 구성에서 제너 다이오드(D1)의 접속관계가 변화되어 도시 되어있다. 제3도의 달링턴 증폭부(10c), 스위칭 타임 조절부(20b) 및 댐퍼 다이오드(D2)의 결합상태, 기능 동작상태는 제 2도의 달링턴 증폭부(10b), 스위칭 타임 조절부(20a) 및 댐퍼 다이오드(D2)와 동일 하므로 자세한 설명은 생략 하기로 한다. 제 3도에서는 제너 다이오드의 접속관계 및 기능에 대하여 살펴 보고자 한다. 제 1노드(12)와 자신의 캐소드 단자를 접속하고 제4노드(18)와 자신의 애노드단자를 접속하여 역바이어스 인가시 제2 트랜지스터(Q2)를 블로킹 하기 위한 제너 다이오드(D1)는 역방향 특성의 정전압을 유지하기 위한 소자로, 제너 다이오드(D1)의 향복전압은 제2 트랜지스터(Q2)의 항복전압 보다 낮게 세트 되어 역바이어스의 인가로 인한 제 2 트랜지스터의 파괴를 막아줄수 있어 외부에서 인가되는 역바이어스에 대하여 소자의 안정성을 유지해준다.

제1도 내지 제3도를 결부시켜 종래의 기술에 따른 달링턴 증폭회로를 살펴보면, 제2도 및 제3도의 달링턴 증폭회로는 초기 달링턴 회로에서 제시된 스위칭 타임이 느려지는 것, 역바이어스 인가시 반도체 소자의 파괴, 역기전력에 의한 반도체 소자의 파괴 등의 문제점을 해결해 주었다. 그러나 순바이어스 상태에서 순간적으로 과도한 전류가 달링턴 증폭부(10b,10c)에 인가될 경우에, 과전류는 제1 트랜지스터(Q1)에서 제1 전류이득(1) 으로 증록된 전류는, 제2 트랜지스터(Q2)에서 다시 제2 전류이득(2) 으로 증폭되어 출력되어지며, 스위칭 타임 조절부(20a, 20b)의 저항(R1, R2)은 제2 트랜지스터(Q2)에서 출력되는 전류의 일부를 제1 트랜지스터로 귀환 시키며, 달링턴 증폭회로는 자신의 증폭특성에 의해 전류증폭 동작을 수행하게 되어, 정격전력 이상의 과전류가 반도체 소자에 흐르게 되며, 반도체 소자는 포화동작영역(Saturation Area)을 벗어나, 소자가 파괴 되거나, 그 특성이 열화 되는 경우가 많이 발생한다.

상기한 바와 같이, 종래의 달링턴 증폭회로는 외부에서 순간적인 과전류가 유입될 경우에는 달링턴 증폭기 자신의 증폭특성에 의해 반도체 소자에 정격 이상의 과전류가 인가되어 반도체 소자가 파괴되거나, 그 특성이 열화 되는 큰 문제점을 가지고 있었다.

따라서 본 발명의 목적은 달링턴 증폭기의 베이스 전압에 따라 반도체 소자에 흐르는 전류를 제어 할수 있어, 외부에서 과도한 전류가 인가될 경우에도 반도체 소자를 보호할수 있는 과전류 제어용 달링턴 증폭회로를 제공 하는데 있다.

상기 목적을 달성하기 위하여 본 발명의실시에따른 과전류 제어용 달링턴 증푹회로는, 제2 조드와 제1 트랜지스터의 베이스 단자를 접속하고, 제3 노드와 제2 트랜지스터의 이미터 단자를 접속하고, 제1 트랜지스터의 이미터 단자와 제2 트랜지스터의 베이스 단자를 접속하여 입력전류를 증폭하기 위한 달링턴 증폭부와, 제2 노드와 제3 노드의 사이에 접속되어, 달링턴 증폭부에순간적인 과전류 인가시 과전류를 제어하기 위한 과전류 분기 수단을 구비한다.

상기 목적외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 될 것이다.

제4도 내지 제7도를 참조하여 본 발명의 바람직한 실시예에 대하여 설명 하기로 한다.

제4도는 본 발명의 실시예에 따른 과전류 제어용 달링턴 증폭기의 회로도이다. 제4도의 구성에서, 과전류 제어용 달링턴 증폭회로는 제1 노드(12), 제2 노드(14) 및 제3 노드(16)와 접속되어 입력전류를 증폭하기 위한달링턴 증폭부(10d)와 달링턴 증폭부(10d)에 병렬로 접속되어 달링턴 증폭회로의 스위칭 타임을 조절하기 위한 스위칭 타임 조절부(20c)와, 제1 노드(12)와 자신의 캐소드 단자를 접속하고 제2 노드(14)와 자신의 애노드 단자를 접속하여 역바이어스 인가시 제1 트랜지스터(Q1)를 블로킹(BLOCKING)하기 위한 제너 다이오드(D1)와, 제1 노드(12)와 자신의 캐소드 단자를 접속하고, 제3 노드(16)와 자신의 애노드 단자를 접속하여 역기전력으로부터 제2 트랜지스터(Q2)를 보호하기 위한 댐퍼 다이오드(D2)와 제2 노드(14)와 제3노드(16)의 사이에 접속되어 외부에서 순간적으로 유입되는 과전류를 분기시켜 주기위한 과전류 분기부(30a)를 구비한다. 그리고, 제4도의 달링턴 증폭부(10d), 스위칭 타임 조절부(20c), 댐퍼 다이오드(D2) 및 제너 다이오드(D1)의 결합상태, 기능 및 동작상태는 제2도의 달링턴 증폭부(10b), 스위칭 타임 조절부(20a), 댐퍼 다이오드(D2) 및 제너 다이오드(D1)와 동일 하므로 자세한 설명은 생략 하기로 한다. 한편, 과전류 분기부(30)는 제2 노드(12)와 자신의 드레인단자 및 게이트 단자를 접속하여 능동 절환 동작을 수행하기 위한 모스FFT(MOS FET : MOS Field Effect Transistor ; 이하 모스FET 라 한다)와 상기 모스FET의 소스 단자와 제3노드(16) 사이에 접속되어 과전류를 제한하기 위한 저향(R3)을 구비한다.

제2 노드(14)를 경유하여 제1 트랜지스터(Q1)의 베이스 단자에 순간적인 과전류가 인가될 경우에, 저항(R1)과 저항(R2)에 의해 제1 및 제2 트랜지스터(Q1,Q2)의 베이스 전압이 상승하게 되며, 모스FET의 게이트 단자에는 문턱전압(Vt)이상의 전압이 인가되어 모스FET가 턴-온(TURN-ON) 된다. 이때 제1 트랜지스터(Q1)의 베이스 단자에 인가된 과전류의 일부는 모스 FET의 동작에 의해 형성된 패스로 흐르게 되며, 이때 저항(R2)은 과전류를 제한한다. 순간적인 과전류가 제거된후에, 제1 및 제2 트랜지스터(Q1,Q2)의 베이스 전압이 낮아지게 되며, 이로인해 모스FET의 게이트 전압이 문턱전압(Vr) 이하로 낮아지게 되어 모스FET는 턴-오프(TURN-OFF)되고, 달링턴 증폭부(10d)는 원래의 정상적인 동작을 수행할수 있다. 결과적으로, 모스FET는 제1 및 제2 트랜지스터(Q1,Q2)의 베이스 전압에 따라 과전류의 패스를 형성하는 능동 절환소자 이다.

그리고, 제5도는 제4도의 또다른 실시예로써, 제4도의 구성에서 과전류 분기부(30a)의 모스FET를 바이폴러 트랜지스터로 대체한 회로도이다. 제5도의 달링턴 증폭부(10e), 스위칭 타임 조절부(20d), 댐퍼 다이오드(D2) 및 제너 다이오드(D1)의 결합상태, 기능 및 동작상태는 제4도의 달링턴 증폭부(10d), 스위칭 타임 조절부(20c), 댐퍼 다이오드(D2) 및 제너 디이오드(D1)와 동일 하므로 자세한 설명은 생략하기로 한다. 제5도에서는 모스FET를 바이폴러 트랜지스터로 대체한 과전류분기부(30b)에 대하여 살펴 보고자 한다. 상기 과전류 분기부(30b)는 제2 노드(14)와 자신의 베이스 단자 및 컬렉터 단자를 접속하여 능동절환 동작을 수행하기 위한 바이폴러 타입의 제3트랜지스터(Q3)와, 제3트랜지스터(Q3)의 이미터 단자와 제3노드(16) 사이에 접속되어 과전류를 제한하기 위한 저항(R3)을 구비한다.

제 2노드(14)를 경유하여 제1트랜지스터(Q1)의 베이스 단자에 순간적인 과전류가 인가될 경우에, 저항(R1)과 저항(R2)에 의해 제1 및 제2트랜지스터(Q1, Q2)의 베이스 전압이 상승하게 되며, 제3트랜지스터(Q3)의 베이스 단자에는 동작전압(즉 0.7V)이상의 전압이 인가되어 제3트랜지스터(Q3)가 턴-온(TURN-ON )된다. 이때 제1트랜지스터(Q1)의 베이스 단자에 인가된 과전류의 일부는 제3트랜지스터(Q3)의 동작에 의해 형성된 패스로 흐르게 되며, 이때 저항(R3)은 과전류를 제한한다. 순간적인 과전류가 제거된후에, 제1 및 제2트랜지스터(Q1,Q2)의 베이스 전압이 낮아지게 되며, 이로 인해 제3트랜지스터(Q3)의 베이스전압이 동작전압(즉, 0.7V) 이하로 낮아지게 되어 제3트랜지스터(Q3)는 턴-오프(TURN-OFF)되고, 달링턴 증폭부(10e)는 원래의 정상적인 동작을 수행할수 있다. 결과적으로, 제3트랜지스터(Q3)는 제1 및 제2트랜지스터(Q1,Q2)의 베이스 전압에 따라 과전류의 패스를 형성하는 능동 절환소자 이다. 또한, 바이폴러 트랜지스터를 다이오드로 대체한 경우에도 동일한 과전류 분기수단의 역할을 수행할수 있다.

또한, 제6도 및 제7도를 참조하여 종래의 달링턴 회로와 과전류 제어용 달링턴 증폭회로의 전류-전압 특성을 비교해 보고자 한다. 제6도에서 종래의 달링턴 증폭회로의 증폭특성을 스파이스(SPICE)로 시뮬레이션 해보면, 베이스 전류가 증가함에 따라 컬렉터 전류는 비교적 급격하게 증가하여 70A 정도에서 전류량이 일정하게 되는 반면, 제7도에서 본 발명의 실시예에 따른 과전류 제어용 달링턴 증폭회로의 증폭특성을 살펴보면, 베이스 전류가 증가함에 따라 컬렉터 전류는 비교적 완만하게 증가하여 50A 정도에서 전류량이 일정하게 유지되며, 나머지 전류는 과전류 분기부(30a, 30b)를 통해서 바이패스 되는 것을 알수 있다.

상술한 바와 같이, 본 발명의 실시예에 따른 과전류 제어용 달링턴 증폭회로는 베이스 전압에 따라 반도체 소자에 흐르는 전류를 제어 할수있어, 외부에서 순간적으로 과도한 전류가 인가될 경우에도 반도체 소자가 파괴되거나, 그 특성이 열화되지 않도록 반도체 소자를 보호할수 있다는 장점을 제공한다.

또한, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정된 것이 아니라, 특히 청구범위에 기재된 사항에 의해서만 정하여 져야만 할것이다.

Claims

전력용 증폭회로에 있어서, 제2노드와 제1트랜지스터의 베이스 단자를 접속하고, 제3노드와 제2트랜지스터의 이미터 단자를 접속하고, 상기 제1트랜지스터의 이미터 단자와 제2트랜지스터의 베이스 단자를 접속하여 입력전류를 증폭하기 위한 달링턴 증폭부와; 상기 제2노드와 제3노드의 사이에 접속되어, 상기 달링턴 증폭부에 순간적인 과전류 인가시 과전류을 제어하기 위한 과전류 분기 수단을 구비하는 것을 특징으로 하는 과전류 제어용 달링턴 증폭회로.
제1항에 있어서, 상기 달링턴 증폭부의 상기 제1트랜지스터 베이스 단자와 컬렉터 단자 사이에 접속되어 역바이어스 인가시 상기 제1트랜지스터 또는 제2트랜지스터를 블로킹(BLOCKING) 하기 위한 제너 다이오드와; 상기 달링턴 증폭부에 병렬로 접속되어 상기 달링턴 증폭부의 스위칭 타임을 조절하기 위한 스위칭 타임 조절부와; 제1노드와 자신의 캐소드 단자를 접속하고 제3노드와 자신의 애노드 단자를접속하여 역기전력으로부터 상기 제2트랜지스터를 보호하기 위한 댐퍼 다이오드를 추가로 구비하는 것을 특징으로 하는 과전류 제어용 달링턴 증폭회로.
제1항에 있어서, 상기 과전류 분기 수단이, 상기 달링턴 증폭부의 상기 제1 및 제2트랜지스터의 베이스 전압상태에 따라, 선택적으로 구동되어 과전류를 유출 경로를 형성하기 위한 능동절환 소자와; 상기 능동절환 소자와 접속되어, 상기 과전류 분기 수단에 유입된 과전류를 제한하기 위한 저항을 추가로 구비하는 것을 특징으로 하는 과전류 제어용 달링턴 증폭회로.
제3항에 있어서, 상기 능동절환 소자가, 상기 제2노드와 자신의 게이트 단자 및 드레인 단자를 접속하고, 상기 제3노드와 자신의 소스단자를 접속한 모스 에프이티이(MOS FET) 반도체 소자로 된 것을 특징으로 하는 과전류 제어용 달링턴 증폭회로.
제3항에 있어서, 상기 능동절환 소자가, 상기 제2노드와 자신의 베이스 단자 및 컬렉터단자를 접속하고, 상기 제3노드와 자신의 이미터 단자를 접속한 바이폴러 트랜지스터 반도체 소자로 된 것을 특징으로 하는 과전류 제어용 달링턴 증폭회로.
제3항에 있어서, 상기 능동절환 소자가, 상기 제2노드와 자신의 애노드 단자를 접속하고, 상기 제3노드와 자신의 캐소드 단자를 접속한 다이오드 반도체 소자로 된것을 특징으로 하는 과전류 제어용 달링턴 증폭회로.