JPS6083418A - パワ−スイッチングトランジスタの保護回路 - Google Patents
パワ−スイッチングトランジスタの保護回路Info
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- JPS6083418A JPS6083418A JP58191511A JP19151183A JPS6083418A JP S6083418 A JPS6083418 A JP S6083418A JP 58191511 A JP58191511 A JP 58191511A JP 19151183 A JP19151183 A JP 19151183A JP S6083418 A JPS6083418 A JP S6083418A
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- JP
- Japan
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- circuit
- short
- transistor
- switching transistor
- power switching
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はモータ駆動用などのパワースイッチングトラン
ジスタの保護回路に関する。
ジスタの保護回路に関する。
モータ駆動トランジスタ回路においては、負荷短絡等の
異常時を検出して駆動用パワースイッチングトランジス
タをカットオフするだめの保護回路が設けられている。
異常時を検出して駆動用パワースイッチングトランジス
タをカットオフするだめの保護回路が設けられている。
この種の従来の保護回路としては、駆動トランジスタ回
路自体に電流検出用抵抗を挿入してその電圧降下から電
流検出を行なったシ、あるいは電流変成器を使用して電
流検出を行ない、このように検出された電流が過大であ
るか否かを判定処理して過大判定時に駆動用パワースイ
ッチングトランジスタのペース回路を制御するだめの検
出電流処理回路を用いていた。この場合、モータ駆動回
路においては、負荷に含まれる７リーホイーリングダイ
オードの動作に伴なう逆回復電流（Ｉｔｒ）などの正常
な大電流が短時間流れるので、このような短時間の大電
流を検出しないようにし、あるいは短時間の大電流を検
出したときには保護制御を行なわないように設定する必
要がある。
路自体に電流検出用抵抗を挿入してその電圧降下から電
流検出を行なったシ、あるいは電流変成器を使用して電
流検出を行ない、このように検出された電流が過大であ
るか否かを判定処理して過大判定時に駆動用パワースイ
ッチングトランジスタのペース回路を制御するだめの検
出電流処理回路を用いていた。この場合、モータ駆動回
路においては、負荷に含まれる７リーホイーリングダイ
オードの動作に伴なう逆回復電流（Ｉｔｒ）などの正常
な大電流が短時間流れるので、このような短時間の大電
流を検出しないようにし、あるいは短時間の大電流を検
出したときには保護制御を行なわないように設定する必
要がある。
ところで、上述したように過大電流検出信号によシ駆動
用パワースイッチングトランジスタのペース電流をカッ
トオフ制御する場合、検出電流処理回路と上記ペース回
路との間を安全性を考慮して電気的に絶縁するために７
オトカプラー等を介して行なっている。しかし、このよ
うに７オトカノラー等を介すると、制御動作の所要時間
（検出信号の発生からペース電流カットオフ壕での時間
。）が通常数十μＳ程度になシ、制御速度が遅いという
欠点があった。また、上記したように７オトカプラー等
を介することにより、それだけ回路動作が不安定になる
要因が増える。
用パワースイッチングトランジスタのペース電流をカッ
トオフ制御する場合、検出電流処理回路と上記ペース回
路との間を安全性を考慮して電気的に絶縁するために７
オトカプラー等を介して行なっている。しかし、このよ
うに７オトカノラー等を介すると、制御動作の所要時間
（検出信号の発生からペース電流カットオフ壕での時間
。）が通常数十μＳ程度になシ、制御速度が遅いという
欠点があった。また、上記したように７オトカプラー等
を介することにより、それだけ回路動作が不安定になる
要因が増える。
本発明は上記の事情に鑑みなされたもので、Ａ？クワ−
イツチングトランジスタの負荷短絡異常を検出してから
極く短時間で上記トランジスタのペース電流をカットオ
フ制御でき、女定な保護動作が可能なノ９ワースイツチ
ングトランジスタの保護回路を提供するものである。
イツチングトランジスタの負荷短絡異常を検出してから
極く短時間で上記トランジスタのペース電流をカットオ
フ制御でき、女定な保護動作が可能なノ９ワースイツチ
ングトランジスタの保護回路を提供するものである。
即ち、本発明のパワースイッチングトランジスタの保護
回路は、ツヤワースイツチングトランジスタのコレクタ
・エミッタ間電圧を取り出し、この電圧が一定時間以上
高電圧状態であるときを検出し、この検出時点が上記ト
ランジスタをスイッチ制御するスイッチ信号のオン期間
であるときに負荷短絡異常であると判定して保護制御出
力を発生する手段を設け、この手段の上記保護制御出力
にょシ直接にオン駆動される保護用トランジスタを前記
パワースイッチングトランジスタのペース・エミッタ間
に並列に接続してなることを特徴とするものである。
回路は、ツヤワースイツチングトランジスタのコレクタ
・エミッタ間電圧を取り出し、この電圧が一定時間以上
高電圧状態であるときを検出し、この検出時点が上記ト
ランジスタをスイッチ制御するスイッチ信号のオン期間
であるときに負荷短絡異常であると判定して保護制御出
力を発生する手段を設け、この手段の上記保護制御出力
にょシ直接にオン駆動される保護用トランジスタを前記
パワースイッチングトランジスタのペース・エミッタ間
に並列に接続してなることを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図において、ＱｏはＮＰＮ形の／？ワースイッチン
グトシンジスタであシ、そのコレクタは負荷回路１を介
して高電圧（たとえば５ｏｏｖ）の第１の直流電源２の
正極に接続され、エミッタは上記直流電源２の負極に接
続されている。
グトシンジスタであシ、そのコレクタは負荷回路１を介
して高電圧（たとえば５ｏｏｖ）の第１の直流電源２の
正極に接続され、エミッタは上記直流電源２の負極に接
続されている。
一方、第２の直流電源３を動作電源とする制御回路部に
おいては、スイッチ信号入力を分・配するスイッチ信号
分配回路４．ペース電流供給回路５ 、 ＮＰＮ形の保
護用スイッチングトランジスタＱ１ ＋保護制御回路６
を有している。即ち、スイッチ信号分配回路４の第１の
出力端Ｎ１と前記パワートランジスタＱｏのペースとの
間にペース電流供給回路５が挿入され、上記パワートラ
ンジスタＱｏのペース・エミッタ間に並列に前記保護用
トランジスタＱｓのコレクタ・エミッタ間が接続され、
このトランジスタＱ！のペースに保護制御回路６の出力
端が接続されている。この保護制御回路６においては、
スイッチ信号分配回路４の第２の出力端Ｎ２からのスイ
ッチ信号出力によシスイッチ制御されるスイッチ回路７
と、このスイッチ回路７の一端と前記第２の直流電源３
の正極との間に接続された抵抗Ｒ１と、上記スイッチ回
路７の他端に入力端が接続された第１の積分回路８と、
前記ｉ４ワートランジスタＱｏのコレクタから抵抗Ｒ２
を介して取シ出したスイッチ状態信号を積分する第２の
積分回路９と、これらの積分回路８，９の各出力のたと
えば論理積処理を行ない、その論理出力を前記保護用ト
ランジスタＱ１のペースに印加する論理回路１０とを有
する。なお、上記各積分回路８，９はそれぞれ抵抗Ｒ０
およびコンデンサｃｏからなる。さらに、上記保護制御
回路６には、前記スイッチ信号入力がオフになる毎にス
イッチ信号分配回路４の第３の出力端Ｎ３からの第３の
スイッチ信号出力によって上記積分回路８，９をそれぞ
れリセットするためのリセット回路１１．１２が設けら
れている。
おいては、スイッチ信号入力を分・配するスイッチ信号
分配回路４．ペース電流供給回路５ 、 ＮＰＮ形の保
護用スイッチングトランジスタＱ１ ＋保護制御回路６
を有している。即ち、スイッチ信号分配回路４の第１の
出力端Ｎ１と前記パワートランジスタＱｏのペースとの
間にペース電流供給回路５が挿入され、上記パワートラ
ンジスタＱｏのペース・エミッタ間に並列に前記保護用
トランジスタＱｓのコレクタ・エミッタ間が接続され、
このトランジスタＱ！のペースに保護制御回路６の出力
端が接続されている。この保護制御回路６においては、
スイッチ信号分配回路４の第２の出力端Ｎ２からのスイ
ッチ信号出力によシスイッチ制御されるスイッチ回路７
と、このスイッチ回路７の一端と前記第２の直流電源３
の正極との間に接続された抵抗Ｒ１と、上記スイッチ回
路７の他端に入力端が接続された第１の積分回路８と、
前記ｉ４ワートランジスタＱｏのコレクタから抵抗Ｒ２
を介して取シ出したスイッチ状態信号を積分する第２の
積分回路９と、これらの積分回路８，９の各出力のたと
えば論理積処理を行ない、その論理出力を前記保護用ト
ランジスタＱ１のペースに印加する論理回路１０とを有
する。なお、上記各積分回路８，９はそれぞれ抵抗Ｒ０
およびコンデンサｃｏからなる。さらに、上記保護制御
回路６には、前記スイッチ信号入力がオフになる毎にス
イッチ信号分配回路４の第３の出力端Ｎ３からの第３の
スイッチ信号出力によって上記積分回路８，９をそれぞ
れリセットするためのリセット回路１１．１２が設けら
れている。
なお、第２図は上記第１図の回路の一具体例を示してい
る。ここでは、第１図のスイッチ回路７および抵抗Ｒ１
としてスイッチ信号分配回路４′の一部が利用されてお
シ、第１図中と同一部分には同一符号を何しておシ、Ｑ
１〜Ｑｔｔはトランジスタ、Ｒ３−Ｒ１８は抵抗、Ｃ１
はコンデンサ、Ｄ１〜Ｄ８はｌ”イオ−）’、ｚＤｌオ
よびＺＤ２はツェナーダイオードである。このツェナー
ダイオードＺＤ１＋ ＺＤ２は、パワートランジスタＱ
ｏのコレクタ・エミッタ間飽和電圧ＶｃＰ、（ＳＡＴ〕
に対して第２の積分回路９を応動（積分）させないで、
そのツェナー電圧以上のコレ°クタｅエミッタ間電圧に
応動させるためのものである。
る。ここでは、第１図のスイッチ回路７および抵抗Ｒ１
としてスイッチ信号分配回路４′の一部が利用されてお
シ、第１図中と同一部分には同一符号を何しておシ、Ｑ
１〜Ｑｔｔはトランジスタ、Ｒ３−Ｒ１８は抵抗、Ｃ１
はコンデンサ、Ｄ１〜Ｄ８はｌ”イオ−）’、ｚＤｌオ
よびＺＤ２はツェナーダイオードである。このツェナー
ダイオードＺＤ１＋ ＺＤ２は、パワートランジスタＱ
ｏのコレクタ・エミッタ間飽和電圧ＶｃＰ、（ＳＡＴ〕
に対して第２の積分回路９を応動（積分）させないで、
そのツェナー電圧以上のコレ°クタｅエミッタ間電圧に
応動させるためのものである。
また、論理回路１０の各トランジスタＱ８〜Ｑｌｌそれ
ぞれのエミッタ回路にダイオード、抵抗等を直列に挿入
して温度特性を改善することも可能である。
ぞれのエミッタ回路にダイオード、抵抗等を直列に挿入
して温度特性を改善することも可能である。
次に、第１図に示したパワースイッチングトランジスタ
の保護回路における動作を説明する。
の保護回路における動作を説明する。
スイッチ信号入力はスイッチ信号分配回路４によシ分配
され、第１のスイッチ信号出力Ｓ、のオン、オフに応じ
てベース電流供給回路５が・ぐワートランジスタＱｏへ
のペース電流供給をオン、オフ制御することによってパ
ワートランジスタＱｏがスイッチング駆動される。この
・ぐワートランジスタＱｏの負荷回路１が正常な場合、
パワートランジスタＱｏがオン状態のときそのコレクタ
・エミッタ間電圧は低く、パワートランジスタＱｏがオ
フ状態のときそのコレクタ・エミッタ間電圧は高い。し
たがって、上記ノ？ワートランジスタＱｏのコレクタか
ら抵抗Ｒ２を介して取シ出されるスイッチ状態信号は、
パワートランジスタＱｏのオン、オフに応じて低電位、
高電位になる。したがって、・母ワートランジスタＱｏ
がオン状態のときには、第２の積分回路９の積分電圧は
低く、この低い電圧は論理回路１０の一方の入力として
ロウレベルを与えるので、論理回路１ｏの出力はロウレ
ベルとなり、保咳用トランジスタＱ１はオフになってい
る。なお、負荷回路１が正常な場合でも、モータ負荷に
おける７リーホイーリングダイオードの逆回復電流など
の正常な大電流が短時間流れることによってノぐワート
ランジスタＱｏがオンのときにそのコレクタ電圧が短時
間高くなることがある◇しかし、この短時間の高電圧に
よって第２の積分回路９の積分電圧が論理レベル゛１”
にならないようにその時定数を設定している。また、ス
イッチ信号入力がオフになる毎にリセット回路１２から
の第３のスイッチ信号出力Ｓ３によって第２の積分回路
９がリセットされるので、上記短時間の高電圧による積
分電圧が累積されることはない。
され、第１のスイッチ信号出力Ｓ、のオン、オフに応じ
てベース電流供給回路５が・ぐワートランジスタＱｏへ
のペース電流供給をオン、オフ制御することによってパ
ワートランジスタＱｏがスイッチング駆動される。この
・ぐワートランジスタＱｏの負荷回路１が正常な場合、
パワートランジスタＱｏがオン状態のときそのコレクタ
・エミッタ間電圧は低く、パワートランジスタＱｏがオ
フ状態のときそのコレクタ・エミッタ間電圧は高い。し
たがって、上記ノ？ワートランジスタＱｏのコレクタか
ら抵抗Ｒ２を介して取シ出されるスイッチ状態信号は、
パワートランジスタＱｏのオン、オフに応じて低電位、
高電位になる。したがって、・母ワートランジスタＱｏ
がオン状態のときには、第２の積分回路９の積分電圧は
低く、この低い電圧は論理回路１０の一方の入力として
ロウレベルを与えるので、論理回路１ｏの出力はロウレ
ベルとなり、保咳用トランジスタＱ１はオフになってい
る。なお、負荷回路１が正常な場合でも、モータ負荷に
おける７リーホイーリングダイオードの逆回復電流など
の正常な大電流が短時間流れることによってノぐワート
ランジスタＱｏがオンのときにそのコレクタ電圧が短時
間高くなることがある◇しかし、この短時間の高電圧に
よって第２の積分回路９の積分電圧が論理レベル゛１”
にならないようにその時定数を設定している。また、ス
イッチ信号入力がオフになる毎にリセット回路１２から
の第３のスイッチ信号出力Ｓ３によって第２の積分回路
９がリセットされるので、上記短時間の高電圧による積
分電圧が累積されることはない。
上記正常時の動作に対して、負荷回路１の短絡異常時に
は次のような保護制御動作が行なわれる。即ち、このと
きにはノ々ワートランジスタＱｏのコレクタ電位は電源
２と同じ高電圧になシ、この高電圧が一定時間以上第２
の積分回路９に与えられるとその積分出力は論理レベル
″１”になる。一方、この短絡異常時がパワートランジ
スタＱｏのオシ時であるときには、スイッチ信号分配回
路４からの第２のスイッチ信号出力Ｓ２によってスイッ
チ回路７（第３図のダイオードＤ１に相当する。）がオ
ン状態になっておシ、第２の直流電源３から抵抗Ｒ１お
よび上記スイッチ回路７を介して第１の積分回路８に充
電電流が流れ、一定時間以上の積分によシ積分出力は論
理レベル″１”になる。したがって、論理回路１０は２
人力とも１”レベルとなるので′１”レベルを出力し、
これによシ保護用トランジスタＱ１がオン状態ニなり、
パワートランジスタＱｏはケ９−ト・エミッタ間電圧が
低くなってカットオフされる。
は次のような保護制御動作が行なわれる。即ち、このと
きにはノ々ワートランジスタＱｏのコレクタ電位は電源
２と同じ高電圧になシ、この高電圧が一定時間以上第２
の積分回路９に与えられるとその積分出力は論理レベル
″１”になる。一方、この短絡異常時がパワートランジ
スタＱｏのオシ時であるときには、スイッチ信号分配回
路４からの第２のスイッチ信号出力Ｓ２によってスイッ
チ回路７（第３図のダイオードＤ１に相当する。）がオ
ン状態になっておシ、第２の直流電源３から抵抗Ｒ１お
よび上記スイッチ回路７を介して第１の積分回路８に充
電電流が流れ、一定時間以上の積分によシ積分出力は論
理レベル″１”になる。したがって、論理回路１０は２
人力とも１”レベルとなるので′１”レベルを出力し、
これによシ保護用トランジスタＱ１がオン状態ニなり、
パワートランジスタＱｏはケ９−ト・エミッタ間電圧が
低くなってカットオフされる。
上述したようなパワースイッチングトランジスタの保護
回路によれば、パワートランジスタＱｏの負荷回路１の
短絡異常時をパワートランジスタＱｏのコレクタ・エミ
ッタ間電圧を積分することによって検出し、かつこの検
出時がパワートランジスタＱｏのオン時であるか否かを
スイッチ信号がオン状態であるか否かによって検出し、
これらの検出出力の論理処理を行々ってスイッチ信号が
オンのときでかつ短絡異常を検出したときに保護制御出
力を発生し、パワートランジスタＱｏのペースφエミッ
タ間に並列接続された保護用トランジスタＱ１を上記保
護制御出力によジオン駆動するようにしている。
回路によれば、パワートランジスタＱｏの負荷回路１の
短絡異常時をパワートランジスタＱｏのコレクタ・エミ
ッタ間電圧を積分することによって検出し、かつこの検
出時がパワートランジスタＱｏのオン時であるか否かを
スイッチ信号がオン状態であるか否かによって検出し、
これらの検出出力の論理処理を行々ってスイッチ信号が
オンのときでかつ短絡異常を検出したときに保護制御出
力を発生し、パワートランジスタＱｏのペースφエミッ
タ間に並列接続された保護用トランジスタＱ１を上記保
護制御出力によジオン駆動するようにしている。
この場合、短絡異常検出系、保護制御回路系および保護
用トランジスタＱ１を直結しているので、異常検出から
保護制御動作までの所要時間が非常に短かくなシ、制御
動作も安定に行なわれる。因みに、第２図の回路におい
て、短絡異常時におけるパワートランジスタＱｏの電流
ＩＣの波形を観測すると、第３図に示すようになり、短
絡による立ち上シから保護制御動作による立ち下りまで
の波形幅が保護制御の動作時間に対応している。この時
間は、Ｒｚ＝１１６にΩ。
用トランジスタＱ１を直結しているので、異常検出から
保護制御動作までの所要時間が非常に短かくなシ、制御
動作も安定に行なわれる。因みに、第２図の回路におい
て、短絡異常時におけるパワートランジスタＱｏの電流
ＩＣの波形を観測すると、第３図に示すようになり、短
絡による立ち上シから保護制御動作による立ち下りまで
の波形幅が保護制御の動作時間に対応している。この時
間は、Ｒｚ＝１１６にΩ。
Ｒｏ＝７．５にΩ、 ｃｏ＝Ｑ、９４７μ”、Ｍ２の直
流電源３の電圧が１５Ｖとすれば、Ｒ１＝３．６にΩ。
流電源３の電圧が１５Ｖとすれば、Ｒ１＝３．６にΩ。
７．５にΩ、１５にΩと変えたときにそれぞれ対応して
５〜２７μＢに設定することが可能であることが波形観
測によシ確認されておシ、これは従来例における数十μ
Ｓに比べて著しく短縮されている。
５〜２７μＢに設定することが可能であることが波形観
測によシ確認されておシ、これは従来例における数十μ
Ｓに比べて著しく短縮されている。
上述したように本発明のパワースイッチングトランジス
タの保護回路によれば、パワースイッチングトラン・ゾ
スタのオン期間にそのエミッタ電位を基準にしてコレク
タに過大電圧が一定時間以上加わったときを負荷短絡異
常として検出してから、極く短時間で上記トランジスタ
のペース電流をカットオフ制御して保護できるので、保
護能力が向上しておシ、その応用範囲が拡大する。
タの保護回路によれば、パワースイッチングトラン・ゾ
スタのオン期間にそのエミッタ電位を基準にしてコレク
タに過大電圧が一定時間以上加わったときを負荷短絡異
常として検出してから、極く短時間で上記トランジスタ
のペース電流をカットオフ制御して保護できるので、保
護能力が向上しておシ、その応用範囲が拡大する。
第１図は本発明に係るパワースイッチングトランジスタ
の保護回路の一実施例を示す構成説明図、第２図は第１
図の回路の一具体例を示す回路図、第３図は第２図の回
路における負荷短絡異常時のパワースイッチングトラン
ジスタの保護動作を説明するためにノＪ？ワースイッチ
ングトランソスタのコレクダ電流波形を示す波形図であ
る。 ２．３・・・直流電源、６・・・保護制御回路、８゜９
・・・積分回路、１０．１１・・・リセット回路、Ｑｏ
・・りやワースイツチングトランジスタ、Ｑｌ・・・保
護用トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第、１図 第３図
の保護回路の一実施例を示す構成説明図、第２図は第１
図の回路の一具体例を示す回路図、第３図は第２図の回
路における負荷短絡異常時のパワースイッチングトラン
ジスタの保護動作を説明するためにノＪ？ワースイッチ
ングトランソスタのコレクダ電流波形を示す波形図であ
る。 ２．３・・・直流電源、６・・・保護制御回路、８゜９
・・・積分回路、１０．１１・・・リセット回路、Ｑｏ
・・りやワースイツチングトランジスタ、Ｑｌ・・・保
護用トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第、１図 第３図
Claims (1)
- パワースイッチングトランジスタのペース・エミッタ間
に並列に接続された保護用トランジスタと、上記パワー
スイッチングトランジスタをスイッチ制御するだめのス
イッチ信号がオンのときに電源から入力が与えられ所定
の時定数を有する第１の積分回路と、前記パワースイッ
チングトランジスタのコレクタから取シ出された電圧が
入力として与えられ所定の時定数を有する第２の積分回
路と、これらの第１．第２の積分回路の各出力が論理入
力として導かれ、スイッチ信号がオンのときの第１の積
分回路の出力およびパワースイッチングトランジスタの
コレクタ電圧が一定時間以上所定の高電圧であるときの
ｆＡ２の積分回路の出力が共に入力したときに前記保護
用トランジスタをオン駆動するための出力信号を供給す
る論理回路とを具備することを特徴とする・臂ワースイ
ツチングトランジスタの保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191511A JPS6083418A (ja) | 1983-10-13 | 1983-10-13 | パワ−スイッチングトランジスタの保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191511A JPS6083418A (ja) | 1983-10-13 | 1983-10-13 | パワ−スイッチングトランジスタの保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083418A true JPS6083418A (ja) | 1985-05-11 |
| JPH0473327B2 JPH0473327B2 (ja) | 1992-11-20 |
Family
ID=16275866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191511A Granted JPS6083418A (ja) | 1983-10-13 | 1983-10-13 | パワ−スイッチングトランジスタの保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083418A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6263014A (ja) * | 1985-09-14 | 1987-03-19 | Inoue Japax Res Inc | 放電加工装置 |
| JPS63187813A (ja) * | 1987-01-30 | 1988-08-03 | Yamatake Honeywell Co Ltd | 無接点スイツチの過電流防止回路 |
| JPS63187812A (ja) * | 1987-01-30 | 1988-08-03 | Yamatake Honeywell Co Ltd | 近接スイツチの過電流防止回路 |
| JPS6486712A (en) * | 1987-09-29 | 1989-03-31 | Idec Izumi Corp | Single pole circuit breaker |
| JPH0468917A (ja) * | 1990-07-06 | 1992-03-04 | Sharp Corp | トランジスタの出力短絡保護回路 |
| US5568347A (en) * | 1993-09-16 | 1996-10-22 | Nippondenso Co., Ltd. | Load driving circuit with protective circuit |
| US7489487B2 (en) | 2006-01-10 | 2009-02-10 | Toshiba Mitsubishi-Electric Industrial Systems Corporation | Multi-level power converter |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5029246U (ja) * | 1973-07-12 | 1975-04-03 | ||
| JPS50134840U (ja) * | 1974-04-23 | 1975-11-06 | ||
| JPS56142150U (ja) * | 1980-03-27 | 1981-10-27 |
-
1983
- 1983-10-13 JP JP58191511A patent/JPS6083418A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5029246U (ja) * | 1973-07-12 | 1975-04-03 | ||
| JPS50134840U (ja) * | 1974-04-23 | 1975-11-06 | ||
| JPS56142150U (ja) * | 1980-03-27 | 1981-10-27 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6263014A (ja) * | 1985-09-14 | 1987-03-19 | Inoue Japax Res Inc | 放電加工装置 |
| JPS63187813A (ja) * | 1987-01-30 | 1988-08-03 | Yamatake Honeywell Co Ltd | 無接点スイツチの過電流防止回路 |
| JPS63187812A (ja) * | 1987-01-30 | 1988-08-03 | Yamatake Honeywell Co Ltd | 近接スイツチの過電流防止回路 |
| JPS6486712A (en) * | 1987-09-29 | 1989-03-31 | Idec Izumi Corp | Single pole circuit breaker |
| JPH0468917A (ja) * | 1990-07-06 | 1992-03-04 | Sharp Corp | トランジスタの出力短絡保護回路 |
| US5568347A (en) * | 1993-09-16 | 1996-10-22 | Nippondenso Co., Ltd. | Load driving circuit with protective circuit |
| US7489487B2 (en) | 2006-01-10 | 2009-02-10 | Toshiba Mitsubishi-Electric Industrial Systems Corporation | Multi-level power converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0473327B2 (ja) | 1992-11-20 |
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