JPH06319224A - バッテリの過電流保護回路 - Google Patents
バッテリの過電流保護回路Info
- Publication number
- JPH06319224A JPH06319224A JP10547393A JP10547393A JPH06319224A JP H06319224 A JPH06319224 A JP H06319224A JP 10547393 A JP10547393 A JP 10547393A JP 10547393 A JP10547393 A JP 10547393A JP H06319224 A JPH06319224 A JP H06319224A
- Authority
- JP
- Japan
- Prior art keywords
- battery
- fet
- effect transistor
- field effect
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Charge And Discharge Circuits For Batteries Or The Like (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】
【目的】 電力損失を低減させたバッテリの過電流保護
回路を提供する。 【構成】 バッテリBと負荷回路Lとの間に接続されて
いる第1の電界効果トランジスタ(FET)Q1におい
て負荷電流によって生じた降下電圧が所定値以下のとき
は、FETQ1のゲートに対するバイアス用の抵抗R2
が第2の電界効果トランジスタ(FET)Q2によって
有効に切り替えられてFETQ1がオンになり、該降下
電圧が該所定値を越えると抵抗R2がFETQ2によっ
て短絡されてFETQ1がオフになる。 【効果】 負荷電流検出用の抵抗をバッテリと負荷回路
との間に付加する必要もなく、そして該降下電圧は微小
であるので、従来に比して回路の電力損失が低減され
る。
回路を提供する。 【構成】 バッテリBと負荷回路Lとの間に接続されて
いる第1の電界効果トランジスタ(FET)Q1におい
て負荷電流によって生じた降下電圧が所定値以下のとき
は、FETQ1のゲートに対するバイアス用の抵抗R2
が第2の電界効果トランジスタ(FET)Q2によって
有効に切り替えられてFETQ1がオンになり、該降下
電圧が該所定値を越えると抵抗R2がFETQ2によっ
て短絡されてFETQ1がオフになる。 【効果】 負荷電流検出用の抵抗をバッテリと負荷回路
との間に付加する必要もなく、そして該降下電圧は微小
であるので、従来に比して回路の電力損失が低減され
る。
Description
【0001】
【産業上の利用分野】本発明は、バッテリの過電流に対
する保護回路に関するものである。
する保護回路に関するものである。
【0002】
【従来の技術】従来、図2に示すバッテリの過電流保護
回路が電子回路等に使用されている。
回路が電子回路等に使用されている。
【0003】同図において、Bはバッテリ、Lは負荷回
路、Fはヒューズ、QA は負荷電流遮断用のMOS型N
チャネルの電界効果トランジスタ(以下、FETと称す
る)、Ra は負荷電流検出用抵抗である。OPは負荷電
流検出用の演算増幅器、CC1 ,CC2 はバッテリBの
電圧を受けて作動する定電流回路、ZDは定電流回路C
C1 と直列に接続されて定電圧を取り出すツェナーダイ
オード、Rb は定電流回路CC2 と直列に接続されて負
荷回路Lの端子電圧を分圧して取り出す分圧抵抗、抵抗
Rc は演算増幅器OPの出力に対するプルアップ抵抗で
ある。演算増幅器OPは、その−端子に抵抗Rb による
分電圧を受け、ツェナーダイオードZDによる定電圧を
+端子に受けていて、−端子側の電位が+端子側の電位
より高くなったときにFETQA がオフとなり、且つ該
オフ状態が保持される。
路、Fはヒューズ、QA は負荷電流遮断用のMOS型N
チャネルの電界効果トランジスタ(以下、FETと称す
る)、Ra は負荷電流検出用抵抗である。OPは負荷電
流検出用の演算増幅器、CC1 ,CC2 はバッテリBの
電圧を受けて作動する定電流回路、ZDは定電流回路C
C1 と直列に接続されて定電圧を取り出すツェナーダイ
オード、Rb は定電流回路CC2 と直列に接続されて負
荷回路Lの端子電圧を分圧して取り出す分圧抵抗、抵抗
Rc は演算増幅器OPの出力に対するプルアップ抵抗で
ある。演算増幅器OPは、その−端子に抵抗Rb による
分電圧を受け、ツェナーダイオードZDによる定電圧を
+端子に受けていて、−端子側の電位が+端子側の電位
より高くなったときにFETQA がオフとなり、且つ該
オフ状態が保持される。
【0004】
【発明が解決しようとする課題】しかしながら上記のバ
ッテリの過電流保護回路においては、負荷回路と直列に
負荷電流検出用抵抗が接続されているので、その電力損
失のために回路の電力損失が大になるという問題点があ
った。
ッテリの過電流保護回路においては、負荷回路と直列に
負荷電流検出用抵抗が接続されているので、その電力損
失のために回路の電力損失が大になるという問題点があ
った。
【0005】本発明の目的は、回路の電力損失を低減さ
せたバッテリの過電流保護回路を提供することにある。
せたバッテリの過電流保護回路を提供することにある。
【0006】
【課題を解決するための手段】本発明は上記の目的を達
成するために、バッテリと負荷回路との間に接続された
第1の電界効果トランジスタと、バッテリの端子電圧の
分電圧により前記第1の電界効果トランジスタのゲート
を順方向にバイアスしているバイアス発生手段と、前記
バイアス発生手段を有効・無効に切り替える第2の電界
効果トランジスタと、負荷電流によって第1の電界効果
トランジスタに生じた降下電圧が所定値以下のとき前記
バイアス発生手段を有効にし該所定値を越えたときに無
効にすべく前記第2の電界効果トランジスタのゲートに
制御電圧を供給する切り替え制御手段とを備えてバッテ
リの過電流保護回路を構成した。
成するために、バッテリと負荷回路との間に接続された
第1の電界効果トランジスタと、バッテリの端子電圧の
分電圧により前記第1の電界効果トランジスタのゲート
を順方向にバイアスしているバイアス発生手段と、前記
バイアス発生手段を有効・無効に切り替える第2の電界
効果トランジスタと、負荷電流によって第1の電界効果
トランジスタに生じた降下電圧が所定値以下のとき前記
バイアス発生手段を有効にし該所定値を越えたときに無
効にすべく前記第2の電界効果トランジスタのゲートに
制御電圧を供給する切り替え制御手段とを備えてバッテ
リの過電流保護回路を構成した。
【0007】
【作用】本発明によれば、負荷電流によって第1の電界
効果トランジスタに生じた降下電圧が所定値以下のとき
は第1の電界効果トランジスタのゲートに対するバイア
ス発生手段が第2の電界効果トランジスタによって有効
に切り替えられて第1の電界効果トランジスタがオンに
なり、該降下電圧が該所定値を越えたときにバイアス発
生手段が第2の電界効果トランジスタによって無効に切
り替えられて第1の電界効果トランジスタがオフにな
る。
効果トランジスタに生じた降下電圧が所定値以下のとき
は第1の電界効果トランジスタのゲートに対するバイア
ス発生手段が第2の電界効果トランジスタによって有効
に切り替えられて第1の電界効果トランジスタがオンに
なり、該降下電圧が該所定値を越えたときにバイアス発
生手段が第2の電界効果トランジスタによって無効に切
り替えられて第1の電界効果トランジスタがオフにな
る。
【0008】
【実施例】図1は本発明の一実施例を示すバッテリの過
電流保護回路図である。
電流保護回路図である。
【0009】同図において、Bはバッテリ、Lは負荷回
路、Fはヒューズ、Q1は負荷電流遮断用のMOS型N
チャネルの第1の電界効果トランジスタ(以下、FET
と称する)である。該FETQ1はソースがバッテリB
の−端子に接続され、ゲートがバッテリBの電圧を抵抗
R1,R2によって分圧してなる分電圧を受けていてゲ
ート・ソース間が順バイアスされている。該抵抗R2は
バイアス発生手段をなす。Q2は該バイアス発生手段を
有効・無効に切り替えるMOS型Nチャネルの第2の電
界効果トランジスタ(以下、FETと称する)で、ソー
スをバッテリBの−端子側にして抵抗R2の端子間に接
続されていて、そのゲート電位がソース電位よりも所定
以上に上昇したときに抵抗R2を短絡させて該バイアス
発生手段を無効にする。CCは定電流回路、R3は定電
流回路CCと直列接続された抵抗で、定電流回路CCが
バッテリBの+端子側に接続され、抵抗R3がFETQ
1のソースに接続されていて、定電流回路CCと抵抗R
3との接続点がFETQ2のゲートに接続されている。
該定電流回路CCと抵抗R3とはFETQ2のゲートに
制御電圧を供給する切り替え制御手段をなし、FETQ
1のドレイン・ソース間抵抗が定常負荷電流対応値のと
きはFETQ2をオフにし、過負荷電流対応値に上昇す
るとオンにすべく抵抗R3の値が設定されている。Cは
FETQ1のソースとFETQ2のゲートとの間に接続
された誤動作防止用のコンデンサで、FETQ1のドレ
イン・ソース間電圧が定常負荷電流対応値から過負荷電
流対応値に上昇したとき、例えばそのステップ上昇から
約8msまではFETQ2のオフ状態が保持されてその
以降にオンになるように抵抗R3と共に充電時定数が設
定されていて、ノイズに応答しないようにしている。
路、Fはヒューズ、Q1は負荷電流遮断用のMOS型N
チャネルの第1の電界効果トランジスタ(以下、FET
と称する)である。該FETQ1はソースがバッテリB
の−端子に接続され、ゲートがバッテリBの電圧を抵抗
R1,R2によって分圧してなる分電圧を受けていてゲ
ート・ソース間が順バイアスされている。該抵抗R2は
バイアス発生手段をなす。Q2は該バイアス発生手段を
有効・無効に切り替えるMOS型Nチャネルの第2の電
界効果トランジスタ(以下、FETと称する)で、ソー
スをバッテリBの−端子側にして抵抗R2の端子間に接
続されていて、そのゲート電位がソース電位よりも所定
以上に上昇したときに抵抗R2を短絡させて該バイアス
発生手段を無効にする。CCは定電流回路、R3は定電
流回路CCと直列接続された抵抗で、定電流回路CCが
バッテリBの+端子側に接続され、抵抗R3がFETQ
1のソースに接続されていて、定電流回路CCと抵抗R
3との接続点がFETQ2のゲートに接続されている。
該定電流回路CCと抵抗R3とはFETQ2のゲートに
制御電圧を供給する切り替え制御手段をなし、FETQ
1のドレイン・ソース間抵抗が定常負荷電流対応値のと
きはFETQ2をオフにし、過負荷電流対応値に上昇す
るとオンにすべく抵抗R3の値が設定されている。Cは
FETQ1のソースとFETQ2のゲートとの間に接続
された誤動作防止用のコンデンサで、FETQ1のドレ
イン・ソース間電圧が定常負荷電流対応値から過負荷電
流対応値に上昇したとき、例えばそのステップ上昇から
約8msまではFETQ2のオフ状態が保持されてその
以降にオンになるように抵抗R3と共に充電時定数が設
定されていて、ノイズに応答しないようにしている。
【0010】以上の図1の構成において、負荷回路Lに
定常負荷電流が流れているときは、抵抗R3の定電流回
路CCとの接続点によるゲート電位によってFETQ2
がオフになっていて抵抗R2によりFETQ1のゲート
・ソース間が順バイアスされてFETQ1がオン状態に
保持されている。この状態から、負荷回路Lに過負荷電
流が流れると、FETQ1のドレイン・ソース間電圧が
上昇してそのソース電位が高くなり、FETQ2はゲー
ト電位が上昇してオンになる。よってFETQ1はその
ドレインとソースが同電位となってオフになる。該オフ
作動したことによりFETQ2はゲート電位が更に押し
上げられてオン状態に保持され、FETQ1がオフ状態
に保持される。そして過負荷電流がなくなると、定常状
態に復帰する。
定常負荷電流が流れているときは、抵抗R3の定電流回
路CCとの接続点によるゲート電位によってFETQ2
がオフになっていて抵抗R2によりFETQ1のゲート
・ソース間が順バイアスされてFETQ1がオン状態に
保持されている。この状態から、負荷回路Lに過負荷電
流が流れると、FETQ1のドレイン・ソース間電圧が
上昇してそのソース電位が高くなり、FETQ2はゲー
ト電位が上昇してオンになる。よってFETQ1はその
ドレインとソースが同電位となってオフになる。該オフ
作動したことによりFETQ2はゲート電位が更に押し
上げられてオン状態に保持され、FETQ1がオフ状態
に保持される。そして過負荷電流がなくなると、定常状
態に復帰する。
【0011】
【発明の効果】以上説明したように本発明によれば、バ
ッテリと負荷回路との間に接続されている第1の電界効
果トランジスタにおいて負荷電流によって生じた降下電
圧が所定値を越えるとこれが検出されて第1の電界効果
トランジスタがオフになるようにしたので、バッテリと
負荷回路との間に負荷電流検出用の抵抗を付加する必要
もなく、そして該降下電圧は微小であるので、従来に比
して回路の電力損失が低減される。
ッテリと負荷回路との間に接続されている第1の電界効
果トランジスタにおいて負荷電流によって生じた降下電
圧が所定値を越えるとこれが検出されて第1の電界効果
トランジスタがオフになるようにしたので、バッテリと
負荷回路との間に負荷電流検出用の抵抗を付加する必要
もなく、そして該降下電圧は微小であるので、従来に比
して回路の電力損失が低減される。
【図1】本発明の一実施例を示すバッテリの過電流保護
回路図
回路図
【図2】従来のバッテリの過電流保護回路図
B…バッテリ、L…負荷回路、Q1…第1の電界効果ト
ランジスタ、R1,R2,R3…抵抗、Q2…第2の電
界効果トランジスタ、CC…定電流回路。
ランジスタ、R1,R2,R3…抵抗、Q2…第2の電
界効果トランジスタ、CC…定電流回路。
Claims (1)
- 【請求項1】 バッテリと負荷回路との間に接続された
第1の電界効果トランジスタと、 バッテリの端子電圧の分電圧により前記第1の電界効果
トランジスタのゲートを順方向にバイアスしているバイ
アス発生手段と、 前記バイアス発生手段を有効・無効に切り替える第2の
電界効果トランジスタと、 負荷電流によって第1の電界効果トランジスタに生じた
降下電圧が所定値以下のとき前記バイアス発生手段を有
効にし該所定値を越えたときに無効にすべく前記第2の
電界効果トランジスタのゲートに制御電圧を供給する切
り替え制御手段とを備えた、 ことを特徴とするバッテリの過電流保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10547393A JPH06319224A (ja) | 1993-05-06 | 1993-05-06 | バッテリの過電流保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10547393A JPH06319224A (ja) | 1993-05-06 | 1993-05-06 | バッテリの過電流保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06319224A true JPH06319224A (ja) | 1994-11-15 |
Family
ID=14408570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10547393A Withdrawn JPH06319224A (ja) | 1993-05-06 | 1993-05-06 | バッテリの過電流保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06319224A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007124768A (ja) * | 2005-10-26 | 2007-05-17 | Sanyo Electric Co Ltd | パック電池 |
JP2015133893A (ja) * | 2013-12-11 | 2015-07-23 | セイコーインスツル株式会社 | バッテリ状態監視回路及びバッテリ装置 |
-
1993
- 1993-05-06 JP JP10547393A patent/JPH06319224A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007124768A (ja) * | 2005-10-26 | 2007-05-17 | Sanyo Electric Co Ltd | パック電池 |
JP4511445B2 (ja) * | 2005-10-26 | 2010-07-28 | 三洋電機株式会社 | パック電池 |
JP2015133893A (ja) * | 2013-12-11 | 2015-07-23 | セイコーインスツル株式会社 | バッテリ状態監視回路及びバッテリ装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |