JP2841779B2

JP2841779B2 - 半導体遮断器

Info

Publication number: JP2841779B2
Application number: JP21136190A
Authority: JP
Inventors: 康弘清水
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-08-09
Filing date: 1990-08-09
Publication date: 1998-12-24
Anticipated expiration: 2013-12-24
Also published as: JPH0496618A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は，直流電力ラインの過電流を検出して高速
で遮断する半導体遮断器に関するものである。

〔従来の技術〕

従来のこの種の半導体遮断器として，第７図の構成の
ものがあつた。

第７図において，（１）は被遮断ライン，（２）はト
ランジスタ，（３）はFET,（６）は電流検出器，（７）
はコンパレータ，（８）は駆動回路，（11）は第１の抵
抗，（12）はスナバ回路，（13）はスナバ回路を構成す
る第２の抵抗，（14）はスナバ回路を構成するキヤパシ
タ，（15）は還流ダイオード,V_REFは基準電圧,I_Lは被遮
断ライン（１）を流れる電流である。

次に動作について説明する。被遮断ライン（１）に
は，ダーリントン接続を構成するトランジスタ（２）と
FET（３）がオン状態のとき，電流（I_L）が流れてい
る。その電流値は電流検出器（６）によりその値が検出
され，電圧信号に変換されてコンパレータ（７）の負端
子に入力される。コンパレータ（７）の正端子には基準
電圧（V_REF）が入力されており，電流（I_L）が定められ
た定格値の範囲内にあるときは，電流検出器（６）の出
力電圧よりも基準電圧（V_REF）の方が高い値になる。こ
の時，コンパレータ（７）の出力はハイレベルとなり，
駆動回路（８）はFET（３）のゲート・ソース間にオン
電圧を供給し続けるので,FET（３）はオン状態を保つ。
そしてFET（３）の出力電流がトランジスタ（２）のベ
ース電流を供給するので，トランジスタ（２）もオン状
態を保つ。

次に電流（I_L）が上昇し，定格値を越えて遮断すべき
電流値に達した場合，電流検出器（６）の出力電圧が基
準電圧（V_REF）よりも高い値となり，コンパレータ
（７）の出力は反転してローレベルとなる。その結果，
駆動回路（８）がオン電圧の供給を止めるため,FET
（３）はオフし，従つてトランジスタ（２）もオフ状態
となるので電流（I_L）は遮断される。なお，コンパレー
タ（７）はヒステリシス特性を持つており，電流（I_L）
が遮断された後もローレベレルを維持し続けるので，ト
ランジスタ（２）およびFET（３）のオフ状態は継続す
る。

なお，第１の抵抗（11）は，遮断時にトランジスタ
（２）のベース蓄積電荷を放電させる役目を持つてい
る。

また高速で電流を遮断する場合，遮断時の大きなdI/d
tと遮断ライン（１）の持つ浮遊インダクタンスのため
高いサージ電圧が発生し，トランジスタ（２）およびFE
T（３）を破壊する恐れがある。そこでサージ電圧を吸
収してトランジスタ（２）およびFET（３）を保護する
ために，第２の抵抗（13）とキヤパシタ（14）から成る
スナバ回路（12）を用いている。

また還流ダイオード（15）は，トランジスタのコレク
タ・エミツタ間に逆電圧が加わつた場合にオンして，ト
ランジスタを逆電圧破壊から保護する役目を持つ。

以上の動作を第８図および第９図を用いて説明する。
第８図は短絡負荷をもつ電力系統図であり，（１）は被
遮断ライン，（16）は定電圧源，（17）は半導体遮断
器，（18）は短絡負荷である。第９図は負荷短絡におけ
る動作波形である。図において，電流値（I_th）は電流
遮断レベルである。これは，半導体遮断器が遮断動作に
移る電流レベルであり，基準電圧（V_REF）に相当する電
流値である。また時間（t_o）は，負荷短絡が発生した時
間である。

さて時間（t_o）に短絡負荷（18）が短絡すると，被遮
断ライン（１）のもつラインインダクタンスと定電圧源
（16）の電圧値で決まる一定の増加率で電流（I_L）が増
加する。そして電流（I_L）が電流遮断レベル（I_th）に
達すると遮断器（17）は遮断動作を行う。以上から明ら
かなように，従来の半導体遮断器は，ピーク・カツト方
式の遮断器である。

ここで，従来の半導体遮断器の負荷として容量性負荷
を接続した場合を，第10図および第11図に示す。第10図
は容量負荷をもつ電力系統図であり，（１）は被遮断ラ
イン，（16）は定電圧源，（17）は半導体遮断器，（1
9）は負荷抵抗，（20）は容量性負荷，（21）はスイツ
チ，（I_L）は被遮断ライン（１）を流れる電流である。
第11図およびスイツチ（21）により容量性負荷（20）を
接続した場合の動作波形を示している。ここでI_Pは容量
性負荷（20）の充電電流のピーク値,I_th1,I_th2はそれぞ
れピーク値（I_P）り大きな電流遮断レベルおよび小さい
電流遮断レベルである。そして，半導体遮断器（17）の
電流遮断レベルが（I_th1）の場合の電流（I_L）の波形を
実線で，電流遮断レべルが（I_th2）の場合の電流（I_L）
の波形を破線で示している。また時間（t₁）は，スイツ
チ（21）により容量性負荷（20）を接続した時間であ
る。

第11図より明らかなように，電流遮断レベルが
（I_th1）でピーク値（I_P）より大きい場合，容量性負荷
（20）の充電中に半導体遮断器（17）遮断動作は行わ
ず，充電終了後も，負荷抵抗（19）に電流（I_L）は供給
され続ける。しかし電流遮断レベルが（I_th2）でピーク
値（I_P）より小さい場合，電流（I_L）が容量性負荷（2
0）の充電に伴つて上昇していき，電流遮断レベル（I
_th2）に達したところで半導体遮断器（17）は遮断動作
を行うことがわかる。この後者の場合は，電力系統に短
絡事故などの異常が発生していないのに遮断動作をして
おり，電力系統から見れば半導体遮断器（17）の誤動作
が発生しているということになる。

〔発明が解決しようとする課題〕

従来の半導体遮断器は以上のようにピーク・カツト方
式で構成されているため，容量性負荷を接続する誤動作
する場合があつた。また，この誤動作を避けるためには
電流遮断レベルを大きな値に設定しなければならないの
で，それだけ大きな電流容量を持つ半導体素子が必要に
なるなどの課題があつた。

この発明は，上記のような課題を解消するためになさ
れたもので，容量性負荷の接続にも対応できて誤動作し
ない半導体遮断器を得ることを目的とする。

〔課題を解決するための手段〕

この発明における半導体遮断器は，トランジスタのコ
レクタにドレインが接続された第２のFETと，第２のFET
のソースとトランジスタのベースの間に接続された第３
の抵抗と，コンパレータの信号を入力とし，電流検出器
の出力は基準電圧を越えているという信号をコンパレー
タが出力し続ける時間を計測して，第２のFETのオン・
オフ信号を発生する時計測回路と，時計測回路の信号を
入力とし，出力のホツト側が第２のFETのゲートに接続
され，出力のリターン側がトランジスタのベースに接続
された第２の駆動回路とを備えたものである。

また，この発明におけるもう１つの半導体遮断器は，
第１のトランジスタのコレクタにコレクタが接続された
第３のトランジスタと，第３のトランジスタのエミツタ
と第１のトランジスタのベースの間に接続された第３の
抵抗と，コンパレータの信号を入力とし，電流検出器の
出力は基準電圧を越えているという信号をコンパレータ
が出力し続ける時間を計測して，第３のトランジスタの
オン・オフ信号を発生する時計測回路と，時計測回路の
信号を入力とし，出力のホツト側が第３のトランジスタ
のベースに接続され，出力のリターン側が第１のトラン
ジスタのベースに接続された第２の駆動回路とを備えた
ものである。

〔作用〕

この発明における半導体遮断器は，電流検出器の出力
が基準電圧を越えた場合，第１のFETはオフ状態とな
り，第２のFETのみがトランジスタにベース電流を供給
することになる。しかし第２のFETのドレイン電流は，
そのソースとトランジスタのベースの間に接続された第
３の抵抗による電圧負帰還のため定電流となる。従つて
ベース電流が一定になるのでトランジスタの出力電流す
なわち被遮断ラインを流れる電流は一定値に制限される
ことになる。（以後，この一定値を限流値と呼ぶ。）そ
して時計測回路は，電流検出器の出力が基準電圧を越え
た時を起点として時間を計測しており，ある規定時間に
達すると第２の駆動回路は第２のFETをオフし，電流は
遮断される。（以後，この規定時間のことを限流時間と
呼ぶ。）また，この発明におけるもう１つの半導体遮断器は，
電流検出器の出力が基準電圧を越えた場合，第２のトラ
ンジスタはオフ状態となり，第３のトランジスタのみが
第１のトランジスタにベース電流を供給することにな
る。しかし第３のトランジスタの出力電流は，そのエミ
ツタと第１のトランジスタのベース間に接続された第３
の抵抗による電圧負帰還のため定電流となる。従つてベ
ース電流が一定になるので第１のトランジスタの出力電
流すなわち被遮断ラインを流れる電流は一定値（限流
値）に制限させることになる。そして時計測回路は，電
流検出器の出力が基準電圧を越えた時を起点として時間
を計測しており，ある規定時間（限流時間）に達すると
第２の駆動回路は第３のトランジスタをオフし，電流は
遮断される。

以上のようにこの発明における半導体遮断器は，電流
検出器の出力が基準電圧を越えた場合即座に遮断するの
ではなく，ある限流時間の間は被遮断ラインを流れる電
流を限流値になるよう制御をかけて流し続けるので，電
流遮断レベルを大きくすることなく容量性負荷に対応す
ることができる。

〔実施例〕

以下，この発明の一実施例を説明する。第１図におい
て，（１）は被遮断ライン，（２）は半導体遮断素子と
してのトランジスタ，（３）は第１のFET,（４）は第２
のFET,（５）は第３の抵抗，（６）は電流検出器，
（７）はコンパレータ，（８）は第１の駆動回路，
（９）は時計測回路，（10）は第２の駆動回路，（11）
は第１の抵抗，（12）はスナバ回路，（13）はスナバ回
路を構成する第２の抵抗，（14）はスナバ回路を構成す
るキヤパシタ，（15）は還流ダイオード,V_REFは基準電
圧,I_Lは被遮断ライン（１）に流れる電流,I_D1は第１のF
ET（３）のドレイン電流,I_D2は第２のFET（４）のドレ
イン電流,I_Bはトランジスタ（２）のベース電流であ
る。

次に動作について説明する。なお，第１の抵抗（1
1），スナバ回路（12），スナバ回路を構成する第２の
抵抗（13），スナバ回路を構成するキヤパシタ（14），
還流ダイオード（15），基準電圧（V_REF）の動作は，従
来の構成と同じである。

まず，被遮断ライン（１）には，定格以下の電流
（I_L）が流れているとする。この時，ダーリントン接続
を構成するトランジスタ（２）と第１のFET（３）およ
び第２のFET（４）はすべてオン状態になつている。電
流（I_L）は電流検出器（６）によりその値が検出され，
電圧信号に変換されてコンパレータ（７）の負端子に入
力される。コンパレータ（７）の正端子には基準電圧
（V_REF）が入力されており，電流（I_L）が定められた定
格値の範囲内にあるときは，電流検出器（６）の出力電
圧よりも基準電圧（V_REF）の方が高い値になる。今，電
流（I_L）は定格以下なので，コンパレータ（７）の出力
はハイレベルとなり，第１の駆動回路（８）は第１のFE
T（３）のゲート・ソース間にはオン電圧を供給し続
け，第１のFET（３）はオン状態を保つ。また，時計測
回路（９）はコンレータ（７）がハイレベルの時はその
ままハイレベルを出力し，第２の駆動回路（10）は第２
のFET（４）のゲートにオン電圧を供給し続け，第２のF
ET（４）はオン状態を保つ。従つて第１のFET（３）の
ドレイン電流（I_D1）および第２のFET（４）のドレイン
電流（I_D2）がトランジスタ（２）にベース電流（I_B）
を供給するので，トランジスタ（２）もオン状態を保
つ。

次に電流（I_L）が上昇し，定格値を越えて遮断すべき
電流値に達した場合，電流検出器（６）の出力電圧が基
準電圧（V_REF）よりも高い値となり，コンパレータ
（７）の出力は反転してローレベルとなる。その結果，
第１の駆動回路（８）は即座にオン電圧の供給を停止
し，第１のFET（３）はオフ状態となる。しかし，時計
測回路（９）はコンパレータ（７）の出力がハイからロ
ーへ反転したときを起点として時間を計測し，限流時間
に達するまではハイレベルを出力し続ける。従つて第２
の駆動回路（10）は第２のFET（４）をオン状態に保ち
続け，第２のFET（４）のドレイン電流（I_D2）がトラン
ジスタ（２）にベース電流（I_B）を供給するので，トラ
ンジスタ（２）もオン状態を保ち続ける。そして限流時
間に達すると，時計測回路（９）の出力は反転してロー
レベルとなり，第２のFET（４）はオフ状態となるの
で，トランジスタ（２）もオフ状態となり，電流（I_L）
は遮断される。

さて，第１のFET（３）がオフして，第２のFET（４）
のみでトランジスタ（２）を駆動している，限流時間中
の場合を考える。第２のFET（４）は，そのソースに直
列に第３の抵抗（４）が接続されている。そして，この
第３の抵抗（４）にドレイン電流（I_D2）が流れると電
圧降下を発生する。ここで，第３の抵抗（４）の抵抗値
を（Ｒ），第２のFET（４）のゲート・ソース間電圧を
（V_GS），第２の駆動回路（10）のハイレベル時の出力
電圧を（V_GB）とすると， V_GS＝V_GB−I_D2・Ｒ・・・・・・（１）である。上式から明らかなように，ドレイン電流
（I_D2）が大きくなると，第３の抵抗（４）に発生する
電圧降下により，ゲート・ソース間電圧（V_GS）が小さ
くなる。しかし，ゲート・ソース間電圧（V_GS）が第２
のFETのスレツシヨルド電圧以下になるようなドレイン
電流（I_D2）は流れ得ない。すなわち，第３の抵抗
（４）に発生する電圧降下の電圧負帰還により，ドレイ
ン電流（I_D2）は一定値となる。そして，ドレイン電流
（I_D2）が一定であれば，トランジスタ（２）のベース
電流（I_B）も一定である。ここで，トランジスタ（２）
の直流電流増幅率を（h_FE）とすると， I_L＝h_FE・I_B（＝I_LLIM）・・・・・（２）であるので，ラインに流れる電流（I_L）は，限流時間中
は，一定値になる。以後，この一定の電流値を限流値
（I_LLIM），限流値（I_LLIM）に制限する動作を限流動作
と呼ぶ。

なお，限流値（I_LLIM）は，コンパレータ（７）の出
力が反転する電流遮断レベル（I_th）よりも大きな値に
設定されている。そして，限流動作中に電流（I_L）が限
流値（I_LLIM）より減少してきて電流遮断レベル（I_th）
以下になつた場合，コンパレータ（７）は再びハイレベ
ルを出力し，第１の駆動回路（８）は第１のFET（３）
をオン状態にするとともに，時計測回路（９）の時間測
定をリセツトする。

以上の動作について，負荷短絡が起こつた場合を第２
図および第３図に示す。第２図は短絡負荷をもつ電力系
統図であり，（１）は被遮断ライン，（16）は定電圧
源，（17）は半導体遮断器，（18）は短絡負荷である。
第３図は負荷短絡における各部の動作波形である。ここ
で，時間（t_o）は負荷短絡が起こつた時間，時間
（t_LIM）は，あらかじめ規定されている限流時間を示
す。図より，時間（t_o）に負荷短絡が起こり，電流
（I_L）が被遮断ライン（１）のラインインダクタンスと
定電圧源（16）の電圧値で決まる増加率で増加してい
く。電流遮断レベル（I_th）を越えても，限流動作中は
限流値（I_LLIM）に制限された電流（I_L）が流れ，限流
時間（t_LIM）に達すると，遮断動作を行うことがわか
る。

次に，半導体遮断器の負荷として，容量性負荷を接続
した場合を第４図および第５図に示す。第４図は容量性
負荷をもつ電源系統図であり，（１）は被遮断ライン，
（16）は定電圧源，（17）は半導体遮断器，（19）は負
荷抵抗，（20）は容量性負荷，（21）はスイツチ，
（I_L）は被遮断ライン（１）を流れる電流である。第５
図はスイツチ（21）により容量性負荷（20）を接続した
場合の電流（I_L）の波形を示している。また時間（t₁）
は，スイツチ（21）により容量性負荷（20）を接続した
時間である。図より，容量性負荷（20）の充電電流が電
流遮断レベル（I_th）を越えると，半導体遮断器は限流
動作に移行し，限流値（I_LLIM）による定電流充電が行
われる。そして，充電が進み，充電電流が限流時間（t
_LIM）内に電流遮断レベル（I_th）以下になると，遮断動
作は行われず，負荷抵抗（19）に電流（I_L）が供給され
続けることがわかる。このことは。充電電流のピーク値
が電流遮断レベル（I_th）を越える容量性負荷（20）の
場合でも，限流値（I_LLIM）と限流値（t_LIM）を選べば
従来の半導体遮断器のような誤動作をせず，また，トラ
ンジスタの電流容量も限流値（I_LLIM）を保証すれば良
いことを意味する。

また，この発明におけるもう１つの半導体遮断器の一
実施例を第６図に示す。第６図において，（１）は被遮
断ライン，（２）は半導体遮断素子としての第１のトラ
ンジスタ，（５）は第３の抵抗，（６）は電流検出器，
（７）はコンパレータ，（８）は第１の駆動回路，
（９）は次計測回路，（10）は第２の駆動回路，（11）
は第１の抵抗，（12）はスナバ回路，（13）はスナバ回
路を構成する第２の抵抗，（14）はスナバ回路を構成す
るキヤパシタ，（15）は還流ダイオード，（22）は第２
のトランジスタ，（23）は第３のトランジスタ。V_REFは
基準電圧,I_Lは被遮断ライン（１）を流れる電流であ
る。

これは，第１図における第１のFET（３）を第２のト
ランジスタ（22）に，第２のFET（４）を第３のトラン
ジスタ（23）に置換したものに等しく，動作についても
第１図の実施例の場合と同様である。

この場合，第１図の実施例における式（１）に対して
は，第２の駆動回路（10）のハイレベル時の出力電圧を
V_H,第３のトランジスタ（23）のベース・エミツタ間電
圧および出力電流をそれぞれV_BE,I_OUTとすると V_BE＝V_H−I_OUT・Ｒ・・・・・・（３）となる。従つて，電圧負帰還により，第３のトランジス
タ（23）の出力電流（I_OUT）は定電流となり，限流遮断
動作が可能となる。

〔発明の効果〕

以上のように，この発明によれば，遮断方式として，
ピーク・カツト方式ではなく，限流動作を行うように構
成したので，電流遮断レベルを越える充電電流を必要と
する容量性負荷にも対応でき，誤動作をしない半導体遮
断器が得られるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体遮断器を示す
接続図，第２図は短絡負荷をもつ電力系統図，第３図は
この発明の一実施例における負荷短絡時の各部の動作波
形図，第４図は容量性負荷をもつ電力系統図，第５図
は，この発明の一実施例における容量性負荷接続時の各
部の動作波形図，第６図はこの発明の他の実施例による
半導体遮断器を示す接続図，第７図は従来の半導体遮断
器を示す接続図，第８図は短絡負荷をもつ電力系統図，
第９図は従来例における負荷短絡時の動作波形図，第10
図は容量性負荷をもつ電力系統図，第11図は，この発明
の一実施例における容量性負荷接続時の動作波形図であ
る。（１）は被遮断ライン，（２）は半導体遮断素子として
のトランジスタ，（３）は第１のFET,（４）は第２のFE
T,（５）は第３の抵抗，（６）は電流検出器，（７）は
コンパレータ，（８）は駆動回路，（９）は時計測回
路，（10）は第２の駆動回路，（11）は第１の抵抗，
（12）はスナバ回路，（13）はスナバ回路を構成する第
２の抵抗，（14）はスナバ回路を構成するキヤパシタ，
（15）は還流ダイオード，（16）は定電圧源，（17）は
遮断器，（18）は短絡負荷，（19）は抵抗負荷，（20）
は容量性負荷，（21）はスイツチ，（22）は第２のトラ
ンジスタ，（23）は第３のトランジスタ，（V_REF）は基
準電圧，（I_L）は被遮断ライン（１）を流れる電流，
（I_D1）は第１のFET（３）のドレイン電流，（I_D2）は
第２のFET（４）のドレイン電流，（I_B）はトランジス
タ（２）のベース電流，（I_LLIM）は限流値，（t_LIM）
は限流時間，（I_P）は容量性負荷の充電電流のピーク
値，（I_th）は電流遮断レベル，（t_o）は負荷短絡が発
生した時間，（t₁）は容量性負荷を接続した時間であ
る。なお，図中同一符号は同一または相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】半導体遮断素子としてのトランジスタと，
そのトランジスタのコレクタにドレイン，ベースにソー
スが接続された第１のFETと，上記トランジスタの出力
電流を検出する電流検出器と，電流検出器の出力信号と
基準電圧を比較してその大小関係より上記第１のFETの
オン・オフ信号を発生するコンパレータと，コンパレー
タの信号を入力とし，出力のホツト側が上記第１のFET
のゲートに接続され，出力のリターン側が上記第１のFE
Tのソースに接続された第１の駆動回路と，上記トラン
ジスタのベース・エミツタ間に接続された第１の抵抗
と，第２の抵抗とキヤパシタの直列接続により構成さ
れ，上記トランジスタのコレクタとエミツタに並列に接
続されたスナバ回路と，上記トランジスタのコレクタに
カソード，エミツタにアノードが接続された還流ダイオ
ードからなる半導体遮断器において，上記トランジスタ
のコレクタにドレインが接続された第２のFETと，第２
のFETのソースと上記トランジスタのベースの間に接続
された第３の抵抗と，上記コンパレータの信号を入力と
し，上記電流検出器の出力は基準電圧を越えているとい
う信号を上記コンパレータが出力し続ける時間を計測し
て，上記第２のFETのオン・オフ信号を発生する時計測
回路と，時計測回路の信号を入力とし，出力のホツト側
が上記第２のFETのゲートに接続され，出力のリターン
側が上記トランジスタのベースに接続された第２の駆動
回路とを備えたことを特徴とする半導体遮断器。
【請求項２】半導体遮断素子としての第１のトランジス
タと，その第１のトランジスタのコレクタとベースにそ
れぞれコレクタ，エミツタが接続された第２のトランジ
スタと，上記第１のトランジスタの出力電流を検出する
電流検出器と，電流検出器の出力信号と基準電圧を比較
してその大小関係より上記第２のトランジスタのオン・
オフ信号を発生するコンパレータと，コンパレータの信
号を入力とし，出力のホツト側が上記第２のトランジス
タのベースに接続され，出力のリターン側が上記第２の
トランジスタのエミツタに接続された第１の駆動回路
と，上記第１のトランジスタのベース・エミツタ間に接
続された第１の抵抗と，第２の抵抗とキヤパシタの直列
接続により構成され，上記第１のトランジスタのコレク
タとエミツタに並列に接続されたスナバ回路と，上記第
１のトランジスタのコレクタにカソード，エミツタにア
ナードが接続された還流ダイオードからなる半導体遮断
器において，上記第１のトランジスタのコレクタにコレ
クタが接続された第３のトランジスタと，第３のトラン
ジスタのエミツタと上記第１のトランジスタのベースの
間に接続された第３の抵抗と，上記コンパレータの信号
を入力とし，上記電流検出器の出力は基準電圧を越えて
いるという信号を上記コンパレータが出力し続ける時間
を計測して，上記第３のトランジスタのオン・オフ信号
を発生する時計測回路と，時計測回路の信号を入力と
し，出力のホツト側が上記第３のトランジスタのベース
に接続され，出力のリターン側が上記第１のトランジス
タのベースに接続された第２の駆動回路とを備えたこと
を特徴とする半導体遮断器。