JP2011117909A - 物理量センサ - Google Patents

Abstract

【課題】物理量検出精度を高くできる物理量センサを提供する。
【解決手段】バイアス電流及び物理量に基づき電圧を発生するブリッジ抵抗型の物理量検出素子と、物理量検出素子にバイアス電流を供給する電流供給回路と、電流供給回路のスイッチがオフしているときに流すリーク電流を接地端子に流すリーク電流対策回路と、を備えた物理量センサとした。
【選択図】図１

Description

本発明は、物理量センサに関する。

物理量センサの例として従来の磁気センサについて説明する。図６は、従来の磁気センサを示す回路図である。

先ず、信号Ｓ１がハイレベルに制御され、信号Ｓ２がローレベルに制御される。信号Ｓ１Ｘは、信号Ｓ１の反転信号であり、信号Ｓ２Ｘは、信号Ｓ２の反転信号である。ＰＭＯＳトランジスタ９０及びＮＭＯＳトランジスタ９３がオンし、これらのトランジスタを介してバイアス電流が磁気検出素子９８に流れる。すると、磁気検出素子９８の第四端子と第一端子との間に、このバイアス電流及び磁気検出素子９８に対する磁気に基づいたホール電圧Ｖｈと、磁気検出素子９８のオフセット電圧Ｖｏｈと、の合計の電圧Ｖａが発生する。電圧Ｖａは、次式（１１）によって表される。
Ｖａ＝＋Ｖｈ＋Ｖｏｈ・・・（１１）
このとき、スイッチ９４及び９５をオンしているので、電圧Ｖａはアンプ９９に入力される。

次に、信号Ｓ１がローレベルに制御され、信号Ｓ１Ｘがハイレベルに制御され、信号Ｓ２がハイレベルに制御され、信号Ｓ２Ｘがローレベルに制御される。第三端子と第二端子との間に流れる磁気検出素子９８のバイアス電流は、第四端子と第一端子との間に流れるよう切り替わる。第四端子と第一端子との間に発生する磁気検出素子９８のホール電圧Ｖｈは、第三端子と第二端子との間に発生するよう切り替わる。このときの電圧Ｖｂは、次式（１２）によって表される。
Ｖｂ＝−Ｖｈ＋Ｖｏｈ・・・（１２）
このとき、スイッチ９６及び９７をオンしているので、電圧Ｖｂはアンプ９９に入力される。

その後、アンプ９９によって増幅された電圧Ｖａと電圧Ｖｂは、図示しない演算回路によって減算処理され、オフセット電圧Ｖｏｈは相殺される（例えば、特許文献１参照）。

特開２００９−００２８５１号公報

しかしながら、上述のような磁気センサでは、電圧Ｖａを発生する時、オフしているＰＭＯＳトランジスタ９１及びＮＭＯＳトランジスタ９２はリーク電流が流れる。また、電圧Ｖｂを発生する時、オフしているＰＭＯＳトランジスタ９０及びＮＭＯＳトランジスタ９３はリーク電流が流れる。

ここで、ＰＭＯＳトランジスタ９０と９１、及びＮＭＯＳトランジスタ９２と９３が同一サイズで製造されても、半導体製造ばらつきによりリーク電流が異なってしまう。すると、オフセット電圧Ｖｏｈがうまく相殺されなくなってしまい、磁気センサの磁気検出精度が低くなってしまう。

本発明は、上記課題に鑑みてなされ、物理量検出精度を高くできる物理量センサを提供する。

本発明は、上記課題を解決するため、第一〜第四スイッチを有し、物理量検出素子にバイアス電流を供給する電流供給回路と、ブリッジ抵抗型であり、第一〜第四端子を有し、バイアス電流及び物理量に基づき、電圧を発生する物理量検出素子と、電流供給回路におけるオフ時のスイッチが流すリーク電流を、電源端子または接地端子に流し込むリーク電流対策回路と、を備えることを特徴とする物理量センサを提供する。

本発明では、電流供給回路のオフ時のスイッチがリーク電流を流しても、電流供給回路に対してリーク電流対策回路が設けられるので、オフ時のリーク電流は物理量検出素子に流れ込みにくくなる。すると、オフ時のリーク電流が、物理量検出素子に対する物理量に基づいた電圧に影響しにくくなる。よって、物理量センサの物理量検出精度が高くなる。

本実施形態の磁気センサを示す回路図である。 本実施形態の磁気センサのアンプの一例を示す回路図である。 本実施形態の磁気センサの動作を示すタイムチャートである。 磁気センサを示す回路図である。 磁気センサを示す回路図である。 従来の磁気センサを示す回路図である。

以下に、本発明の物理量センサを、磁気センサを例に図面を参照して説明する。

図１は、本実施形態の磁気センサを示す回路図である。

本実施形態の磁気センサは、ＰＭＯＳトランジスタ１１〜１６、ＮＭＯＳトランジスタ２１〜２６、磁気検出素子３１、アンプ３２、スイッチ３６〜３９、スイッチ４１〜４４、及び、容量４６〜４７を備える。ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ２５と、ＰＭＯＳトランジスタ１４及びＮＭＯＳトランジスタ２２は電流供給回路を構成する。ＰＭＯＳトランジスタ１５及びＮＭＯＳトランジスタ２６は、ＰＭＯＳトランジスタ１４に対するリーク電流対策回路である。ＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ２１は、ＮＭＯＳトランジスタ２２に対するリーク電流対策回路である。ＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ２３は、ＰＭＯＳトランジスタ１１に対するリーク電流対策回路である。ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ２４は、ＮＭＯＳトランジスタ２５に対するリーク電流対策回路である。

図２は、本実施形態の磁気センサのアンプの一例を示す回路図である。アンプ３２は、例えば、一段目アンプ７１、一段目アンプ７２、チョッパ回路７３、及び、二段目アンプ７４を備える。

ＰＭＯＳトランジスタ１１〜１３のゲート電圧は、信号Ｓ１または信号Ｓ１Ｘによって制御され、ＰＭＯＳトランジスタ１４〜１６のゲート電圧は、信号Ｓ２または信号Ｓ２Ｘによって制御される。ＮＭＯＳトランジスタ２１〜２３のゲート電圧は、信号Ｓ２または信号Ｓ２Ｘによって制御され、ＮＭＯＳトランジスタ２４〜２６のゲート電圧は、信号Ｓ１または信号Ｓ１Ｘによって制御される。また、スイッチ３６〜３７及びスイッチ４１は、信号Ｓ１または信号Ｓ１Ｘによって制御され、スイッチ３８〜３９及びスイッチ４２は、信号Ｓ２または信号Ｓ２Ｘによって制御され、スイッチ４３〜４４は、信号Ｓ３によって制御される。

ＰＭＯＳトランジスタ１３のソースは、電源端子に接続され、ドレインは、ＮＭＯＳトランジスタ２１のソースとＮＭＯＳトランジスタ２２のドレインとの接続点に接続される。ＰＭＯＳトランジスタ１６のソースは、電源端子に接続され、ドレインは、ＮＭＯＳトランジスタ２４のソースとＮＭＯＳトランジスタ２５のドレインとの接続点に接続される。ＮＭＯＳトランジスタ２１のドレインは、磁気検出素子３１の第一端子に接続される。ＮＭＯＳトランジスタ２４のドレインは、磁気検出素子３１の第二端子に接続される。ＮＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ２５のソースは、接地端子に接続される。

ＮＭＯＳトランジスタ２３のソースは、接地端子に接続され、ドレインは、ＰＭＯＳトランジスタ１１のドレインとＰＭＯＳトランジスタ１２のソースとの接続点に接続される。ＮＭＯＳトランジスタ２６のソースは、接地端子に接続され、ドレインは、ＰＭＯＳトランジスタ１４のドレインとＰＭＯＳトランジスタ１５のソースとの接続点に接続される。ＰＭＯＳトランジスタ１２のドレインは、磁気検出素子３１の第三端子に接続される。ＰＭＯＳトランジスタ１５のドレインは、磁気検出素子３１の第四端子に接続される。ＰＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ１４のソースは、電源端子に接続される。

アンプ３２の非反転入力端子は、磁気検出素子３１の第三端子にスイッチ３８を介して接続され、且つ、磁気検出素子３１の第四端子にスイッチ３６を介して接続される。アンプ３２の反転入力端子は、磁気検出素子３１の第一端子にスイッチ３７を介して接続され、且つ、磁気検出素子３１の第二端子にスイッチ３９を介して接続される。

スイッチ４１及びスイッチ４３は、アンプ３２の出力端子と磁気センサの出力端子との間に順番に設けられる。スイッチ４２及びスイッチ４４は、アンプ３２の出力端子と磁気センサの出力端子との間に順番に設けられる。容量４６は、スイッチ４１とスイッチ４３との接続点と、接地端子と、の間に設けられる。容量４７は、スイッチ４２とスイッチ４４との接続点と、接地端子と、の間に設けられる。

また、アンプ３２では、図２に示すように、一段目アンプ７１及び一段目アンプ７２による一段目増幅段の出力電圧は、チョッパ回路７３を介し、二段目アンプ７４による二段目増幅段に入力する。

電流供給回路は、磁気検出素子３１にバイアス電流を供給する。ブリッジ抵抗型である磁気検出素子３１は、バイアス電流及び磁気に基づき、ホール電圧Ｖｈを発生する。リーク電流対策回路は、電流供給回路におけるオフ時のＭＯＳトランジスタが流すリーク電流を、電源端子または接地端子に流し込む。

次に、磁気センサの動作について説明する。図３は、本実施形態の磁気センサの動作を示すタイムチャートである。

先ず、期間ｔ０＜ｔ＜ｔ１において、信号Ｓ１がハイレベルに制御され、信号Ｓ２がローレベルに制御され、号Ｓ３がローレベルに制御される。信号Ｓ１Ｘは、信号Ｓ１の反転信号であり、信号Ｓ２Ｘは、信号Ｓ２の反転信号である。ＰＭＯＳトランジスタ１１〜１２及びＮＭＯＳトランジスタ２４〜２５がオンしていて、これらのトランジスタを介してバイアス電流が磁気検出素子３１に流れる。すると、磁気検出素子３１の第四端子と第一端子との間に、このバイアス電流及び磁気検出素子３１に対する磁気に基づいたホール電圧Ｖｈと、磁気検出素子３１のオフセット電圧Ｖｏｈと、の合計の電圧Ｖ０が発生する。電圧Ｖ０は、次式（１）によって表される。
Ｖ０＝＋Ｖｈ＋Ｖｏｈ・・・（１）
スイッチ３６〜３７がオンしているので、電圧Ｖ０はアンプ３２に入力する。電圧Ｖ０及び一段目アンプ７１及び一段目アンプ７２による一段目増幅段のオフセット電圧Ｖｏａ１は、利得Ｇ１の一段目増幅段によって増幅され、電圧Ｖ１になる。電圧Ｖ１は、次式（２）によって表される。
Ｖ１＝Ｇ１・（＋Ｖｈ＋Ｖｏｈ＋Ｖｏａ１）・・・（２）
チョッパ回路７３は経路の切り替えを行わず、電圧Ｖ１はそのまま電圧Ｖ２になる。電圧Ｖ２は、次式（３）によって表される。
Ｖ２＝Ｇ１・（＋Ｖｈ＋Ｖｏｈ＋Ｖｏａ１）・・・（３）
電圧Ｖ２は、二段目アンプ７４による二段目増幅段に入力する。電圧Ｖ２及び二段目アンプ７４による二段目増幅段のオフセット電圧Ｖｏａ２は、利得Ｇ２の二段目増幅段によって増幅され、電圧Ｖ３になる。電圧Ｖ３は、次式（４）によって表される。
Ｖ３＝Ｇ１・Ｇ２（＋Ｖｈ＋Ｖｏｈ＋Ｖｏａ１）＋Ｇ２・Ｖｏａ２・・・（４）
スイッチ４１がオンしているので、電圧Ｖ３は容量４６に充電される。

ここで、電流供給回路のＰＭＯＳトランジスタ１４は、オフしているが、リーク電流が流れてしまう。しかし、リーク電流対策回路において、ＮＭＯＳトランジスタ２６はオンしているので、ＰＭＯＳトランジスタ１４のリーク電流はＮＭＯＳトランジスタ２６を介して接地端子に流れ込む。更に、ＰＭＯＳトランジスタ１５は、ソース電圧は接地電圧ＶＳＳになるので、基板バイアス効果によって閾値電圧が高くなり、リーク電流が流れにくくなる。つまり、ＰＭＯＳトランジスタ１４のリーク電流が磁気検出素子３１の第四端子に流れ込みにくくなる。

また、電流供給回路のＮＭＯＳトランジスタ２２においても同様にリーク電流が流れてしまうが、ＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ２２によって、リーク電流が流れにくくなる。つまり、ＰＭＯＳトランジスタ２２のリーク電流が磁気検出素子３１の第一端子から流れ出しにくくなる。

従って、これらのリーク電流は、リーク電流対策回路により、式（１）の電圧Ｖ０にほとんど影響しないので、出力電圧ＶＯＵＴにもほとんど影響しない。

次に、期間ｔ１＜ｔ＜ｔ２において、信号Ｓ１がローレベルに制御され、信号Ｓ２がハイレベルに制御され、信号Ｓ３がローレベルに制御される。第三端子と第二端子との間に流れる磁気検出素子３１のバイアス電流は、第四端子と第一端子との間に流れるよう切り替わる。第四端子と第一端子との間に発生する磁気検出素子３１のホール電圧Ｖｈは、第三端子と第二端子との間に発生するよう切り替わる。よって、電圧Ｖ０〜Ｖ１は、次式（５）〜（６）によって表される。
Ｖ０＝−Ｖｈ＋Ｖｏｈ・・・（５）
Ｖ１＝Ｇ１・（−Ｖｈ＋Ｖｏｈ＋Ｖｏａ１）・・・（６）
チョッパ回路７３は経路の切り替えを行う。つまり、電圧Ｖ１は、チョッパ回路７３によってチョッピングされ、電圧Ｖ２になる。よって、電圧Ｖ２〜Ｖ３は、次式（７）〜（８）によって表される。
Ｖ２＝Ｇ１・（＋Ｖｈ−Ｖｏｈ−Ｖｏａ１）・・・（７）
Ｖ３＝Ｇ１・Ｇ２（＋Ｖｈ−Ｖｏｈ−Ｖｏａ１）＋Ｇ２・Ｖｏａ２・・・（８）
電圧Ｖ３を充電する容量４６は、容量４７に切り替わる。

ここで、前述と同様に、ＰＭＯＳトランジスタ１１のリーク電流は、ＮＭＯＳトランジスタ２３とＰＭＯＳトランジスタ１２によって流れにくくなる。また、ＮＭＯＳトランジスタ２５のリーク電流は、ＮＭＯＳトランジスタ２５とＰＭＯＳトランジスタ１６によって流れにくくなる。

従って、これらのリーク電流は、リーク電流対策回路により、式（５）の電圧Ｖ０にほとんど影響しないので、出力電圧ＶＯＵＴにもほとんど影響しない。

次に、期間ｔ２＜ｔ＜ｔ３において、信号Ｓ１がローレベルに制御され、信号Ｓ２がローレベルに制御され、信号Ｓ３がハイレベルに制御される。スイッチ４３〜４４がオンしているので、容量４６と容量４７とは並列接続し、各容量にそれぞれ充電された各電圧は平均化されて出力電圧ＶＯＵＴになる。出力電圧ＶＯＵＴは、次式（９）によって表される。
ＶＯＵＴ＝｛Ｖ３（式（４））＋Ｖ３（式（８））｝／２
＝Ｇ１・Ｇ２・Ｖｈ＋Ｇ２・Ｖｏａ２・・・（９）
もし、電流供給回路に対してリーク電流対策回路が存在しない場合において、ＰＭＯＳトランジスタ１４とＰＭＯＳトランジスタ１１とが同一サイズで製造されても、半導体製造ばらつきにより、ｔ０＜ｔ＜ｔ１の時のＰＭＯＳトランジスタ１４のオフ時のリーク電流と、ｔ１＜ｔ＜ｔ２の時のＰＭＯＳトランジスタ１１のオフ時のリーク電流と、が異なってしまう。すると、ｔ０＜ｔ＜ｔ１の時とｔ１＜ｔ＜ｔ２の時とで、オフ時のリーク電流から電圧Ｖ０への影響の度合いが異なってしまう。つまり、見た目上、ｔ０＜ｔ＜ｔ１の時とｔ１＜ｔ＜ｔ２の時とで、磁気検出素子３１のオフセット電圧Ｖｏｈが異なってしまう。すると、式（９）において、磁気検出素子３１のオフセット電圧Ｖｏｈに基づいた電圧が、出力電圧ＶＯＵＴに反映してしまう。ＮＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ２５も同様である。

しかし、本発明では、電流供給回路に対してリーク電流対策回路が存在し、ｔ０＜ｔ＜ｔ１の時とｔ１＜ｔ＜ｔ２の時とで、磁気検出素子３１のオフセット電圧Ｖｏｈがほぼ同一になっている。

このようにすると、電流供給回路のオフ時のＭＯＳトランジスタがリーク電流を流しても、電流供給回路に対してリーク電流対策回路が設けられるので、オフ時のリーク電流は磁気検出素子３１に流れ込みにくくなる。すると、オフ時のリーク電流が、磁気検出素子３１に対する磁気に基づいた電圧に影響しにくくなる。よって、磁気センサの磁気検出精度が高くなる。

ここで、温度が高くなると、その分、オフ時のリーク電流が多くなる。よって、特に温度が高い場合、本発明の磁気センサは顕著な効果を奏することになる。

なお、電流供給回路に対してリーク電流対策回路が存在しなくても、ＰＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ１４のオフ時のリーク電流が出力電圧ＶＯＵＴにほとんど影響しない場合、図４に示すように、ＰＭＯＳトランジスタ１２とＰＭＯＳトランジスタ１５とＮＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２６とが削除されても良い。

また、電流供給回路に対してリーク電流対策回路が存在しなくても、ＮＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ２５のオフ時のリーク電流が出力電圧ＶＯＵＴにほとんど影響しない場合、図５に示すように、ＮＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２４とＰＭＯＳトランジスタ１３とＰＭＯＳトランジスタ１６とが削除されても良い。

また、磁気センサの出力端子に第一入力端子が接続され、基準電圧生成回路（図示せず）の出力端子に第二入力端子が接続されるコンパレータ（図示せず）が設けられても良い。コンパレータは、磁気センサの出力電圧ＶＯＵＴと基準電圧とを比較し、比較結果に基づき、出力電圧を反転させる。つまり、磁気検出素子３１に対する磁気に基づいた電圧が所定電圧になると、コンパレータは出力電圧を反転させる。

また、オフ時のリーク電流を接地端子に流すＭＯＳトランジスタとして、図１では、信号Ｓ２によって制御されるＮＭＯＳトランジスタ２３が設けられているが、図示しないが、信号Ｓ２Ｘによって制御されるＰＭＯＳトランジスタが設けられても良い。また、信号Ｓ１によって制御されるＮＭＯＳトランジスタ２６が設けられているが、信号Ｓ１Ｘによって制御されるＰＭＯＳトランジスタが設けられても良い。また、信号Ｓ１によって制御されるＰＭＯＳトランジスタ１３が設けられているが、信号Ｓ１Ｘによって制御されるＮＭＯＳトランジスタが設けられても良い。また、信号Ｓ２によって制御されるＰＭＯＳトランジスタ１６が設けられているが、信号Ｓ２Ｘによって制御されるＮＭＯＳトランジスタが設けられても良い。

また、物理量センサの例として磁気センサについて説明したが、磁気センサでなくても良く、４個の端子を有し、そのうちの２個の端子にバイアス電流を流され、バイアス電流及び物理量に基づいて他の２個の端子に電圧を発生する物理量センサであれば良い。例えば、加速度や圧力などに基づき、ブリッジ抵抗のピエゾ抵抗素子の抵抗値を変化させ、その抵抗値及びバイアス電流に基づき、電圧を発生する物理量センサでも良い。

１１〜１６ ＰＭＯＳトランジスタ
２１〜２６ ＮＭＯＳトランジスタ
３１ 磁気検出素子
３２ アンプ
３６〜３９、４１〜４４ スイッチ
４６〜４７ 容量

Claims (6)

1. 物理量センサにおいて、
   第一〜第四スイッチを有し、物理量検出素子にバイアス電流を供給する電流供給回路と、
   ブリッジ抵抗型であり、第一〜第四端子を有し、前記バイアス電流及び物理量に基づき、電圧を発生する前記物理量検出素子と、
   前記電流供給回路におけるオフ時のスイッチが流すリーク電流を、電源端子または接地端子に流し込むリーク電流対策回路と、
   を備えることを特徴とする物理量センサ。
2. 前記第一〜第四スイッチは、それぞれ第一〜第二ＰＭＯＳトランジスタ及び第一〜第二ＮＭＯＳトランジスタであり、
   前記リーク電流対策回路は、第三〜第四ＰＭＯＳトランジスタ及び第五〜第六ＮＭＯＳトランジスタを有し、
   前記第五ＮＭＯＳトランジスタのドレインは、前記第一ＰＭＯＳトランジスタのドレインと前記第三ＰＭＯＳトランジスタのソースとの接続点に接続され、ソースは接地端子に接続され、
   前記第三ＰＭＯＳトランジスタのドレインは、前記第三端子に接続され、
   前記第六ＮＭＯＳトランジスタのドレインは、前記第二ＰＭＯＳトランジスタのドレインと前記第四ＰＭＯＳトランジスタのソースとの接続点に接続され、ソースは接地端子に接続され、
   前記第四ＰＭＯＳトランジスタのドレインは、前記第四端子に接続される、
   ことを特徴とする請求項１記載の物理量センサ。
3. 前記第一〜第四スイッチは、それぞれ第一〜第二ＰＭＯＳトランジスタ及び第一〜第二ＮＭＯＳトランジスタであり、
   前記リーク電流対策回路は、第三〜第四ＮＭＯＳトランジスタ及び第五〜第六ＰＭＯＳトランジスタを有し、
   前記第五ＰＭＯＳトランジスタのドレインは、前記第一ＮＭＯＳトランジスタのドレインと前記第三ＮＭＯＳトランジスタのソースとの接続点に接続され、ソースは電源端子に接続され、
   前記第三ＮＭＯＳトランジスタのドレインは、前記第一端子に接続され、
   前記第六ＰＭＯＳトランジスタのドレインは、前記第二ＮＭＯＳトランジスタのドレインと前記第四ＮＭＯＳトランジスタのソースとの接続点に接続され、ソースは電源端子に接続され、
   前記第四ＮＭＯＳトランジスタのドレインは、前記第二端子に接続される、
   ことを特徴とする請求項１または２記載の物理量センサ。
4. 前記第一〜第四スイッチは、それぞれ第一〜第二ＰＭＯＳトランジスタ及び第一〜第二ＮＭＯＳトランジスタであり、
   前記リーク電流対策回路は、第三〜第六ＰＭＯＳトランジスタを有し、
   前記第五ＰＭＯＳトランジスタのソースは、前記第一ＰＭＯＳトランジスタのドレインと前記第三ＰＭＯＳトランジスタのソースとの接続点に接続され、ドレインは接地端子に接続され、
   前記第三ＰＭＯＳトランジスタのドレインは、前記第三端子に接続され、
   前記第六ＰＭＯＳトランジスタのソースは、前記第二ＰＭＯＳトランジスタのドレインと前記第四ＰＭＯＳトランジスタのソースとの接続点に接続され、ドレインは接地端子に接続され、
   前記第四ＰＭＯＳトランジスタのドレインは、前記第四端子に接続される、
   ことを特徴とする請求項１記載の物理量センサ。
5. 前記第一〜第四スイッチは、それぞれ第一〜第二ＰＭＯＳトランジスタ及び第一〜第二ＮＭＯＳトランジスタであり、
   前記リーク電流対策回路は、第三〜第六ＮＭＯＳトランジスタを有し、
   前記第五ＮＭＯＳトランジスタのソースは、前記第一ＮＭＯＳトランジスタのドレインと前記第三ＮＭＯＳトランジスタのソースとの接続点に接続され、ドレインは電源端子に接続され、
   前記第三ＮＭＯＳトランジスタのドレインは、前記第一端子に接続され、
   前記第六ＮＭＯＳトランジスタのソースは、前記第二ＮＭＯＳトランジスタのドレインと前記第四ＮＭＯＳトランジスタのソースとの接続点に接続され、ドレインは電源端子に接続され、
   前記第四ＮＭＯＳトランジスタのドレインは、前記第二端子に接続される、
   ことを特徴とする請求項１または４記載の物理量センサ。
6. 前記物理量は、磁気であることを特徴とする請求項１から５のいずれか記載の物理量センサ。

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