JPH11273374A - メモリ装置とくにアナログおよび多重レベルのフラッシュｅｅｐｒｏｍ装置における制御された消去方法 - Google Patents

メモリ装置とくにアナログおよび多重レベルのフラッシュｅｅｐｒｏｍ装置における制御された消去方法

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JPH11273374A
JPH11273374A JP1407899A JP1407899A JPH11273374A JP H11273374 A JPH11273374 A JP H11273374A JP 1407899 A JP1407899 A JP 1407899A JP 1407899 A JP1407899 A JP 1407899A JP H11273374 A JPH11273374 A JP H11273374A
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Marco Pasotti
マルコ・パソッチ
Roberto Canegallo
ロベルト・カネガルロ
Ernestina Chioffi
エレネスティーナ・キオッフィ
Giovanni Gozzini
ジョバンニ・ゴッヅィーニ
Frank Lhermet
フランク・レルメ
Pierluigi Rolandi
ピエールイジ・ローランディ
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STMicroelectronics SRL
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Abstract

(57)【要約】 【課題】メモリの構造的な変更を必要としないフラッシ
ュＥＥＰＲＯＭ装置における制御された消去方法を提供
する。 【解決手段】 制御された消去の方法は、少なくとも、
メモリ・アレイのセルに少なくとも一つの消去パルスを
供給するステップ（４０）と、消去されたセルのしきい
値電圧をある低いしきい値と比較するステップと、前記
低いしきい値より低いしきい値電圧を有する消去された
セルに選択的にソフト・プログラミングを行なうステッ
プと、消去されたセルが低いしきい値より高い高いしき
い値を有することをベリファイするステップ（４２）と
を含む。少なくとも１である、所定数の消去されたセル
が前記第一のしきい値より高いしきい値を有する場合に
は、すべてのセルに一つの消去パルスがあたえられ（４
４）、選択的ソフト・プログラミングおよびベリファイ
のステップが繰り返される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリ装
置とくにアナログおよび多重レベルのフラッシュＥＥＰ
ＲＯＭ装置の制御された消去の方法に関する。
【０００２】
【従来の技術】一以上の消去パルスをあたえてフラッシ
ュセルを消去する際には、一部のセルが過度に消去され
て負のしきい値電圧を示すようになる（減損セル）こと
と、長い消去パルスをあたえると、しきい値電圧のばら
つきが大きくなる（最大で約３Ｖ）との二つの大きな問
題が生じることは知られている。
【０００３】さらに、とくにメモリがアナログあるいは
多重レベル型のもので異なるデジタル値またはアナログ
値を記憶する場合、消去後にデータを正しく記憶できる
ためには、減損セルが存在してはならず、またセルが特
定の値より低いしきい値電圧を示すことは許されない。
正しく作動するセルの他に、各消去パルスでそのしきい
値電圧の変更が小さすぎたり、あるいはそのしきい値電
圧の変更が大きすぎたりするセルが存在すると、上記で
述べた要件は満たされなくなる。
【０００４】現在、消去は、しきい値電圧の最終的な分
布に過度に制限された制約をあたえることなく消去の期
間ができるだけ短くなるようにして行なわれている。そ
のため、消去は、通常、あらかじめ定められた持続期間
（例えば１０ｍ秒）の消去パルスを供給し、各パルスの
後にセルのサブアセンブリー（これらは、通常、すべて
現在消去されているセクタのある行に属するものであ
る）に対する消去ベリファイ・ステップを実行すること
によって行なわれる。サブアセンブリーのセルが一つで
も（あらかじめ定められた値より高いしきい値を示すた
めに）このベリファイ・ステップをパスしなければ、新
しい消去パルスが供給される。そのサブアセンブリーの
すべてのセルがベリファイ・ステップをパスすると、セ
クタ全体のベリファイが行なわれ、１００％近い（例え
ば９８％）成績の場合にはじめてベリファイ・ステップ
をパスすることになる。消去の終わりに、減損したセル
を回復するため、（ほぼ７Ｖのゲート電圧ＶG とほぼ７
Ｖのドレイン電圧ＶD を約５μ秒間供給することによ
り）すべてのセルに対して不指示的にソフト・プログラ
ミング・パルス（soft-programming pulse）が生成され
る。
【０００５】
【発明が解決しようとする課題】しかし、上記に述べた
消去方法は、分布の大きさとアナログまたは多重レベル
のプログラミングに必要な低い平均値の要件を満たすこ
とができない。
【０００６】したがって、本発明の目的は、上記で述べ
た要件を満たすことを可能にする消去方法を提供するこ
とである。
【０００７】
【課題を解決するための手段】本発明にもとづけば、例
えば、請求項１に記載のように不揮発性メモリ装置とく
にアナログおよび多重レベルのフラッシュＥＥＰＲＯＭ
装置の制御された消去を行なための方法が提供される。
すなわち、不揮発性メモリ装置とくにアナログおよび多
重レベルのフラッシュＥＥＰＲＯＭ装置の制御された消
去方法であって、メモリ・アレイ（２）のセル（３）に
少なくとも一つの消去パルスを供給するステップ（４
０）と、消去されたセルが第一のしきい値より低いしき
い値電圧を有することをベリファイするステップ（４
３）とを有する方法において、消去されたセルの前記し
きい値電圧を、前記第一のしきい値より低い第二のしき
い値と比較するステップ（５３）と、前記第二のしきい
値より低いしきい値電圧を有する消去されたセルに、選
択的にソフト・プログラミングを行なうステップ（６
２）とを有する方法が提供される。
【０００８】
【発明の実施の形態】本発明の理解を助けるために、以
下、添付の図面を参照して、好ましい一の実施の形態を
説明するが、この実施形態は本発明を限定するものでは
ない。
【０００９】図１は、消去中に関係するメモリ１のブロ
ックを示す。図には、メモリ１のうち、行および列に配
置されてそれぞれのビット線４およびワード線５に接続
された複数のセル３からなるアレイ２が詳細に示されて
いる。また、公知の方法で、ある一列に配置されたセル
３のドレイン端末が単一のビット線４に接続され、ある
一行に配置されたセル３のゲート端末が単一のワード線
５に接続され、そして、すべてのソース端末が互いに接
続され共通のソース端末６を介してアレイ２の外部に導
出されることが詳細に示されている。アレイ２が公知の
方法でセクタに分割される場合には、共通のソース端末
６は異なるセクタに分離されることになる。
【００１０】ビット線４は、列デコーダ１０に接続され
ており、列デコーダ１０は、その制御入力１１に供給さ
れるアドレス信号の指定にしたがって、公知の方法でビ
ット線４を選択的にバイアスおよび読出し回路（センス
アンプ１２）に接続し、当該回路は、図２により詳細に
図示されている。センスアンプ１２は、制御入力１３
と、電圧ＶB およびＶREF 並びに電源電圧Ｖddを受ける
バイアス入力１４と、出力データＯＤが供給される出力
１５とを有する。同様に、ワード線５は、アドレス信号
を受ける制御入力１９と電圧ＶPCX を受けるバイアス入
力２０とを有する行デコーダ１８に接続される。
【００１１】バイアスおよび供給電圧ＶB ，ＶREF ，Ｖ
dd，ＶPCX は、共通のソース端末６に接続された発電ス
テージ２２によって生成され、この発電ステージは制御
装置２３によって制御されまた逆に制御装置２３に電力
を供給する。制御装置２３は、（例えば、状態機械を有
し）列デコーダ１０および行デコーダ１８にアドレス信
号を供給し、センスアンプ１２から出力信号ＯＤを受け
取り、またメモリ１の他の部分（図示せず）との接続の
ための出力２４を有する。
【００１２】図２は、センスアンプ１２の構造を詳細に
示す。ただし、これは、通常のタイプのものであり以下
ではその説明は簡単に行なう。図２にはアレイ２の一つ
のセル３のみを示すが、セル３は、列デコーダ１０に属
するスイッチ２７を介してカレントミラー回路２９の第
一のノード２８およびセルバイアス回路３０に接続され
る。セルバイアス回路３０は、ＰＭＯＳ型の制御トラン
ジスタ３１に接続される。制御トランジスタ３１は、ゲ
ート端末が入力１３にまたソース端末が入力１４に接続
されて電圧ＶB を受ける構成で、電圧ＶB は、制御トラ
ンジスタ３１での電圧降下を無視し、セル３の各種の読
出しおよび書込みステップでの計画にしたがいセル３の
ドレイン端末にあたえられる。
【００１３】カレントミラー回路２９は、基準バイアス
回路３３を介してＮＭＯＳ型の基準トランジスタ３４に
接続された第二のノード３２を有し、基準トランジスタ
３４は、ソース端末が接地され、ゲート端末が電圧ＶRE
F を受けるセンスアンプ１２の入力１４に接続される。
基準バイアス回路３３は、セルバイアス回路３０と同じ
構造であるが、制御トランジスタには接続されない。
【００１４】カレントミラー回路のノード２８および３
２は、それぞれ、それ自身は公知でＭＯＳ型の単一のシ
ングルエンド作動回路３７の第一および第二の入力ノー
ド３５および３６に接続され、該回路の出力３８は、イ
ンバータ３９を介してセンスアンプ１２の出力端末１５
に接続される。
【００１５】接続されたセル３のワード線５および入力
１４に適当な電圧値Ｖpcx およびＶREF が公知の方法で
供給されると、センスアンプ１２は、セル３および基準
トランジスタ３４に流れる電流を比較し、セル３のしき
い値電圧が電圧ＶREF と相関する値より低い場合および
その逆の場合には、信号ＯＤの第一の論理状態（この場
合は「１」）を生成する。さらに、比較が電流で行なわ
れるため、セル３のしきい値電圧と比較される電圧値が
大きければ大きいほど基準トランジスタ３４に供給され
る基準電圧ＶREF は小さくなる。
【００１６】以上の説明にもとづいて、以下、図３並び
に図１および２の回路図を参照してアレイ２の制御され
た消去を行なうための方法を説明する。まず、ブロック
４０で、第一の消去パルスがあたえられる。そのため、
あらかじめ定められた期間、例えば１０ｍ秒間、共通の
ソース端末１６には１０Ｖの電圧が供給され、すべての
ワード線５の電圧ＶPCX は接地（０Ｖ）にセットされ、
すべてのビット線４は（列デコーダ１０のすべてのスイ
ッチ２７を開くことによって）浮遊状態にされる。
【００１７】次に、ブロック４１で、低いしきい値ベリ
ファイのステップ（「低いチェック」）がアレイ（また
は消去されたセクタ）のすべてのセルに実行される。一
以上のセル３が過剰消去された場合すなわちそのしきい
値が第一のしきい値Ｖth1 より低い場合、過剰消去され
た一またはそれ以上のセルには図４を参照して以下に説
明するように選択的「ソフト」プログラミングが実行さ
れる。
【００１８】次に、ブロック４２で、高いしきい値ベリ
ファイのステップ（「高いチェック」）が実行される。
すべてのセルが第二のしきい値Ｖth2 より低いが第一の
しきい値より大きい場合（ブロック４３の出力がイエ
ス）、消去のプロセスは終了する。それ以外の場合（出
力がノー）、他の消去パルスが供給され（ブロック４
４）、上記で述べたプロセスが最初から繰り返される。
【００１９】図４を参照して、低いしきい値ベリファイ
のステップを詳細に説明する。とくに、このステップ
は、アドレス指定されたセルの誤った読出しがアドレス
指定されたセル自身によってではなくアドレス指定され
なくても（ゲート電圧がゼロでも）作動する同じ列の他
の減損したセルによって生じ、その結果、ある列に減損
したセルがあっても、そのセルを正確かつただちに突き
止めることができなくなることを考慮したものである。
この場合には、以下で詳細に説明するように、正しくな
い読出しを生じるセルは、一連のソフト・プログラミン
グ・パルスを受け取り、各ソフト・パルスの後にもう一
度読出され、あるあたえられた瞬間にこのセルが正しい
読出しを発生する場合には、次のセルの低いしきい値が
生じ、また、他方、あらかじめ定められた数のパルスお
よび対応するベリファイ・ステップの後にあるセルがま
だ過剰消去されるように見える場合には、後に続くセル
をベリファイすることによってプロセスが進行し、そこ
で生じる異常がフラッグによって記憶される。メモリ
（または消去されたセクタ）のすべてのセルをベリファ
イした後にフラッグが上記で説明した異常な状況を示す
場合には、上記で説明したのと同じ方法を用いてメモリ
全体に低しきい値ベリファイの全プロセスがもう一度繰
り返される。それによって、一般的には、ある行の中で
過剰消去されたセルが正しく突き止められなくとも、過
剰消去状態を正すことが可能となる。
【００２０】したがって、図４を参照して、ブロック５
０で、図２の基準トランジスタ３４にあたえられる基準
電圧ＶREF は、例えば２．５Ｖに設定され、行デコーダ
に供給される電圧ＶPCX は３Ｖに設定され、電圧ＶB は
５Ｖに設定される。次に、ブロック５１で、（一回にベ
リファイされる一つのセルをアドレス指定するために用
いられる）セルカウンタＩおよびＳＷで示されるフラッ
グがゼロに初期設定される。次に、センスアンプ１２に
よって出力信号ＯＤが読出され（ブロック５２）、図２
を参照して上記で説明したように、読出しセル３のしき
い値電圧が電圧ＶREF と相関する第一のあらかじめ定め
られた値Ｖth1 より低い場合には（セル３導通）、出力
信号は０に等しくなり、それと反対の場合には出力信号
１に等しくなる。次に、ブロック５３で、ＯＤが０に等
しいかどうかがチェックされる。等しい場合には（ＹＥ
Ｓが出力）、ブロック５４で、セルカウンタＩがインク
レメントされて後に続く一つのセルのベリファイが行な
われる。次に、メモリ全体がすでにベリファイされたか
否かがチェックされ（ブロック５５）、まだの場合に
は、プログラムがブロック５２に戻って後に続く一つの
セルの読出しを行なう。メモリ全体がベリファイされた
場合には、フラッグＳＷが０に等しいか否かがチェック
される。等しい場合（メモリのすべてのセルについて低
しきい値ベリファイが正しい場合）には、プロセスが終
了し、等しくない場合には、プログラムがブロック５１
に戻ってメモリ（メモリ・セクタ）全体に低しきい値ベ
リファイのステップが繰り返される。
【００２１】セル３のベリファイの間に、セル３が過剰
消去されるにしたがって出力信号ＯＤが１に等しいこと
が明らかになった（ブロック５３からＮＯが出力）場合
には、過剰消去セルのソフト・プログラミングが実行さ
れる。詳細には、ブロック６０で、繰返しカウンタＣが
初期値ゼロにセットされ、以後１ユニットごとに繰返し
カウンタＣがインクレメントされ（ブロック６１）、ブ
ロック６２で、（ソフト・プログラミングされるセルに
接続されたワード線にあたえられる）電圧ＶPCX があら
かじめ定められた時間ｔ１（例えば１μ秒）の間５Ｖに
セットされる。一方、ドレイン電圧ＶD は約５Ｖのまま
で、したがって一つのプログラミング・パルスが減損し
たセル３にあたえられる。次に、ブロック６３で、電圧
ＶPCX が再び読出し値である３Ｖにセットされ、ソフト
・プログラミングされたばかりのセル３のしきい値電圧
が読出される（ブロック６４）。次に、出力信号ＯＤの
値がチェックされる（ブロック６５）。この値が０に等
しい場合すなわちソフト・プログラミングされたばかり
のセルがもはや過剰消去状態にない場合には、プロセス
は、継続して後に続く一つのセルのベリファイを行なっ
てブロック５４に戻る。しかし、０に等しくない場合に
は、ブロック６６で、あらかじめ定められた数のソフト
・プログラミング・パルス、例えば１０パルス、がすで
に供給されたか否かがチェックされ、まだの場合には、
ブロック６１に戻ってカウンタＣがインクレメントさ
れ、さらに一つのソフト・プログラミング・パルスが減
損したセル３に供給される。すでに供給されている場合
には、ブロック６７で、異常フラッグＳＷが１にセット
され、継続して後に続くセルのベリファイが行なわれ
る。
【００２２】次に、図５を参照して、高いしきい値ベリ
ファイのプロセスを説明する。まずブロック７０で、電
圧ＶREF が２Ｖに設定され、ＶPCX が３Ｖに設定される
（これは、すでに説明したようにセル３のしきい値電圧
をＶth1 より高い第二のしきい値電圧Ｖth2 と比較する
ことに対応する）。次に、ブロック７１で、セルカウン
タＩがゼロに初期設定され、ブロック７２で、第一のセ
ルの読出しベリファイが実行されて出力信号ＯＤの論理
値が獲得される。次に、ブロック７３で、この論理値が
（セル３が導通状態にある状況に対応して、すなわち該
セルが第二の値より低いしきい値電圧を有していて）１
に等しいか否かがチェックされる。等しくない場合に
は、ブロック７７で、不正データ・インディケータがセ
ットされ、高いしきい値ベリファイのプロセスが終了す
る。等しい場合には、ブロック７４で、後に続く一つの
セルをアドレス指定するためにカウンタＩがインクレメ
ントされ、ブロック７５で、メモリ全体の検査が完了し
たかいなかがチェックされる。メモリにさらにベリファ
イする必要のあるセル３ある場合には、ブロック７５か
らＮＯが出力され、後に続くセルのために出力信号ＯＤ
の読出しブロック７２に戻る。しかし、ＹＥＳが出力さ
れた場合には、ブロック７６で、正データ・インディケ
ータがセットされ、高いしきい値ベリファイのプロセス
が終了する。
【００２３】
【発明の効果】上記で説明した消去方法は、消去された
セルのしきい値電圧の分布を狭くすることができ（より
具体的には、低いおよび高いしきい値ベリファイステッ
プの間に電圧値ＶREF を適当に選ぶことによって分布の
大きさを設定することができ）、また、しきい値電圧の
平均値を得ることができるという効果を有する。この消
去方法は、メモリの構造的な変更を必要とせず、制御装
置２３に記憶されたプログラムにもとづいてメモリ内に
すでに存在する回路構成とステップを用いて実行するこ
とができる。
【００２４】最後に、図示して上記で説明した方法は、
さまざまに変化および変更を行なうことができるが、そ
れらはすべて、特許請求の範囲に記載された本発明の発
明の概念に含まれるものである。例えば、上記で説明し
たようにして十分に消去されない単一のセルを測定する
代わりに、十分に消去されないセルが特定の数より多く
なった場合にのみ、あるいは比較される高いしきい値電
圧と消去が不十分なセルのしきい値電圧の差が大きくま
たメモリがこの差を検出できる回路構成を含む場合に、
新しいプログラミング・パルスをあたえて低いおよび高
いしきい値ベリファイ・ステップを繰返えすようにする
ことも可能である。さらに、高いしきい値および低いし
きい値ベリファイの読出しを実行し、また（セルの読出
しに現在通常用いられているプロセスと同様な）適当な
平行読出し回路ならびにこれらの読出しから同時にソフ
ト・プログラミング・パルスを必要とするセルを選択す
る回路によっていくつかのセル（例、同じワード線５に
接続された８または１６のセル）に平行にソフト・プロ
グラミング・パルスを供給することも可能である。
【図面の簡単な説明】
【図１】公知の型のフラッシュ・メモリの簡単なブロッ
ク線図である。
【図２】図１の一つのブロックの回路図である。
【図３】本発明に関するフローチャートである。
【図４】本発明に関するフローチャートである。
【図５】本発明に関するフローチャートである。
【符号の説明】
１ メモリ ２ アレイ ３ セル ４ ビット線 ５ ワード線 ６ ソース端末 １０ 列デコーダ １１ 制御入力 １２ センスアンプ １３ 制御入力 １４ バイアス入力 １５ 出力 １８ 行デコーダ ２０ バイアス入力 ２２ 発電ステージ ２３ 制御装置 ２４ 出力 ２７ スイッチ ２８ ノード ２９ カレントミラー回路 ３０ セルバイアス回路 ３１ 制御トランジスタ ３２ ノード ３４ 基準トランジスタ ３８ 出力 ３９ インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロベルト・カネガルロ イタリア国、15057 トルトーナ、コル ソ・ドン・オリオーネ、11 (72)発明者 エレネスティーナ・キオッフィ イタリア国、27100 パヴィア、ヴィア レ・ルドビーコ・イル・モロ、59 (72)発明者 ジョバンニ・ゴッヅィーニ イタリア国、20060 トレセルラ、ヴィ ア・ジー・ガリレイ、75 (72)発明者 フランク・レルメ イタリア国、20059 ヴィメルカテ、ヴィ ア・アシャーゴ、２Ｄ (72)発明者 ピエールイジ・ローランディ イタリア国、15059 モンレアレ、ヴィ ア・ピエトラ・デル・ガルロ、34

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 不揮発性メモリ装置とくにアナログおよ
    び多重レベルのフラッシュＥＥＰＲＯＭ装置における制
    御された消去方法であって、メモリ・アレイ（２）のセ
    ル（３）に少なくとも一つの消去パルスを供給するステ
    ップ（４０）と、消去されたセルが第一のしきい値より
    低いしきい値電圧を有することをベリファイするステッ
    プ（４３）とを有する方法において、 消去されたセルの前記しきい値電圧を、前記第一のしき
    い値より低い第二のしきい値と比較するステップ（５
    ３）と、 前記第二のしきい値より低いしきい値電圧を有する消去
    されたセルに、選択的にソフト・プログラミングを行な
    うステップ（６２）とを有することを特徴とする方法。
  2. 【請求項２】 前記比較するステップ（５３）および選
    択的にソフト・プログラミングを行なうステップ（６
    ２）は、前記ベリファイするステップ（４３）より前に
    実行されることを特徴とする請求項１に記載の方法。
  3. 【請求項３】 前記ベリファイするステップ（４３）の
    後、少なくとも１である、あらかじめ定められた数の消
    去されたセルが前記第一のしきい値より高いしきい値を
    有する場合には、前記ステップは、前記消去されたセル
    に消去パルスをあたえ（４４）、そして前記比較するス
    テップ、選択的ソフト・プログラミングを行うステップ
    およびベリファイのステップを繰り返すことにより実行
    されることを特徴とする請求項２に記載の方法。
  4. 【請求項４】 前記比較するステップは、 ａ） 前記消去されたセルから第一のセルをアドレス指
    定するステップ（５１）と、 ｂ） 前記アドレス指定されたセルに読出しバイアスを
    かけるステップと、 ｃ） 前記アドレス指定されたセル（３）が前記第二の
    しきい値より高いしきい値電圧を有する場合には、第一
    の比較値を有する第一の比較信号（ＯＤ）を生成し、そ
    れ以外の場合には、第二の比較値を生成するステップ
    （５２）と、 ｄ） 前記第一の比較信号（ＯＤ）が前記第一の比較値
    を有する場合には、前記消去されたセルから前記アドレ
    ス指定されたセルに続くセルをアドレス指定して前記ス
    テップｂ）に戻るステップ（５４）と、 ｅ） 前記第一の比較信号（ＯＤ）が前記第二の比較値
    を有する場合には、繰返しカウンタ（Ｃ）を更新し（６
    １）、前記アドレス指定されたセルにソフト・プログラ
    ミング・パルスをあたえ（６２）、前記アドレス指定さ
    れたセルに読出しバイアスをかけ（６３）、前記第一の
    比較信号を更新する（６４）ステップと、 ｆ） 前記第一の比較信号（ＯＤ）が前記第一の比較値
    を有する場合には、前記アドレス指定されたセルに続く
    セル（３）をアドレス指定して前記ステップｂ）に戻る
    ステップ（５４）と、 ｇ） 前記第一の比較信号（ＯＤ）が前記第二の比較値
    を有しまた前記繰返しカウンタ（Ｃ）があらかじめ定め
    られた繰返し値より低い場合には、前記ステップｅ）に
    戻るステップと、 ｈ） 前記第一の比較信号（ＯＤ）が前記第二の比較値
    を有し、前記繰返しカウンタ（Ｃ）があらかじめ定めら
    れた繰返し値より高い場合には、前記アドレス指定され
    たセルに続くセルをアドレス指定して前記ステップｂ）
    に戻るステップとを有することを特徴とする請求項１〜
    ３のいずれか１項に記載の方法。
  5. 【請求項５】 前記ステップｈ）では異常信号（ＳＷ）
    が生成され、前記比較ステップ（５３）が完了したら前
    記異常信号（ＳＷ）が存在する場合には前記セルがすべ
    て消去され、前記ａ）からｈ）間でのステップが繰り返
    されることを特徴とする請求項４に記載の方法。
  6. 【請求項６】 前記ベリファイするステップ（４２）
    は、 ｉ） 前記消去されたセルから第一のセルをアドレス指
    定するステップ（７１）と、 ｊ） 前記アドレス指定されたセルに読出しバイアスを
    かけるステップ（７０）と、 ｋ） 前記アドレス指定されたセル（３）が前記第一の
    しきい値より高いしきい値電圧を有する場合には、第三
    の比較値を有する第二の比較信号（ＯＤ）を生成し、そ
    れ以外の場合には、第四の比較値を生成するステップ
    （７２）と、 ｌ） 前記第二の比較信号（ＯＤ）が前記第三の比較値
    を有する場合には、前記アドレス指定されたセルに続く
    セルをアドレス指定して前記ステップｊ）に戻るステッ
    プ（７４）と、 ｍ） 前記第二の比較信号（ＯＤ）が前記第四の比較値
    を有する場合には、不正消去信号を生成し（７７）、前
    記セルに消去パルスをあたえ（４４）、前記比較および
    選択的ベリファイのステップを繰り返すステップとを有
    することを特徴とする請求項１〜５のいずれか１項に記
    載の方法。
  7. 【請求項７】 不揮発性メモリ装置（１）とくにフラッ
    シュＥＥＰＲＯＭ装置であって、複数のセル（３）から
    なるメモリ・アレイ（２）と、前記セルの一つをアドレ
    ス指定するために前記メモリ・アレイに接続されたアド
    レス回路（１０，１８）と、前記アドレス回路を介して
    前記メモリ・アレイに接続された読出しおよび比較回路
    （１２）、前記アドレス回路（１０，１８）、前記メモ
    リ・アレイ（２）並びに前記読出しおよび比較回路（１
    ２）に接触された作動電圧生成装置（２２）と、前記ア
    ドレス回路、前記読出しおよび比較回路並びに前記作動
    電圧生成装置に接続された制御装置（２３）とを有し、
    前記制御装置（２３）は、前記アドレス回路および前記
    作動電圧生成装置に接続されて前記セルの消去パルスの
    伝送を制御する消去パルス生成制御手段（４０，４４）
    と、前記読出しおよびベリファイ回路に接続されて消去
    されたセルが第一のしきい値より低いしきい値電圧を有
    するか否かをベリファイするベリファイ手段（４３）を
    含むメモリ装置（１）において、前記制御装置（２３）
    は、前記読出しおよび比較回路および前記作動電圧生成
    装置に接続されて消去されたセルのしきい値電圧と前記
    第一のしきい値より低い第二のしきい値の比較をイネー
    ブルする比較イネーブル手段（５０〜５３）と、前記第
    二のしきい値より低いしきい値電圧を有する消去された
    セルを選択的にソフト・プログラミングするための選択
    的ソフト・プログラミング制御手段（６２）とを有する
    ことを特徴とするメモリ装置。
  8. 【請求項８】 前記制御装置は、前記第一のしきい値よ
    り高いしきい値を有するあらかじめ定められた数の消去
    されたセルの存在を検出する非消去セル（３）用検出手
    段（４３）と、非消去セルのための前記検出手段（４
    ３）によってイネーブルされ、前記消去パルス生成制御
    手段（４４）、前記比較イネーブル手段（５０〜５３）
    と、前記選択的ソフト・プログラミング制御手段（６
    ２）と、前記ベリファイ手段（４３）とを順次イネーブ
    ルする順次活性化手段とを有することを特徴とする請求
    項７に記載のメモリ装置。
JP1407899A 1998-01-22 1999-01-22 メモリ装置とくにアナログおよび多重レベルのフラッシュｅｅｐｒｏｍ装置における制御された消去方法 Pending JPH11273374A (ja)

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