KR100315607B1 - 전위 발생 회로의 출력 전위가 목표 전위에 도달하는지의 여부를 검출하기 위한 전위 검출 회로 - Google Patents

전위 발생 회로의 출력 전위가 목표 전위에 도달하는지의 여부를 검출하기 위한 전위 검출 회로 Download PDF

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Abstract

플래시 메모리에 포함된 전압 발생 회로(8.1)의 출력 단자 8.1a 및 접지 전위 GND 라인간에 저항 소자(22) 및 N 채널 MOS 트랜지스터(26)를 직렬 접속한다. MOS 트랜지스터(26)에 일정한 전류 I가 흐르며, N 채널 MOS 트랜지스터(26)의 드레인 전위 VO1 및 기준 전위 Vr2를 비교기(27)에 의해 비교한다. 전압 변환 효율 △VO1/△VP1이 1로 되어, 종래 보다도 전압 검출 정도가 향상된다.

Description

전위 발생 회로의 출력 전위가 목표 전위에 도달하는지의 여부를 검출하기 위한 전위 검출 회로{POTENTIAL DETECT CIRCUIT FOR DETECTING WHETHER OUTPUT POTENTIAL OF POTENTIAL GENERATION CIRCUIT HAS ARRIVED AT TARGET POTENTIAL OR NOT}
본 발명은 전위 검출 회로에 관한 것으로, 특히, 전위 발생 회로의 출력 노드의 전위가 선정된 목표 전위에 도달하는지의 여부를 검출하기 위한 전위 검출 회로에 관한 것이다.
플래시 메모리에서는, 메모리 셀의 부유 게이트로부터 전하를 인출하거나, 또는 부유 게이트에 전하를 주입함으로써 메모리 셀에 데이터 「0」 또는 「1」을 기억시킨다(도 3 참조). 이와 같은 전하 인출, 주입을 행할 때에 고전압이 필요하게 된다. 메모리 셀의 부유 게이트로부터 인출하거나, 또는 부유 게이트에 주입하는 전하량을 정확히 제어하기 위해서는 고전압의 전압 레벨을 정밀하게 설정해야 한다.
이 고전압은 디바이스 내의 고전압 발생 회로(예를 들면, 충전 펌프 회로)에서 생성된다. 그러나, 고전압 발생 회로에서 생성된 전압은 회로의 동작 조건(예를 들면, 전원 전압 레벨이나 온도)에 따라 변동할 것이다. 그래서, 고전압을 검출하는 회로를 이용하여 고전압 발생 회로의 동작을 제어해야 한다.
도 23은 종래의 고전압 검출 회로의 구성을 나타낸 회로도이다. 도 23을 참조하면, 이 고전압 검출 회로는 고전압 발생 회로의 출력 단자(100)와 접지 전위 GND 라인간에 직렬 접속된 2개의 저항 소자(101, 102), P 채널 MOS 트랜지스터(104, 105) 및 N 채널 MOS 트랜지스터(106, 107)로 된 비교기(103), 및 인버터(108)를 포함한다. 저항 소자(101, 102)는 분압 회로를 구성하고 있다. 고전압 발생 회로의 출력 단자(100)의 전위를 VP로 하며, 저항 소자(101, 102)의 저항치를 각각 R5, R6으로 하면, 저항 소자(101 및 102)간의 노드 N101의 전위 VO는 VO=VP·R6/(R5+R6)으로 된다.
MOS 트랜지스터(104, 106) 및 MOS 트랜지스터(105 및 107)는 각각 전원 전위 VCC 라인과 접지 전위 GND 라인간에 직렬 접속된다. P 채널 MOS 트랜지스터(104, 105)의 게이트는 동시에 P 채널 MOS 트랜지스터(104)의 드레인에 접속된다. P 채널 MOS 트랜지스터(104 및 105)는 전류 미러 회로를 구성한다. N 채널 MOS 트랜지스터(106, 107)의 게이트는 각각 전위 VO 및 기준 전위 Vr5를 수용한다. P 채널 MOS 트랜지스터(105)의 드레인은 비교기(103)의 출력 노드(103a)로 된다. 비교기(103)의 출력 신호는 인버터(108)에서 반전되어 고전압 검출 신호 /DE로 된다.
VP가 목표 전위보다도 낮아, VO가 Vr5보다도 낮은 경우는, N 채널 MOS 트랜지스터(106)의 저항치는 N 채널 MOS 트랜지스터(107)의 저항치에 의해 커져 노드(103a)가 「L」 레벨로 되며 신호 /DE는 「H」 레벨로 된다. VP가 목표 전위를 초과하여 VO가 Vr5보다도 높게 되면, N 채널 MOS 트랜지스터(106)의 저항치는 N 채널 MOS 트랜지스터(107)의 저항치보다도 작아져 노드(103a)가 「H」 레벨로 되며 신호 /DE는 「L」 레벨로 된다. 신호 /DE가 「H」 레벨로 되면, 고전압 발생 회로는 활성화되며, 신호 /DE가 「L」 레벨로 되면, 고전압 발생 회로는 비활성화된다. 이로 인해, 출력 단자(100)의 전위는 목표 전위로 유지된다.
또한, 도 24는, 종래의 다른 고전압 검출 회로의 구성을 나타낸 블록도이다. 도 24를 참조하여, 이 고전압 검출 회로가 도 23의 고전압 검출 회로와 다른 점은 저항 소자(101)가 가변 저항 회로(110)에서 치환된다는 점이다.
가변 저항 회로(110)는 출력 단자(100)와 노드 N101간에 직렬 접속된 복수(도면에서는 3개)의 저항 소자(101a 내지 101c)와, 각각 저항 소자(101a 내지 101c)에 병렬 접속된 P 채널 MOS 트랜지스터(111a 내지 111c)를 포함한다. P 채널 MOS 트랜지스터(111a 내지 111c)의 게이트는 제어 회로(112)에 접속된다.
P 채널 MOS 트랜지스터(111a 내지 111c)의 도통 저항치는 저항 소자(101a 내지 101c)의 저항치 R5a 내지 R5c보다도 충분히 작다. 따라서, 제어 회로(112)에 의해 P 채널 MOS 트랜지스터(111a 내지 111c)중 소망의 P 채널 MOS 트랜지스터를 도통시킴으로써 가변 저항 회로(110)의 저항치 R5를 변경할 수 있다. 저항치 R5를 크게 하면, VO/VP는 작아지므로, VO 및 Vr5를 일치시켜 VP를 높게 할 수 있다. 반대로, 저항치 R5를 작게 하면, VO/VP가 커지므로, VO 및 Vr5를 일치시켜 VP를 낮게 할 수 있다. 따라서, 이 고전압 검출 회로와 1개의 충전 펌프를 이용하면, 가변 저항 회로(110)의 저항치 R5를 교환함으로써 고전압의 레벨을 교환할 수 있다.
이상 설명한 바와 같은 종래의 고전압 검출 회로에서는, 전압 변환 효율 △VO/△VP는 △VO/△VP = R6/(R5 + R6)로 된다. R6/(R5 + R6) < 1이므로, 전압 변환 효율은 낮게 된다. 전압 변환 효율의 저하는 고전압 검출 회로의 검출 정도를 저하시키게 되며, 더 나아가서는 고전압의 전압 레벨의 설정 정도가 저하한다.
그러므로, 본 발명의 주 목적은 전압 검출 정도가 높은 전압 검출 회로를 제공하는 것이다.
본 발명을 간단히 말하자면, 전위 발생 회로의 출력 노드와 제1 기준 전위의 라인간에 저항 소자 및 정전류 회로를 직렬 접속하며, 제1 저항 소자의 전극간에생성하는 전압분 만큼 목표 전위를 제1 기준 전위 측에 레벨 시프트시키는 제2 기준 전위와, 제1 저항 소자와 정전류 회로간의 노드 전위를 비교한다. 이로 인해, 전위 변환 효율은 1로 되며, 검출 정도의 향상이 나타날 수 있다.
바람직하게는, 정전류 회로의 전류는 변경 가능하게 된다. 이 경우는, 제2 기준 전위를 일정하게 보존하면, 목표 전위를 변경할 수 있다.
또한 바람직하게는, 정전류 회로는 제1 및 제2 전원 전위의 라인간에 직렬 접속된 제1 트랜지스터 및 제2 저항 소자와, 제1 트랜지스터 및 제2 저항 소자간의 전위가 제3 기준 전위에 일치함으로써 제1 트랜지스터의 입력 전압을 제어하는 제어 회로와, 제1 저항 소자와 직렬 접속되며 제1 트랜지스터에 대응한 전류가 흐르는 제2 트랜지스터를 포함한다. 이것에 의해, 정전류 회로를 용이하게 구성할 수 있다.
또한 바람직하게는, 제2 저항 소자의 저항치는 변경 가능하게 된다. 이 경우는, 제2 저항 소자의 저항치를 변경함으로써 정전류 회로의 전류를 변경할 수 있다.
또한 바람직하게는, 제1 및 제2 트랜지스터의 전류 비는 변경 가능하게 된다. 이 경우는, 제1 및 제2 트랜지스터의 전류 비를 변경함으로써 정전류 회로의 전류를 변경할 수 있다.
또한 바람직하게는, 제1 저항 소자의 저항치는 변경 가능하게 된다. 이 경우는, 제1 기준 전위를 일정하게 보유하면, 목표 전위를 변경할 수 있다.
또한 바람직하게는, 제1 저항 소자가 직렬 접속된 복수의 제3 저항 소자에분할되며, 제2 트랜지스터는 각각의 제3 저항 소자에 대응하여 설정되어 그 제1 전극이 대응하는 제3 저항 소자의 정전류 회로 측의 전위에 접속된다. 더욱이, 복수의 제2 트랜지스터중 임의의 것을 선택하는 선택 회로와, 선택 회로에 의해 선택된 제2 트랜지스터의 제2 전극을 제1 기준 전위의 라인에 접속하는 접속 회로가 설치된다. 이 경우는, 복수의 제2 트랜지스터중 임의의 것을 선택함으로써 제1 저항 소자의 저항치를 변경할 수 있다.
또한 바람직하게는, 선택 회로에 의해 선택된 제2 트랜지스터에 선정된 입력 전압을 인가하여 비도통하게 되는 전압 인가 회로도 역시 설치된다. 이 경우는, 선택되지 않은 제2 트랜지스터에 불필요한 전류가 흐르는 것을 방지할 수 있다.
또한 바람직하게는, 전위 발생 회로는 충전 펌프 회로이다. 이 경우는, 충전 펌프 회로의 출력 전위를 정밀하게 검출할 수 있다.
또한 바람직하게는, 전위 발생 회로 및 전위 검출 회로는 반도체 기억 장치에 설치된다. 이 경우는, 반도체 기억 장치의 전위 발생 회로의 출력 전위를 정밀하게 검출할 수 있으며, 검출 결과에 기초하여 전위 발생 회로의 출력 전위를 정밀하게 제어할 수 있다.
도 1은 본 발명의 실시 형태 1에 의한 플래시 메모리의 구성을 나타낸 블록도.
도 2는 도 1에 도시된 메모리 어레이의 구성을 나타낸 회로도.
도 3a 및 도 3b는 도 2에 도시된 메모리 셀의 구성 및 동작을 설명하기 위한 도면.
도 4는 도 3a 및 도 3b에 도시된 메모리 셀의 동작을 설명하기 위한 도면.
도 5a 및 도 5b는 도 3a 및 도 3b에 도시된 메모리 셀의 데이터 기록 방법을 설명하기 위한 타이밍도.
도 6은 도 1에 도시된 전압 발생 회로(8.1)의 구성을 나타낸 회로 블록도.
도 7은 도 6에 도시된 양의 고전압 검출 회로의 구성을 나타낸 회로도.
도 8은 도 1에 도시된 전압 발생 회로(8.i)의 구성을 나타낸 회로 블록도.
도 9는 도 8에 도시된 음의 고전압 검출 회로의 구성을 나타낸 회로도.
도 10은 본 발명의 실시 형태 2에 의한 플래시 메모리의 양의 고전압 검출회로의 요부를 나타낸 회로 블록도.
도 11은 도 10에 도시된 고전압 검출 회로의 변경예인 음의 고전압 검출 회로의 요부를 나타낸 회로 블록도.
도 12는 본 발명의 실시 형태 3에 의한 플래시 메모리의 양의 고전압 검출 회로의 요부를 나타낸 회로 블록도.
도 13은 도 12에 도시된 고전압 검출 회로의 음의 고전압 검출 회로의 요부를 나타낸 회로 블록도.
도 14는 본 발명의 실시 형태 4에 의한 플래시 메모리의 양의 고전압 검출 회로의 요부를 나타낸 회로 블록도.
도 15는 본 발명의 실시 형태 5에 의한 플래시 메모리의 양의 고전압 검출 회로의 요부를 나타낸 회로 블록도.
도 16은 도 15에 도시된 고전압 검출 회로의 변경예인 양의 고전압 검출 회로의 요부를 나타낸 회로 블록도.
도 17은 도 15에 도시된 고전압 검출 회로의 다른 변경예인 양의 고전압 검출 회로의 요부를 나타낸 회로 블록도.
도 18은 도 16에 도시된 고전압 검출 회로의 변경예인 음의 고전압 검출 회로의 요부를 나타낸 회로 블록도.
도 19는 도 15에 도시된 고전압 검출 회로의 또 다른 변경예인 양의 고전압 검출 회로의 요부를 나타낸 회로 블록도.
도 20은 도 19에 도시된 고전압 검출 회로의 변경예인 음의 고전압 검출 회로의 요부를 나타낸 회로 블록도.
도 21은 본 발명의 실시 형태 6에 의한 음의 고전압 검출 회로의 구성을 나타낸 회로 블록도.
도 22는 도 21에 도시된 고전압 검출 회로의 동작을 설명하기 위한 회로 블록도.
도 23은 종래의 고전압 검출 회로의 구성을 나타낸 회로도.
도 24는 종래의 다른 고전압 검출 회로의 구성을 나타낸 회로 블록도.
<도면의 주요 부분에 대한 부호의 설명>
2 : X 디코더
3 : Y 디코더
4 : SG·SL 디코더
5 : 기록·판독 회로
6 : 입력 버퍼
7 : 출력 버퍼
8.1 : 전압 발생 회로
8.i : 전압 발생 회로
[실시 형태 1]
도 1은 본 발명의 실시 형태 1에 의한 플래시 메모리의 구성을 나타낸 일부 생략한 블록도이다. 도 1을 참조하여, 이 플래시 메모리는 메모리 어레이(1), X 디코더(2), Y 디코더(3), SG·SL 디코더(4), 기록·판독 회로(5), 입력 버퍼(6),출력 버퍼(7), 복수의 전압 발생 회로(8.1 내지 8.i)(단, i는 2 이상의 정수임), 분배기(9), 및 제어 회로(10)를 구비한다.
메모리 어레이(1)는 반도체 기판의 웰(1a)의 표면에 형성된 복수의 메모리 블록 BLK0 ∼ BLKn(단, n은 0 이상의 정수임)을 포함한다. 메모리 블록 BLK0 ∼ BLKn의 각각은, 도 2에 도시된 바와 같이, 복수행·복수열로 배열된 복수의 메모리 MC와, 각각이 복수 행에 대응하여 설정된 복수의 워드선 WL0 ∼ WLm(단, m은 0 이상의 정수임)과, 각각 인접한 2개의 행에 대응하여 설정된 소오스선 SL과, 각각이 복수열(도면에서는, 도면의 간략화를 위해 2열만이 도시됨)에 대응하여 설정된 복수의 부 비트선 SBL0, SBL1과, 각 열에 대응하여 설정된 선택 게이트 SG(N 채널 MOS 트랜지스터)를 포함한다. 또한, 메모리 블록 BLK0 ∼ BLKn에 공통으로 복수의 주 비트선 MBL0, MBL1이 설정된다. 각각의 부 비트선 SBL은 선택 게이트 SG를 통해서 주 비트선 MBL에 접속된다.
각각의 메모리 셀 MC는 도 3a 및 도 3b에 도시된 바와 같이, 웰(1a) 표면 위쪽으로 절연 층을 통해서 부유 게이트(12)를 형성하며, 또한, 그 위쪽으로 절연 층을 통해 제어 게이트(13)를 형성하며, 게이트(12, 13) 양측의 웰(1a) 표면에 각각 소오스(11s) 및 드레인(11d)을 형성하는 것이다. 제어 게이트(13), 드레인(11d) 및 소오스(11s)는 각각 대응하는 워드선 WL, 부 비트선 SBL 및 소오스선 SL에 접속된다.
기록 동작 시는, 표 1 상단에 나타낸 바와 같이, 메모리 셀 MC의 드레인(11d) 및 제어 게이트(13)에 각각 +6V 및 -8V가 인가되며, 소오스(11s)는 오픈(플로팅)으로 되며, 웰(1a)은 접지된다. 이것에 의해, 도 3a에 도시된 바와 같이, 터널 효과에 의해 부유 게이트(12)로부터 드레인(11d)으로 전자가 인출되며, 도 4에 도시된 바와 같이, 메모리 셀 MC의 임계치 전압 Vth가 2V로 낮다. 즉, 데이터 「0」이 기록된다.
드레인 게이트 소오스 웰
기록 +6V -8V 온-오프 0V
소거 오픈 +10V -8V -8V
판독 1V +3.3V 0V 0V
소거 동작 시는, 표 1 중단에 나타낸 바와 같이, 메모리 셀 MC의 제어 게이트(13)에 +10V가 인가되며, 소오스(11s) 및 웰(1a)에 -8V가 인가되며, 드레인(11d)는 오픈으로 된다. 이것에 의해, 도 3b에 도시된 바와 같이, 터널 효과에 의해 소오스(11s) 및 웰(1a)로부터 부유 게이트(12)에 전자가 주입되며, 도 4에 도시된 바와 같이, 메모리 셀 MC의 임계치 전압 Vth는 총 6V로 높다. 즉, 데이터 「1」이 기록된다.
판독 동작 시는, 표 1 하단에 나타낸 바와 같이, 메모리 셀 MC의 드레인(11d)에 1V가 인가되며, 제어 게이트(13)에 +3.3V가 인가되며, 소오스(11s) 및 웰(1a)에 0V가 인가되어, 도 4에 도시된 바와 같이, 드레인(11d) 및 소오스(11s)간에 임계치 전류 Ith(통상은 수십 ㎂)가 흐르는지의 여부가 검출된다. 메모리 셀 MC에 데이터 「0」이 기록되는 경우는 전류 Ith가 흐르며, 그렇지 않은 경우는 전류 Ith가 흐르지 않는다.
기록 검증 동작 시는, 메모리 셀 MC의 드레인(11d)에 1V가 인가되며, 제어 게이트(13)에 목표로 하는 임계치 Vth보다도 약간 큰 전압(예를 들면, 2.5V)이 인가되며, 소오스(11s) 및 웰(1a)에 0V가 인가되어, 드레인(11d)과 소오스(11s)간에 소정의 전류 Ic가 흐르는지의 여부가 검출된다. 또, 데이터의 기록은 메모리 셀 MC의 임계치 전압 Vth의 산재를 없애기 위해 복수회로 나누어 행해지며, 상기 전류 Ic가 검출된 시점에서 데이터의 기록이 정지된다. 또한, 데이터의 기록은, 도 5a에 도시된 바와 같이, 주 비트선 MBL(메모리 셀 MC의 드레인(11d))에 매 회 동일한 전압을 인가하는 방식과, 도 5b에 도시된 바와 같이, 주 비트선 MBL에 인가하는 전압을 조금 증대시키는 방식이 있다.
소거 검증 동작 시는, 메모리 셀 MC의 드레인(11d)에 1V가 인가되며, 제어 게이트(13)에 목표로 하는 임계치 전압 Vth보다도 약간 작은 전압(예를 들면, 5.5V)가 인가되며, 소오스(11s) 및 웰(1a)에 0V가 인가되어, 드레인(11d) 및 소오스(11s)간에 전류 Ic가 흐르는지의 여부가 검출된다. 데이터 소거는 메모리 셀 MC의 임계치 전압 Vth가 총 6V로 될 때까지 행해지며, 상기 전류 Ic가 검출되지 않는 시점에서 데이터 소거가 정지된다.
도 1에 있어서, X 디코더(2)는 어드레스 신호 Add에 따라서 복수의 워드선 WL들중 임의의 워드선 WL을 선택하며, 동작 모드에 대응한 전압 -8V, +10V, +3.3V, +2.5V 또는 +5.5V를 선택한 워드선 WL에 인가한다. Y 디코더(3)는 어드레스 신호 Add에 따라서 복수의 주 비트선 MBL들중 임의의 주 비트선을 선택한다.
SG·SL 디코더(4)는 어드레스 신호 Add에 따라서 복수의 메모리 블록 BLK0∼ BLKn들중 임의의 메모리 블록(예를 들면, BLKn)을 선택하고, 선택한 메모리 블록 BLKn의 선택 게이트 SGn을 도통시켜, 선택한 메모리 블록 BLKn의 부 비트선 SBL0, SBL1을 각각 주 비트선 MBL0, MBL1에 결합시킨다. 또한, SG·SL 디코더(4)는 동작 모드에 대응하여 웰 전압 VW를 0V 또는 -8V로 함과 동시에, 소오스선 SL을 오픈, 0V 또는 -8V로 한다.
기록·판독 회로(5)는, 기록 동작 시에 입력 버퍼(6)를 통해 외부로부터 제공된 데이터 Din에 따라 디코더(2 내지 4)에 의해 선택된 메모리 셀 MC에 데이터를 기록한다. 즉, 기록·판독 회로(5)는 디코더(3)에 의해 선택된 주 비트선 MBL에 기록 전압(예를 들면, +6V)을 펄스적으로 제공한 후, 그 주 비트선 MBL에 1V를 인가하여 전류 Ic가 유입하는지의 여부를 검출하며, 전류 Ic가 유입한 경우에 대응하여 데이터의 기록을 정지한다.
또한, 기록·판독 회로(5)는 판독 동작 시에 디코더(3, 4)에 의해 선택된 주 비트선 MBL, 선택 게이트 SG 및 부 비트선 SBL을 통해서 선택된 메모리 셀 MC의 드레인(11d)에 1V를 인가하며, 전류가 유입하는지의 여부를 검출하며, 검출 결과에 대응한 데이터를 출력 버퍼(7)를 통해 외부로 출력한다. 또한, 기록·판독 회로(5)는 소거 검증 동작 시에 선택된 메모리 셀 MC의 드레인에 1V를 인가하며, 전류 Ic가 유입하는지의 여부를 검출하며, 전류 Ic가 유입하지 않는 경우에 대응하여 소거 동작을 정지시킨다.
전압 발생 회로(8.1 내지 8.i)는 기록, 검출, 소거 및 검증의 각 동작 시에 디코더(2, 4) 및 기록·판독 회로(5)에서 이용되는 종류의 전압을 생성한다. 전압발생 회로(8.1 내지 8.i)들중 어떤 회로는 양의 고전압을 생성하며, 다른 회로는 음의 고전압을 생성한다. 또한, 전압 발생 회로(8.1 내지 8.i)들중 어떤 회로는 복수 단계의 전압을 생성한다. 분배기(9)는 동작 모드에 대응하여 전압 발생 회로(8.1 내지 8.i)에서 생성된 전압 VP1 내지 VPi를 디코더(2, 4) 및 기록·판독 회로(5)에 분배한다.
제어 회로(10)는 외부로부터 제공되는 제어 신호 /CE, /OE, /WE와 입력 버퍼(6)를 통해 외부로부터 제공되는 코맨드 신호 CMD에 따라 소정의 동작 모드를 선택하며, 플래시 메모리 전체를 제어한다.
다음에, 이 플래시 메모리의 동작에 관해 간략하게 설명한다. 먼저, 제어 신호 /CE, /OE, /WE 및 코맨드 신호 CMD는 제어 회로(10)에 제공되어 동작 모드가 설정된다.
기록 동작 시는, 어드레스 신호 Add로 지정된 메모리 셀 MC에 대응하는 워드선 WL에 -8V가 인가되며, 그 메모리 셀 MC는 선택 게이트 SG를 통해서 주 비트선 MBL에 접속되며, 소오스선 SL은 오픈으로 되며, 웰 전압 VW는 0V로 된다. 이 상태에서 기록·판독 회로(5)에 의해 주 비트선 MBL에 +6V가 펄스적으로 제공되며, 선택된 메모리 셀 MC에 데이터 「0」이 복수회로 나누어 기록된다. 데이터 「0」의 기록이 종료한지의 여부, 즉 메모리 셀 MC의 임계치 전압 Vth가 2V로 되는지의 여부가 기록·판독 회로(5)에 의해 검증된다.
소거 동작 시는, 소오스선 SL 및 웰 전압 VW는 -8V로 된다. 이 상태에서, 어드레스 신호 Add로 지정된 워드선 WL에 +10V가 펄스적으로 제공되며, 워드선 WL에 접속된 메모리 셀 MC의 데이터는 복수회로 나누어 소거된다. 데이터의 소거가 종료되는지의 여부, 즉, 메모리 셀 MC의 임계치 전압 Vth가 6V로 되는지의 여부가 기록·판독 회로(5)에 의해 검증된다.
판독 동작 시는, 어드레스 신호 Add로 지정된 메모리 셀 MC는 부 비트선 SBL, 선택 게이트 SG 및 주 비트선 MBL을 통해서 기록·판독 회로(5)에 접속됨과 동시에, 그 메모리 셀 MC에 대응하는 워드선 WL에 +3.3V가 인가된다. 메모리 셀 MC의 데이터는 기록·판독 회로(5)에 의해 판독되며, 출력 버퍼(7)를 통해 외부로 출력된다.
이하, 본원의 특징이 되는 전압 검출 방법에 관해 상세히 설명한다. 도 6은, 도 1의 전압 발생 회로(8.1)의 구성을 나타낸 회로 블록도이다. 도 6을 참조하여, 이 전압 발생 회로(8.1)는 플래시 메모리 내에서 사용되는 양의 고전압을 생성하는 회로로, AND 게이트(15), 충전 펌프 회로(16), 양의 고전압 검출 회로(17) 및 기준 전압 발생 회로(18)를 포함한다.
충전 펌프 회로(16)는 AND 게이트(15)의 출력 신호 φ15가 활성화 레벨 「H」 레벨로 되는 기간에 활성화되며, 전압 발생 회로(8.1)의 출력 단자 8.1a로부터 음전하를 단위 시간당 소정량의 속도로 추출하여 출력 단자 8.1a의 전위를 상승시킨다. 기준 전위 발생 회로(18)는 양의 기준 전압 Vr1, Vr2를 생성하여 고전압 검출 회로(17)에 제공한다. 고전압 검출 회로(17)는 기준 전압 Vr1, Vr2에 기초하여 전압 발생 회로(8.1)의 출력 전압 VP1이 목표 전압에 도달하는지의 여부를 판별한다. 고전압 검출 회로(17)의 출력 신호 /DE는 출력 신호 VP1이 목표 전압에 도달하는 경우에 비활성화 레벨 「L」 레벨로 된다. AND 게이트(15)는 제어 회로(10)로부터의 충전 펌프 활성화 신호 EN1 및 고전압 검출 회로(17)로부터의 고전압 검출 회로 /DE를 수용한다.
신호 EN1, /DE가 동시에 「H」 레벨인 경우는 신호 φ15가 활성화 레벨 「H」 레벨로 되어 충전 펌프 회로(16)가 활성화되며, 신호 EN1, /DE들중 적어도 한 쪽이 「L」 레벨인 경우는 신호 φ15가 비활성화 레벨 「L」로 되어 충전 펌프 회로가 비활성화된다. 따라서, 전압 발생 회로(8.1)의 출력 전압 VP1은 목표 전압으로 유지된다.
도 7은 도 6의 양의 고전압 검출 회로(17)의 구성을 나타낸 회로도이다. 도 7을 참조하여, 이 고전압 검출 회로(17)는 연산 증폭기(20), 저항 소자(21, 22), P 채널 MOS 트랜지스터(23, 24), N 채널 MOS 트랜지스터(25, 26), 비교기(27) 및 인버터(28)를 포함한다. P 채널 MOS 트랜지스터(23) 및 저항 소자(21)는 전원 전위 VCC 라인과 접지 전위 GND 라인간에 직렬 접속된다. 연산 증폭기(20)의 반전 입력 단자는 기준 전압 Vr1을 수용하며, 그 반전 입력 단자는 P 채널 MOS 트랜지스터(23)의 드레인에 접속되며, 그 출력은 P 채널 MOS 트랜지스터(23)의 게이트에 입력된다.
P 채널 MOS 트랜지스터(24) 및 N 채널 MOS 트랜지스터(25)는 전원 전위 VCC 라인과 접지 전위 GNC 라인간에 직렬 접속되며, 저항 소자(22) 및 N 채널 트랜지스터(26)는 전압 발생 회로(8.1)의 출력 단자 8.1a와 접지 전위 GND 라인간에 직렬 접속된다. P 채널 MOS 트랜지스터(23 및 24)의 게이트는 상호 접속된다. N 채널MOS 트랜지스터(25 및 26)의 게이트는 N 채널 MOS 트랜지스터(25)의 드레인에 접속된다. N 채널 MOS 트랜지스터(25 및 26)는 전류 미러 회로를 구성한다.
비교기(27)는 N 채널 MOS 트랜지스터(26)의 드레인 전위 VO1과 기준 전위 Vr2를 비교한다. 비교기(27)의 출력은 VO1이 Vr2를 초과하는 경우에 대응하여 「L」 레벨에서 「H」 레벨로 상승한다. 비교기(27)의 출력은 인버터(28)에서 반전되어 신호 /DE로 된다.
다음에, 이 고전압 검출 회로(17)의 동작에 대해 설명한다. 연산 증폭기(20)는 반전 입력 단자와 비반전 입력 단자의 전압이 동일하게 되도록 P 채널 MOS 트랜지스터(23)의 게이트 전위를 제어한다. 따라서, 저항 소자(21)의 저항치를 R1, 저항 소자(21)에 흐르는 전류를 I로 하면, Vr1 = R1·I로 된다.
P 채널 MOS 트랜지스터(23 및 24)의 게이트는 상호 접속되며, P 채널 MOS 트랜지스터(24) 및 N 채널 MOS 트랜지스터(25)는 직렬 접속되며, N 채널 MOS 트랜지스터(25 및 26)는 전류 미러 회로를 구성하며, 저항 소자(22) 및 N 채널 MOS 트랜지스터(26)는 직렬 접속되어 있으므로, 저항 소자(21 및 22)에는 동일한 전류 I가 흐른다.
따라서, 저항 소자(22)의 저항치를 R2로 하면, N 채널 MOS 트랜지스터(26)의 드레인 전위 VO1은 VO1 = VP1 - R2·I = VP1 - Vr1·(R2/R1)로 되며, 전압 변환 효율 △VO1/△VP1은 1로 된다. 따라서, 전압 변환 효율이 1보다도 작은 종래에 비해 고전압 검출 회로(17)의 검출 정도는 높아진다.
VO1이 Vr2보다도 높아지면, 검출 신호 /DE는 「L」 레벨로 되어 충전 펌프회로(16)가 비활성화된다. VO1이 Vr2보다도 낮아지면, 검출 신호 /DE는 「H」 레벨로 되어 충전 펌프 회로(16)가 활성화된다.
도 8은 도 1의 전압 발생 회로(8.i)의 구성을 나타낸 회로 블록도이다. 도 8을 참조하여, 이 전압 발생 회로(8.i)는 플래시 메모리 내에서 사용되는 음의 고전압을 생성하는 회로로, AND 게이트(30), 충전 펌프 회로(31), 고전압 검출 회로(32) 및 기준 전압 발생 회로(33)를 포함한다.
충전 펌프 회로(31)는 AND 게이트(30)의 출력 신호 φ30이 활성화 레벨 「H」 레벨로 되는 기간에 활성화되며, 전압 발생 회로(8.i)의 출력 단자 8.ia로부터 정전하를 단위 시간당 소정량의 속도로 추출하여 출력 단자 8.ia의 전위를 하락시킨다. 기준 전압 발생 회로(33)는 양의 기준 전압 Vr1 및 음의 기준 전압 Vr3을 생성하여 고전압 검출 회로(32)에 제공한다. 고전압 검출 회로(32)에는 기준 전압 Vr1, Vr3에 기초하여, 전압 발생 회로(8.i)의 출력 전압 VPi가 목표 전압에 도달하는지의 여부를 판별한다. 고전압 검출 회로(32)의 출력 신호 /TE는 출력 전압 VPi가 목표 전압에 도달하는 경우에 활성화 레벨 「L」 레벨로 된다. AND 게이트(30)는 제어 회로(10)로부터의 충전 펌프 활성화 신호 ENi 및 고전압 검출 회로(32)로부터의 검출 신호 /DE를 수용한다.
신호 ENi, /DE가 동시에 「H」 레벨인 경우는 신호 φ30이 활성화 레벨 「H」 레벨로 되어 충전 펌프 회로(31)가 활성화되며, 신호 ENi, /DE들중 적어도 한 쪽이 「L」 레벨인 경우는 신호 φ30이 비활성화 레벨 「L」 레벨로 되어 충전 펌프 회로(31)가 비활성화된다. 따라서, 전압 발생 검출 회로(8.i)의 출력 전압 VPi는 목표 전압으로 유지된다.
도 9는 도 8의 음의 고전압 검출 회로(32)의 구성을 나타낸 회로도로서, 도 7과 대비되는 도면이다. 도 9를 참조하여, 이 고전압 검출 회로(32)가 도 7의 고전압 검출 회로(17)와 다른 점은 N 채널 MOS 트랜지스터(25, 26)가 소거되어 저항 소자(22)가 P 채널 MOS 트랜지스터(24)의 드레인과 출력 단자 8.ia간에 접속되며, 양의 기준 전위 Vr2 대신하여 음의 기준 전압 Vr3가 비교기(27)에 제공되며, 인버터(28)가 소거된다는 점이다.
P 채널 MOS 트랜지스터(24)의 드레인 전위 VOi는 VOi = VPi + R2·I = VPi + Vr1 ·(R2/R1)로 되며, 전압 변환 효율 △VOi/△VPi는 1로 된다. 따라서, 전압 변환 효율이 1보다도 작은 종래에 비해 고전압 검출 회로(32)의 검출 정도가 높아진다.
VOi가 Vr3보다도 작아지면 검출 신호 /DE가 「L」 레벨로 되어 충전 펌프 회로(31)가 비활성화된다. VOi가 Vr3보다도 높아지면, 검출 신호 /DE는 「H」 레벨로 되어 충전 펌프 회로(31)가 활성화된다.
[실시 형태 2]
도 10은 본 발명의 실시 형태 2에 의한 플래시 메모리의 양의 고전압 검출 회로의 요부를 나타낸 회로 블록도로서, 도 7과 대비되는 도면이다. 도 10을 참조하여, 이 고전압 검출 회로가 도 7의 고전압 검출 회로(17)와 다른 점은 저항 소자(21)가 가변 저항 회로(36)로 치환된다는 점이다.
가변 저항 소자(36)는 P 채널 MOS 트랜지스터(23)의 드레인과 접지 전위 GND라인간에 직렬 접속된 복수(도면에서는 4개)의 저항 소자(21a 내지 21d)와, 복수(이 경우는 3개)의 N 채널 MOS 트랜지스터(35a 내지 35c)를 포함한다. 저항 소자(21a 내지 21d)는 각각 저항치(R1a 내지 R1d)를 갖는다. N 채널 MOS 트랜지스터(35a)는 저항 소자(21b 내지 21d)와 병렬 접속되며, N 채널 MOS 트랜지스터(35b)는 저항 소자(21c, 21d)와 병렬 접속되며, N 채널 MOS 트랜지스터(35c)는 저항 소자(21d)와 병렬 접속된다. N 채널 MOS 트랜지스터(35a 내지 35c)의 게이트는 제어 회로(10)에 접속된다.
N 채널 MOS 트랜지스터(35a 내지 35c)의 도통 저항치는 저항 소자(21a 내지 21d)의 저항치에 비해 충분히 작다. 제어 회로(10)에 의해 N 채널 MOS 트랜지스터(35a 내지 35c)들중 임의의 것을 도통시킴으로써 가변 저항 회로(36)의 저항치 R1을 변경하며, 이것에 의해 출력 전압 VP1을 변경하는 경우가 가능해진다. 즉, 가변 저항 회로(36)의 저항치 R1을 작게 하면, 전류 I는 커져 VP1 - VO1 = R2·I가 커진다. 따라서, VO1을 Vr2로 유지함으로써, VP1이 높아진다. 반대로, 가변 저항 회로(36)의 저항치 R1을 크게 하면, 전류 I가 작아져 VP1 - VO1 = R2·I가 작아진다. 따라서, VO1을 Vr2로 유지함으로써 VP1이 낮아진다. 이 고전압 검출 회로는, 도 5b에 도시된 바와 같이, 전압 발생 회로의 출력 전압을 순차 증대시키는 경우에 유효하다.
VO1 = VP1 - Vr1·(R2/R1)로 되므로, R1의 변화 △R1에 대한 VO1의 변화 △VO1의 비 △VO1/△R1은 △VO1/△R1 = Vr1·(R2/R12)로 된다.
또, 도 11에 도시된 바와 같이, 도 9의 음의 고전압 검출 회로(32)의 저항 소자(21)를 가변 저항 회로(36)로 치환해도 좋다. 이 경우는, 가변 저항 회로(36)의 저항치 R1을 작게 하면, 전류 I가 커져 VOi-VPi=R2·I가 커진다. 따라서, VOi를 Vr3로 유지함으로써 VPi가 낮아진다. 반대로, 가변 저항 회로(36)의 저항치 R1을 크게 하면, 전류 I는 작아져 VOi - VPi = R2·I가 작아진다. 따라서, VOi를 Vr3으로 유지함으로써 VPi가 높아진다.
[실시 형태 3]
도 12는 본 발명의 실시 형태 3에 의한 플래시 메모리의 양의 고전압 검출 회로의 요부를 나타낸 회로 블록도로서, 도 7과 대비되는 도면이다. 도 12를 참조하여, 이 고전압 검출 회로는 도 7의 고전압 검출 회로(17)와 다른 점은 P 채널 MOS 트랜지스터(24)가 복수(도면에서는 3개)의 P 채널 MOS 트랜지스터(24a 내지 24c)로 치환되며, P 채널 MOS 트랜지스터(24a 내지 24c)에 대응하여 각각 인버터(40a 내지 40c)가 새롭게 설정된다는 점이다.
인버터(40a 내지 40c)는 각각 제어 회로(10) 및 P 채널 MOS 트랜지스터(24a 내지 24c)의 소오스간에 접속된다. P 채널 MOS 트랜지스터(24a 내지 24c)의 드레인은 동시에 N 채널 MOS 트랜지스터(25)의 드레인에 접속되며, 각각의 게이트는 동시에 P 채널 MOS 트랜지스터(23)의 게이트에 접속된다.
P 채널 MOS 트랜지스터(24a 내지 24c)의 각각의 게이트 폭은 점차 커진다. 따라서, 제어 회로(10)에 의해 인버터(40a 내지 40c)들중 임의의 것이 1개의 인버터의 입력 노드를 「L」 레벨로 함으로써 저항 소자(21)에 흐르는 전류 I 및 저항소자(20)에 흐르는 전류 I/k의 비 k를 변경하며, 이것에 의해 출력 전압 VP1을 변경할 수 있다.
이 회로에서는, VO1 = VP1 - I·R2/k = VP1 - Vr1·(R2/kR1)로 되므로, k의 변화 △k에 대한 VO1의 변화 △VO1의 비 △VO1/△k는 △VO1/△k = Vr1·(R2/R1·k2)으로 된다.
또. 도 13에 도시된 바와 같이, 도 9의 음의 고전압 검출 회로(32)의 P 채널 MOS 트랜지스터(24)를 P 채널 MOS 트랜지스터(24a 내지 24c)로 치환해도 좋다. 이 경우는, 제어 회로(10)에 의해 인버터(40a 내지 40c)들중 임의의 것이 1개의 인버터의 입력 노드를 「L」 레벨로 함으로써 저항 소자(21)에 흐르는 전류 I 및 저항 소자(22)에 흐르는 I/k의 비 k를 변경하며, 이것에 의해 출력 전압 VPi를 변경할 수 있다.
[실시 형태 4]
도 14는 본 발명의 실시 형태 4에 의한 플래시 메모리의 양의 고전압 검출 회로의 요부를 나타낸 회로 블록도로서, 도 7과 대비되는 도면이다. 도 14를 참조하여, 이 고전압 검출 회로는 도 7의 고전압 검출 회로(17)와 다른 점은 P 채널 MOS 트랜지스터(26)가 복수(도면에서는 3개)의 N 채널 MOS 트랜지스터(26a 내지 26c)로 치환되며, P 채널 MOS 트랜지스터(26a 내지 26c)에 대응하여 각각 인버터(41a 내지 41c)가 새롭게 설정된다는 점이다.
인버터(41a 내지 41c)는 각각 제어 회로(10) 및 N 채널 MOS 트랜지스터(26a내지 26c)의 소오스간에 접속된다. N 채널 MOS 트랜지스터(26a 내지 26c)의 드레인은 공통 접속되어 저항 소자(22)를 통해 출력 단자 8.1a에 접속된다. N 채널 MOS 트랜지스터(26a 내지 26c)의 게이트는 동시에 N 채널 MOS 트랜지스터(25)의 게이트에 접속된다.
N 채널 MOS 트랜지스터(26a 내지 26c)의 각각의 게이트 폭은 점자 커진다. 제어 회로(10)에 의해 인버터(41a 내지 41c)들중 임의의 것이 1개의 인버터의 입력 노드를 「H」 레벨로 함으로써 저항 소자(21)에 흐르는 전류 I 및 저항 소자(22)에 흐르는 전류 I/k의 비 k를 변경하며, 이것에 의해 출력 전압 VP1을 변경할 수 있다.
이 경우도, k의 변화 △k에 대한 VO1의 변화 △VO1의 비 △VO1/△k는 △VO1/△k = Vr1·(R2/R1·k2)로 된다.
[실시 형태 5]
도 15는 본 발명의 실시 형태 5에 의한 플래시 메모리의 양의 고전압 검출 회로의 요부를 나타낸 도면으로서, 도 14와 대비되는 도면이다. 도 15를 참조하여, 이 고전압 검출 회로는 도 14의 고전압 검출 회로와 다른 점은 저항 소자(22)가 직렬 접속된 복수(도면에서는 3개)의 저항 소자(22a 내지 22c)로 치환되며, N 채널 MOS 트랜지스터(26a)의 드레인은 저항 소자(22a 및 22b)간의 노드에 접속되며, N 채널 MOS 트랜지스터(26b)의 드레인은 저항 소자(22b 및 22c)간의 노드에 접속되며, N 채널 MOS 트랜지스터(26a, 26b, 26c)의 게이트 폭이 N 채널 MOS 트랜지스터(25)의 게이트 폭에 등가된다는 점이다. 저항 소자(22a 내지 22c)는 각각 저항치 R2a 내지 R2c를 갖는다.
제어 회로(10)에 의해 인버터(41a 내지 41c)들중 임의의 것이 1개의 인버터의 출력 노드를 「H」 레벨로 함으로써 전류 I가 흐르는 N 채널 MOS 트랜지스터를 교환하며, 이것에 의해 출력 전압 VP1을 변경할 수 있다.
즉, N 채널 MOS 트랜지스터(26a 내지 26c)의 드레인에 나타나는 전위를 각각 VO1a 내지 VO1c로 하면, VO1a 내지 VO1c의 순서로 저 전위로 된다. 따라서, VO1a를 Vr2로 유지함으로써 VP1이 높아지며, VO1을 Vr2로 유지함으로써 VP1이 낮아진다.
또, VO1a 내지 VO1c들중 전위 검출에 이용하는 전위만을 스위치로 선택하여 도 7의 비교기(27)에 접속해도 좋으며, 각각 VO1a 내지 VO1c를 수용하는 3개의 비교기(27)를 설정하며, 3개의 비교기(27)의 출력을 스위치로 선택하여 도 7의 인버터(28)에 입력해도 좋다.
저항 소자(22a 내지 22c)들중 전류 I가 흐르는 경로의 저항치 합을 R2로 하며, 전위 검출에 이용되는 전위를 VO1로 하면, VO1 = VP1 - Vr1·(R2/R1)로 되므로, R2의 변화에 대한 △VO1의 변화 △VO1/△R2 = -Vr1/R1로 되며, △VO1/△R2는 정수로 된다. 따라서, 이 고전압 검출 회로를 이용함으로써 출력 전압 VP1에 의해 정밀한 조정이 가능해진다.
또, 도 16에 도시된 바와 같이, 도 13의 음의 고전압 검출 회로의 저항 소자(22)를 출력 단자 8.ia 및 P 채널 MOS 트랜지스터(24c)의 드레인간에 직렬 접속된 복수의 저항 소자(22a 내지 22c)로 치환하며, P 채널 MOS 트랜지스터(24a)의 드레인을 저항 소자(22a 및 22b)간의 노드에 접속하며, P 채널 MOS 트랜지스터(24a)의 드레인을 저항 소자(22b 및 22c)간의 노드에 접속하며, P 채널 MOS 트랜지스터(23, 24a 내지 24c)의 게이트 폭을 동일하게 해도 좋다. 이 경우는, 제어 회로(10)에 의해 인버터(40a 내지 40c)들중 임의의 것이 1개의 인버터의 입력 노드를 「L」 레벨로 함으로써 전류 I가 흐르는 P 채널 MOS 트랜지스터를 교환하며, 이것에 의해 출력 전압 VPi를 변경할 수 있다.
즉, P 채널 MOS 트랜지스터(24a 내지 24c)의 드레인에 나타나는 전위를 각각 VOia 내지 VOic로 하면, VOia 내지 VOic의 순서로 저 전위로 된다. 따라서, VOia를 Vr3로 유지함으로써 VP1이 높아지며, VOic를 Vr3로 유지함으로써 VPi가 낮아진다.
또한, 도 17에 도시된 바와 같이, 도 15의 양의 고전압 검출 회로의 저항 소자(21)를 도 10의 가변 저항 회로(36)로 치환하여도 좋다. 또한, 도 18에 도시된 바와 같이, 도 16의 음의 고전압 검출 회로의 저항 소자(21)를 도 10의 가변 저항 회로(36)로 치환하여도 좋다. 또한, 도 19에 도시된 바와 같이, 도 15의 양의 고전압 검출 회로의 P 채널 MOS 트랜지스터(24)를 도 12의 P 채널 MOS 트랜지스터(24a 내지 24c)로 치환해도 좋다.
또한, 도 20에 도시된 바와 같이, 도 19의 양의 고전압 검출 회로의 구성을 음의 고전압 검출 회로에 응용하여도 좋다. 즉, 도 20의 음의 고전압 검출 회로에서는, 도 19의 양의 고전압 검출 회로의 N 채널 MOS 트랜지스터(25, 26a 내지 26c)및 인버터(41a 내지 41c)는 P 채널 MOS 트랜지스터(43a 내지 43c) 및 인버터(42a 내지 42c)로 치환된다. P 채널 MOS 트랜지스터(24a 내지 24c)의 드레인에 P 채널 MOS 트랜지스터(43a 내지 43c)의 소오스가 공통 접속되며, 제어 회로(10) 및 P 채널 MOS 트랜지스터(43a 내지 43c)의 게이트간에 인버터(42a 내지 42c)가 각각 접속된다. 출력 단자(8.ia) 및 P 채널 MOS 트랜지스터(43c)의 드레인간에 저항 소자(22a 내지 22c)가 직렬 접속되며, 저항 소자(22a, 22b)간의 노드 및 P 채널 MOS 트랜지스터(43a)의 드레인과 접속되어 저항 소자(22b, 22c)간의 노드 및 P채널 MOS 트랜지스터(43b)의 드레인과 접속된다.
P 채널 MOS 트랜지스터(24a 내지 24c)의 게이트 폭은 점차 커진다. P 채널 MOS 트랜지스터(43a 내지 43c)의 게이트 폭은 동일하다. 인버터(40a 내지 40c)들중 임의의 것이 1개의 인버터를 선택하며, 그 인버터의 입력 노드를 「L」 레벨로 함으로써 저항 소자(22a 내지 22c)에 흐르는 전류 I/k를 선택할 수 있다. 또한, 인버터(42a 내지 42c)들중 임의의 것이 1개의 인버터를 선택하며, 그 인버터의 입력 노드를 「L」 레벨로 함으로써, 전류 I/k가 흐르는 저항 소자를 선택할 수 있다. 이것에 의해, 출력 전압 VPi를 다단계로 조정할 수 있다.
[실시 형태 6]
예를 들면, 도 16의 음의 고전압 검출 회로에서, 인버터(40c)의 출력 노드 「H」 레벨로 되며, 인버터(40a, 40b)의 출력 노드가 「L」 레벨로 될 때, 인버터(40c)의 출력 노드로부터 P 채널 MOS 트랜지스터(24c), 저항 소자(22c) 및 P 채널 MOS 트랜지스터(24b)를 통해 인버터(40b)의 출력 노드로 전류가 흐를 우려가있다. 실제로는, VCC가 3V에서 P 채널 MOS 트랜지스터(24a 내지 24c)의 게이트 전위가 2V 정도이며, 소오스가 0V로 된 P 채널 트랜지스터(이 경우는 24a, 24b)가 고저항 상태로 되기 때문에, 그와 같은 전류는 작다. 본 실시 형태에서는, 그와 같은 전류를 상당히 작게 한다.
도 21은 본 발명의 실시 형태 6에 의한 음의 고전압 검출 회로의 구성을 나타낸 블록도로서, 도 16과 대비되는 도면이다.
도 21을 참조하여, 연산 증폭기(20)는 P 채널 MOS 트랜지스터(51, 52) 및 N 채널 MOS 트랜지스터(53 내지 55)를 포함한다. MOS 트랜지스터(51, 53) 및 MOS 트랜지스터(52, 54)는 각각 전원 전위 VCC 라인 및 노드 N55간에 직렬 접속된다. N 채널 MOS 트랜지스터(55)는 노드 N55와 접지 전위 GND의 드레인간에 접속된다. P 채널 MOS 트랜지스터(51, 52)의 게이트는 동시에 P 채널 MOS 트랜지스터(52)의 드레인에 접속된다. P 채널 MOS 트랜지스터(51 및 52)는 전류 미러 회로를 구성한다. N 채널 MOS 트랜지스터(53, 55)의 게이트는 동시에 기준 전위 Vr1을 수용한다. N 채널 MOS 트랜지스터(54)의 게이트는 P 채널 MOS 트랜지스터(23)의 드레인에 접속되며, P 채널 MOS 트랜지스터(51)의 드레인(노드 N51)은 P 채널 MOS 트랜지스터(23)의 게이트에 접속된다.
전류 I가 증가하여 N 채널 MOS 트랜지스터(54)의 게이트 전위가 기준 전위 Vr1보다도 높아지면 노드 N51의 전위가 상승하며, P 채널 MOS 트랜지스터(23)의 저항치는 증대하여 전류 I가 감소한다. 반대로, 전류 I가 감소하여 N 채널 MOS 트랜지스터(54)의 전위가 기준 전위 Vr1보다도 낮아지면, 노드 N51의 전위가 하락하며,P 채널 MOS 트랜지스터(23)의 저항치는 감소하여 전류 I가 증대한다. 따라서, N 채널 MOS 트랜지스터(54)의 게이트는 기준 전위 R1로 유지된다.
P 채널 MOS 트랜지스터(23)의 게이트 및 P 채널 MOS 트랜지스터(24a 내지 24c)의 게이트간에 각각 전송 게이트(60a 내지 60c)가 접속된다. 전송 게이트(60a 내지 60c)의 N 채널 MOS 트랜지스터 측의 게이트는 각각 인버터(40a 내지 40c)의 출력 노드에 접속되며, 전송 게이트(60a 내지 60c)의 P 채널 MOS 트랜지스터 측의 게이트는 각각 인버터(40a 내지 40c)의 입력 노드에 접속된다. 전원 전위 VCC 라인 및 P 채널 MOS 트랜지스터(24a 내지 24c)의 게이트간에 각각 P 채널 MOS 트랜지스터(61a 내지 61c)가 접속되며, P 채널 MOS 트랜지스터(61a 내지 61c)의 게이트는 각각 인버터(40a 내지 40c)의 출력을 수용한다.
전원 전위 VCC 라인 및 노드 N69간에 P 채널 MOS 트랜지스터(64) 및 N 채널 MOS 트랜지스터(62a, 63a)가 접속되며, P 채널 MOS 트랜지스터(64)의 드레인 및 노드 N69간에 N 채널 MOS 트랜지스터(62b, 63b)가 접속되며, P 채널 MOS 트랜지스터(64)의 드레인 및 노드 N69간에 N 채널 MOS 트랜지스터(62c, 63c)가 접속된다. P 채널 MOS 트랜지스터(62a 내지 62c)의 게이트는 각각 인버터(40a 내지 40c)의 출력을 수용한다. P 채널 MOS 트랜지스터(63a 내지 63c)의 게이트는 각각 VOia 내지 VOic를 수용한다.
전원 전위 VCC 라인 및 노드 N69간에 P 채널 MOS 트랜지스터(65) 및 N 채널 MOS 트랜지스터(67, 68)가 접속된다. P 채널 MOS 트랜지스터(64, 65)의 게이트는 동시에 P 채널 MOS 트랜지스터(65)에 접속된다. P 채널 MOS 트랜지스터(64 및 65)는 전류 미러 회로를 구성한다. P 채널 MOS 트랜지스터(67)의 게이트는 전원 전위 VCC를 수용한다. P 채널 MOS 트랜지스터(68)의 게이트는 기준 전위 Vr4를 수용한다. 노드 N69 및 접지 전위 GND간에 N 채널 MOS 트랜지스터(69)가 접속되며, N 채널 MOS 트랜지스터(69)의 게이트는 활성화 신호 φE를 수용한다. N 채널 MOS 트랜지스터(62a, 63a;62b, 63b;62c, 63c)들중 선택된 1조의 N 채널 MOS 트랜지스터(예를 들면, 62c, 63c) 및 P 채널 MOS 트랜지스터(64, 65) 및 N 채널 MOS 트랜지스터(67 내지 69)는 비교기(차동 증폭기)를 구성한다. P 채널 MOS 트랜지스터(64)의 드레인(노드 N64)이 비교기의 출력 노드로 된다.
전원 전위 VCC 라인 및 접지 전위 GND간에 P 채널 MOS 트랜지스터(66) 및 N 채널 MOS 트랜지스터(70 내지 72)가 직렬 접속된다. P 채널 MOS 트랜지스터(66) 및 N 채널 MOS 트랜지스터(70)의 게이트는 동시에 비교기의 출력 노드에 접속된다. P 채널 MOS 트랜지스터(66) 및 N 채널 MOS 트랜지스터(70)는 인버터를 구성한다. 이 인버터의 출력은 신호 /DE로 된다. N 채널 MOS 트랜지스터(71)의 게이트는 기준 전위 Vr4를 수용한다. N 채널 MOS 트랜지스터(72)의 게이트는 활성화 신호 φE를 수용한다.
다음에, 이 음의 고전압 검출 회로의 동작에 대해 설명한다. 제어 회로(10)에 의해 인버터(40a, 40b)의 입력 노드가 「HH」 레벨로 되며, 인버터(40c)의 입력 노드가 「L」 레벨로 되며, 활성화 신호 φE가 「H」 레벨로 되는 것으로 한다. 이 경우는, 전송 게이트(60a 내지 60c)들중 전송 게이트(60c)만이 도통하며, P 채널 MOS 트랜지스터(61a 내지 61c)들중 P 채널 MOS 트랜지스터(61a, 61b)만이 도통한다.
따라서, 도 22에 도시된 바와 같이, P 채널 MOS 트랜지스터(24a 내지 24c)들중 P 채널 MOS 트랜지스터(24c)의 게이트만이 P 채널 MOS 트랜지스터(23)의 게이트와 접속되며, P 채널 MOS 트랜지스터(24a, 24b)는 비도통으로 한다. 따라서, 인버터(40c)의 출력 노드로부터 P 채널 MOS 트랜지스터(24c), 저항 소자(22c) 및 P 채널 MOS 트랜지스터(24b)를 통해 인버터(40b)의 출력 노드에 전류가 흐르지 않는다.
또한, N 채널 MOS 트랜지스터(62a 내지 62c)들중 N 채널 MOS 트랜지스터(62c)만이 도통하며, MOS 트랜지스터(62c, 63c, 64, 65, 67 내지 69)에서 비교기가 구성된다. VOic가 Vr4보다도 낮아지면, 비교기의 출력 노드 N64가 「H」 레벨로 된다. 따라서, MOS 트랜지스터(66, 70)로부터 이루어지는 인버터의 출력 신호 /DE는 「L」 레벨로 된다. 이것에 의해, 도 8의 충전 펌프 회로(31)가 비활성화된다.
또, 본원에 개시된 실시 형태는 모든 점에서 예시된 것에 제한적인 것은 아니라고 간주된다. 본 발명의 범위는 상기한 설명에서가 아닌 특허 청구범위에 의해 표시되며, 특허 청구범위와 균등한 의미 및 범위 내에서 모든 변경이 포함되는 것으로 된다.
바람직하게, 정전류 회로의 전류는 변경 가능하게 된다. 이 경우는, 제2 기준 전위를 일정하게 보존하면, 목표 전위를 변경할 수 있다.
또한 바람직하게, 정전류 회로는 제1 및 제2 전원 전위의 라인간에 직렬 접속된 제1 트랜지스터 및 제2 저항 소자와, 제1 트랜지스터 및 제2 저항 소자간의 전위가 제3 기준 전위에 일치함으로써 제1 트랜지스터의 입력 전압을 제어하는 제어 회로와, 제1 저항 소자와 직렬 접속되며 제1 트랜지스터에 대응한 전류가 흐르는 제2 트랜지스터를 포함한다. 이것에 의해, 정전류 회로를 용이하게 구성할 수 있다.
또한 바람직하게, 제2 저항 소자의 저항치는 변경 가능하게 된다. 이 경우는, 제2 저항 소자의 저항치를 변경함으로써 정전류 회로의 전류를 변경할 수 있다.
또한 바람직하게, 제1 및 제2 트랜지스터의 전류 비는 변경 가능하게 된다. 이 경우는, 제1 및 제2 트랜지스터의 전류 비를 변경함으로써 정전류 회로의 전류를 변경할 수 있다.
또한 바람직하게, 제1 저항 소자의 저항치는 변경 가능하게 된다. 이 경우는, 제1 기준 전위를 일정하게 보유하면, 목표 전위를 변경할 수 있다.
또한 바람직하게, 제1 저항 소자가 직렬 접속된 복수의 제3 저항 소자에 분할되며, 제2 트랜지스터는 각각의 제3 저항 소자에 대응하여 설정되어 그 제1 전극이 대응하는 제3 저항 소자의 정전류 회로 측의 전위에 접속된다. 더욱이, 복수의 제2 트랜지스터중 임의의 것을 선택하는 선택 회로와, 선택 회로에 의해 선택된 제2 트랜지스터의 제2 전극을 제1 기준 전위의 라인에 접속하는 접속 회로가 설치된다. 이 경우는, 복수의 제2 트랜지스터중 임의의 것을 선택함으로써 제1 저항 소자의 저항치를 변경할 수 있다.
또한 바람직하게, 선택 회로에 의해 선택된 제2 트랜지스터에 선정된 입력 전압을 인가하여 비도통하게 되는 전압인가 회로도 역시 설치된다. 이 경우는, 선택되지 않은 제2 트랜지스터에 불필요한 전류가 흐르는 것을 방지할 수 있다.
또한 바람직하게, 전위 발생 회로는 충전 펌프 회로이다. 이 경우는, 충전 펌프 회로의 출력 전위를 정밀하게 검출할 수 있다.
또한 바람직하게, 전위 발생 회로 및 전위 검출 회로는 반도체 기억 장치에 설치된다. 이 경우는, 반도체 기억 장치의 전위 발생 회로의 출력 전위를 정밀하게 검출할 수 있으며, 검출 결과에 기초하여 전위 발생 회로의 출력 전위를 정밀하게 제어할 수 있다.

Claims (4)

  1. 전위 발생 회로(16, 31)의 출력 노드의 전위가 선정된 목표 전위에 도달하였는지의 여부를 검출하기 위한 전위 검출 회로(17, 32)에 있어서,
    일측 전극이 상기 출력 노드에 접속되며, 선정된 제1 저항치를 갖는 제1 저항 소자(22),
    상기 제1 저항 소자(22)의 타측 전극 및 제1 기준 전위 라인간에 접속되며, 상기 제1 저항 소자(22)에 선정된 전류를 흐르게 하기 위한 정전류 회로(20 내지 26), 및
    상기 선정된 제1 저항치 및 상기 선정된 전류를 승산하여 구해진 전압분 만큼 상기 목표 전위를 상기 제1 기준 전위 측으로 레벨 시프트시킨 제2 기준 전위와 상기 제1 저항 소자(22)의 타측 전극의 전위를 비교하며, 비교 결과에 대응한 신호를 출력하는 비교 회로(27)
    를 포함하는 전위 검출 회로.
  2. 제1항에 있어서,
    상기 정전류 회로(20 내지 26)의 상기 선정된 전류가 변경 가능하게 되어 있는 전위 검출 회로.
  3. 제1항에 있어서,
    상기 제1 저항 소자(22)의 상기 선정된 제1 저항치가 변경 가능하게 되어 있는 전위 검출 회로.
  4. 제1항에 있어서, 상기 정전류 회로(20 내지 26)는
    제1 전극이 제1 전원 전위 라인에 접속된 제1 트랜지스터(23),
    상기 제1 트랜지스터(23)의 제2 전극과 제2 전원 전위 라인 간에 접속되어, 선정된 제2 저항치를 갖는 제2 저항 소자(21),
    상기 제1 트랜지스터(23)의 제2 전극의 전위가 선정된 제3 기준 전위에 일치하도록 상기 제1 트랜지스터(23)의 입력 전압을 제어하는 제어 회로(20), 및
    상기 제1 저항 소자(22)의 타측 전극과 상기 제1 기준 전위 라인 간에 접속되고, 상기 제1 트랜지스터(23)에 흐르는 전류에 대응하는 전류를 흐르게 하는 제2 트랜지스터(26)
    를 포함하는 전위 검출 회로.
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