JP2011203112A

JP2011203112A - 電流検出回路

Info

Publication number: JP2011203112A
Application number: JP2010070617A
Authority: JP
Inventors: Kenichi Hirashiki; 敷健一平; Minoru Nagata; 田稔永
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-03-25
Filing date: 2010-03-25
Publication date: 2011-10-13

Abstract

【課題】入出力端子における電流変化の有無を検出する回路を提供する。
【解決手段】電流検出回路は、制御信号Ｓ１１が与えられるＣＭＯＳトランジスタ１０１及び１０２と、ドレイン電極がトランジスタ１０２のソース電極に接続され、ソース電極に第１電源電圧が与えられるトランジスタ１０３と、トランジスタ１０３のドレイン電極と前記グランドラインとの間に設けられた電流源１０５と、ゲート電極がトランジスタ１０３のゲート電極に接続され、ソース電極に前記第１電源電圧が与えられるトランジスタ１０４と、トランジスタ１０２のソース電圧及び第２電源電圧が入力され、出力端子がトランジスタ１０３及び１０４のゲート電極に接続されたオペアンプ１０９と、トランジスタ１０４のドレイン電極と前記グランドラインとの間に設けられた電流源１０６と、トランジスタ１０４のドレイン電圧に基づいて電流変化を検出する検出部と、を備える。
【選択図】図１

Description

本発明は、電流検出回路に関するものである。

接続された他回路へ所定電圧を出力すると共に、入出力端子（他回路との接続端子）を流れる電流の変化を検出する電流検出回路を備えた回路が知られている（例えば特許文献１参照）。

入出力端子における電流変化を検出するため、例えば、入出力端子と電源電圧ラインとの間に、抵抗を直列接続したり、カレントミラー回路を設けたりする手法が知られている。

しかし、抵抗を直列接続すると、他回路への出力電圧がばらつくという問題があった。また、カレントミラー回路を設けると、カレントミラー回路を構成するＰＭＯＳトランジスタによって電圧降下が生じ、出力電圧が低くなり、所望の電圧を出力できなくなるという問題があった。

特開２００９−２５３９８６号公報

本発明は、出力電圧の低下やばらつきを防止し、電流変化を正確に検出する電流検出回路を提供することを目的とする。

本発明の一態様による電流検出回路は、ゲート電極に制御信号が与えられ、ソース電極がグランドラインに接続され、ドレイン電極が入出力端子に接続されたＮＭＯＳトランジスタと、ゲート電極に前記制御信号が与えられ、ドレイン電極が前記入出力端子及び前記ＮＭＯＳトランジスタのドレイン電極に接続された第１ＰＭＯＳトランジスタと、ドレイン電極が前記第１ＰＭＯＳトランジスタのソース電極に接続され、ソース電極に第１電源電圧が与えられる第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのドレイン電極と前記グランドラインとの間に設けられた第１電流源と、ゲート電極が前記第２ＰＭＯＳトランジスタのゲート電極に接続され、ソース電極に前記第１電源電圧が与えられる第３ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのソース電圧及び第２電源電圧が入力され、出力端子が前記第２ＰＭＯＳトランジスタのゲート電極及び前記第３ＰＭＯＳトランジスタのゲート電極に接続されたオペアンプと、前記第３ＰＭＯＳトランジスタのドレイン電極と前記グランドラインとの間に設けられた第２電流源と、前記第３ＰＭＯＳトランジスタのドレイン電圧に基づいて、前記入出力端子における電流変化の有無を検出する検出部と、を備えるものである。

本発明によれば、出力電圧の低下やばらつきを防止し、電流変化を正確に検出できる。

本発明の実施形態に係る電流検出回路の概略構成図である。電流検出回路の具体的回路構成の一例を示す図である。

以下、本発明の実施の形態を図面に基づいて説明する。

図１に本発明の実施形態に係る電流検出回路１００の概略構成を示す。電流検出回路１００は、１本の入出力ラインＬ１及びグランドラインＧＮＤを介して、デバイス２００に対して電圧を出力すると共に、入出力端子（デバイス２００との接続端子）における電流変化を検出する。

電流検出回路１００は、入出力ラインＬ１を介して出力する電圧のハイ／ローを切り替える。デバイス２００が入出力ラインＬ１を流れる電流を引き抜くか否かで、デバイス１００の入出力端子における電流が変化する。デバイス２００は、電流検出回路１００からの出力電圧の電圧値がハイの期間に、所望のタイミングで入出力ラインＬ１を流れる電流を引き抜くことができる。

電流検出回路１００は、ＮＭＯＳトランジスタ１０１、ＰＭＯＳトランジスタ１０２〜１０４、電流源１０５、１０６、電圧源１０７、１０８、及びオペアンプ１０９を備える。ＮＭＯＳトランジスタ１０１はソース電極がグランドラインＧＮＤに接続され、ドレイン電極がＰＭＯＳトランジスタ１０２のドレイン電極及び入出力ラインＬ１に接続される。すなわち、ＮＭＯＳトランジスタ１０１のドレイン電極及びＰＭＯＳトランジスタ１０２のドレイン電極が電流検出回路１００の入出力端子に接続される。

ＮＭＯＳトランジスタ１０１のゲート電極はＰＭＯＳトランジスタ１０２のゲート電極に接続され、信号（制御信号）Ｓ１１が与えられる。

ＰＭＯＳトランジスタ１０２のソース電極は、ＰＭＯＳトランジスタ１０３のドレイン電極及びオペアンプ１０９の反転入力端子に接続される。オペアンプ１０９の非反転入力端子には電圧源１０８により電圧Ｖｃｃが与えられる。オペアンプ１０９の出力端子は、ＰＭＯＳトランジスタ１０３のゲート電極及びＰＭＯＳトランジスタ１０４のゲート電極に接続される。

電圧源１０７により、ＰＭＯＳトランジスタ１０３、１０４のソース電極には電圧ＶＤＤが与えられる。ＰＭＯＳトランジスタ１０３のドレイン電極とグランドラインＧＮＤとの間には電流源１０５が設けられ、ＰＭＯＳトランジスタ１０３のドレイン電圧は一定に保たれる。また、ＰＭＯＳトランジスタ１０４のドレイン電極とグランドラインＧＮＤとの間には電流源１０６が設けられる。ＰＭＯＳトランジスタ１０３はＰＭＯＳトランジスタ１０４よりサイズの大きいトランジスタであり、サイズ比は例えば１０：１である。

次に、デバイス２００について説明する。デバイス２００は、ＰＭＯＳトランジスタ２０１、ＮＭＯＳトランジスタ２０２〜２０５、及び電流源２０６を有する。ＮＭＯＳトランジスタ２０２はソース電極がグランドラインＧＮＤに接続され、ドレイン電極がＰＭＯＳトランジスタ２０１のドレイン電極に接続される。ＮＭＯＳトランジスタ２０２のゲート電極はＰＭＯＳトランジスタ２０１のゲート電極及び入出力ラインＬ１に接続される。ＮＭＯＳトランジスタ２０２及びＰＭＯＳトランジスタ２０１のドレイン電圧は信号Ｓ２１となる。

ＮＭＯＳトランジスタ２０５のドレイン電極と電圧ラインＶとの間に電流源２０６が設けられる。ＮＭＯＳトランジスタ２０５のゲート電極にはデバイス２００の信号Ｓ２２が与えられ、ソース電極はＮＭＯＳトランジスタ２０４のドレイン電極、ゲート電極、及びＮＭＯＳトランジスタ２０３のゲート電極に接続される。ＮＭＯＳトランジスタ２０４のソース電極はグランドラインＧＮＤに接続される。ＮＭＯＳトランジスタ２０３のドレイン電極は入出力ラインＬ１に接続され、ソース電極はグランドラインＧＮＤに接続される。ＮＭＯＳトランジスタ２０３はＮＭＯＳトランジスタ２０４よりサイズの大きいトランジスタであり、サイズ比は例えば７５：１である。

図２は電流検出回路１００の具体的回路の一例を示す。

続いて、電流検出回路１００による出力電圧の切り替えと、入出力端子における電流変化の検出について説明する。

電流検出回路１００の信号（制御信号）Ｓ１１がハイレベルの時、ＰＭＯＳトランジスタ１０２がオフ、ＮＭＯＳトランジスタ１０１がオンし、入出力ラインＬ１の電圧値はローレベルとなる。一方、信号Ｓ１１がローレベルの時、ＰＭＯＳトランジスタ１０２がオン、ＮＭＯＳトランジスタ１０１がオフし、入出力ラインＬ１の電圧値はハイレベルとなる。入出力ラインＬ１の電圧値の切り替わりにより、デバイス２００において信号Ｓ２１が切り替わる。

デバイス２００の信号Ｓ２２がハイレベルの時、ＮＭＯＳトランジスタ２０５がオンする。そして、ＮＭＯＳトランジスタ２０３がオンし、入出力ラインＬ１を流れる電流が引き抜かれる。入出力ラインＬ１の電流を引き抜きは、電流検出回路１００の出力電圧がハイレベルの時のみ行うことができる。

入出力ラインＬ１から引き抜かれる電流は、電流源２０６により流される電流Ｉｓと、ＮＭＯＳトランジスタ２０３、２０４のサイズ比によって決まる。例えば、ＮＭＯＳトランジスタ２０３、２０４のサイズ比が７５：１の場合、入出力ラインＬ１から引き抜かれる電流は、電流Ｉｓの７５倍となる。

入出力ラインＬ１の電流が引き抜かれると、ＰＭＯＳトランジスタ１０３を流れる電流Ｉｍ１の電流値が変化する。電流Ｉｍ１は電流源１０５により変化が早い。電流Ｉｍ１の変化に伴い、ＰＭＯＳトランジスタ１０４を流れる電流Ｉｍ２の電流値も変化する。電流Ｉｍ１と電流Ｉｍ２の電流値は、ＰＭＯＳトランジスタ１０３、１０４のサイズ比によって決まる。例えば、ＰＭＯＳトランジスタ１０３、１０４のサイズ比が１０：１の場合、電流Ｉｍ２は電流Ｉｍ１の１／１０の電流値となる。

電流Ｉｍ２が電流源１０６により流される電流より大きい場合のＰＭＯＳトランジスタ１０４のドレイン電圧は、電流Ｉｍ２が電流源１０６により流される電流より小さい場合のＰＭＯＳトランジスタ１０４のドレイン電圧より高くなる。従って、入出力ラインＬ１の電流引き抜きの有無を、ＰＭＯＳトランジスタ１０４のドレイン電圧から検出できる。具体的には、ＰＭＯＳトランジスタ１０４のドレイン電圧と参照電圧とが与えられる比較器（図示せず）が設けられ、この比較器の出力に基づいて、入出力ラインＬ１の電流引き抜きの有無を示す信号Ｓ１２が求められる。

電流検出回路１００は、入出力ラインＬ１からの出力電圧の電圧源（ＰＭＯＳトランジスタ１０３、１０４）を、電流変化を検出する（カレントモニタ）機能を設けたレギュレータとしている。ＰＭＯＳトランジスタ１０３はカレントミラー回路を構成するものではないため、電圧降下が生じず、電流検出回路１００からの出力電圧が低下することを防止できる。

また、デバイス２００との接続部にあたるＰＭＯＳトランジスタ１０２には抵抗が接続されていないため、電流検出回路１００からの出力電圧がばらつくことを防止し、出力電圧を正確に決定できる。

このように、本実施形態によれば、電流検出回路１００は、出力電圧の低下やばらつきを防止し、入出力端子における電流の変化を正確に検出することができる。

上記実施形態に係る電流検出回路１００に含まれるトランジスタは、その極性を逆にしたもので構成してもよい。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１００電流検出回路
１０１ＮＭＯＳトランジスタ
１０２〜１０４ＰＭＯＳトランジスタ
１０５、１０６電流源
１０７、１０８電圧源
１０９オペアンプ

Claims

ゲート電極に制御信号が与えられ、ソース電極がグランドラインに接続され、ドレイン電極が入出力端子に接続されたＮＭＯＳトランジスタと、
ゲート電極に前記制御信号が与えられ、ドレイン電極が前記入出力端子及び前記ＮＭＯＳトランジスタのドレイン電極に接続された第１ＰＭＯＳトランジスタと、
ドレイン電極が前記第１ＰＭＯＳトランジスタのソース電極に接続され、ソース電極に第１電源電圧が与えられる第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレイン電極と前記グランドラインとの間に設けられた第１電流源と、
ゲート電極が前記第２ＰＭＯＳトランジスタのゲート電極に接続され、ソース電極に前記第１電源電圧が与えられる第３ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのソース電圧及び第２電源電圧が入力され、出力端子が前記第２ＰＭＯＳトランジスタのゲート電極及び前記第３ＰＭＯＳトランジスタのゲート電極に接続されたオペアンプと、
前記第３ＰＭＯＳトランジスタのドレイン電極と前記グランドラインとの間に設けられた第２電流源と、
前記第３ＰＭＯＳトランジスタのドレイン電圧に基づいて、前記入出力端子における電流変化の有無を検出する検出部と、
を備える電流検出回路。
前記第２ＰＭＯＳトランジスタは、前記第３ＰＭＯＳトランジスタよりサイズが大きいことを特徴とする請求項１に記載の電流検出回路。
前記検出部は、前記第３ＰＭＯＳトランジスタのドレイン電圧と所定の参照電圧とが与えられる比較器を有することを特徴とする請求項１又は２に記載の電流検出回路。
前記検出部は、前記制御信号がローレベルの期間に、前記電流変化の有無を検出することを特徴とする請求項１乃至３のいずれかに記載の電流検出回路。