JP2015018417A - 電源回路 - Google Patents

Abstract

【課題】出力電圧のオーバシュート状態を速やかに解消する。【解決手段】入力電圧Ｖｉｎが加わる入力端子１１と出力電圧Ｖｏが加わる出力端子１２との間に出力トランジスタ３０が設けられ、出力電圧Ｖｏに応じた帰還電圧Ｖｒｅｆに基づき出力トランジスタ３０のゲート電圧Ｖｇａｔｅ（制御電圧Ｖｃｎｔ）が生成される。放電回路５０は、入力電圧Ｖｉｎとゲート電圧Ｖｇａｔｅとの関係に基づき、出力端子１２及びグランド間の電路（放電経路）を形成又は遮断する。出力電圧Ｖｏがオーバシュートしている状態に対応するゲート電圧Ｖｇａｔｅ（概ねＶｉｎと一致する）が発生したとき、放電回路５０内のＦＥＴ５２のオンを通じて、出力端子１２及びグランド間のＦＥＴ５３がオンとなる。【選択図】図４

Description

本発明は、電源回路に関する。

図１４に、シリーズレギュレータである従来の電源回路９０１の回路図を示す。電源回路９０１は、ＬＤＯ（low drop out）レギュレータ等でありうる。電源回路９０１では、入力電圧Ｖｉｎが加わる入力端子９１１と出力端子Ｖｏが加わる出力端子９１２との間に出力トランジスタ９１３が設けられ、出力電圧Ｖｏに応じて誤差増幅器９１４により出力トランジスタ９１３が制御される。図１４に示すような電源回路９０１では、出力起動時や出力負荷変動時などに出力電圧のオーバシュートが発生することがある。

特開２０１０−１９１８８５号公報

オーバシュートの発生自体、好ましいものではないが、オーバシュートの発生中には出力トランジスタ９１３が完全にオフされるため、その状態で負荷電流が急増すると、出力電圧Ｖｏが望ましくない程度に大きく低下することがある（図１５参照）。故に、オーバシュートの発生期間を極力短くした方が良い。

尚、出力電圧の変動における交流成分に基づき、オーバシュートが生じている場合に、出力端子に繋がる分圧抵抗を短絡する方法もある（特許文献１参照）。この方法では、出力電圧の変動における交流成分にてオーバシュートの有無判定が成される。しかしながら、オーバシュートの形態（出力電圧がどの程度、どのぐらいの速度で目標電圧を上回るか）は、負荷電流の変動速度及び出力コンデンサの容量などに依存して様々であるため、上記交流成分にて全てのオーバシュートを検出することは難しい（即ちオーバシュートの検出漏れが発生しやすい）。オーバシュートの検出漏れの回避を狙って、オーバシュートの検出感度を向上させようとすると（より少ない交流成分の検知を以って“オーバシュートが有る”と判定しようとすると）、オーバシュートに相当しないような出力電圧変動に対して“オーバシュートが有る”と誤判定しやすくなる。故に、出力電圧変動の交流成分に頼る方法は、オーバシュート状態の抑制方法として必ずしも十分とは言えない。

そこで本発明は、出力のオーバシュート状態を良好に抑制し得る電源回路を提供することを目的とする。

本発明に係る電源回路は、入力電圧が加わる入力端子と出力電圧が加わる出力端子との間に設けられた出力トランジスタと、前記出力電圧が所定の目標電圧に近づくように、前記出力電圧に応じて前記出力トランジスタの制御端子へ制御電圧を供給する制御回路と、前記制御電圧に応じて、前記出力端子に付与される容量の蓄積電荷の放電経路を形成又は遮断する放電回路と、を備えたことを特徴とする。

具体的には例えば、前記出力電圧が前記目標電圧より大きい状態に前記制御電圧が対応するときにおいて、前記放電回路により前記放電経路が形成されると良い。

また具体的には例えば、前記放電回路は、前記制御電圧と前記入力電圧又は前記出力電圧とに基づき、前記放電経路を形成又は遮断することが好ましい。

より具体的には例えば、前記出力トランジスタは、ソースにて前記入力電圧を受け且つドレインから前記出力電圧を出力するＰチャンネル型の電界効果トランジスタ、又は、エミッタにて前記入力電圧を受け且つコレクタから前記出力電圧を出力するＰＮＰ型のバイポーラトランジスタであり、前記放電回路は、前記制御電圧としての前記出力トランジスタのゲート電圧又はベース電圧と前記入力電圧との関係に応じて、前記放電経路を形成又は遮断することが好ましい。

また例えば、前記出力トランジスタは、ソースにて前記入力電圧を受け且つドレインから前記出力電圧を出力するＰチャンネル型の電界効果トランジスタであり、前記放電回路は、互いに接続されたゲート及びドレインと前記入力電圧が加わるソースを有するＰチャンネル型の第１電界効果トランジスタ、前記第１電界効果トランジスタのゲートに接続されたゲートと前記制御電圧が加わるソースを有するＰチャンネル型の第２電界効果トランジスタ、及び、前記出力端子と基準電位点との間に設けられ、前記第２電界効果トランジスタのドレイン電流に応じた電圧に基づきオン又はオフするスイッチを有していても良い。

或いは例えば、前記放電回路は、前記制御電圧に応じた電圧と前記入力電圧に応じた電圧とを比較する比較器、及び、前記出力端子と基準電位点との間に設けられ、前記比較器の出力信号に基づきオン又はオフするスイッチを有していても良い。

また例えば、前記出力トランジスタは、ドレインにて前記入力電圧を受け且つソースから前記出力電圧を出力するＮチャンネル型の電界効果トランジスタ、又は、コレクタにて前記入力電圧を受け且つエミッタから前記出力電圧を出力するＮＰＮ型のバイポーラトランジスタであり、前記放電回路は、前記制御電圧としての前記出力トランジスタのゲート電圧又はベース電圧と前記出力電圧との関係に応じて、前記放電経路を形成又は遮断するようにしても良い。

また例えば、前記出力トランジスタは、ドレインにて前記入力電圧を受け且つソースから前記出力電圧を出力するＮチャンネル型の電界効果トランジスタであり、前記放電回路は、互いに接続されたゲート及びドレインと前記制御電圧が加わるソースを有するＰチャンネル型の第１電界効果トランジスタ、前記第１電界効果トランジスタのゲートに接続されたゲートと前記出力電圧が加わるソースを有するＰチャンネル型の第２電界効果トランジスタ、及び、前記出力端子と基準電位点との間に設けられ、前記第２電界効果トランジスタのドレイン電流に応じた電圧に基づきオン又はオフするスイッチを有していても良い。

或いは例えば、前記放電回路は、前記制御電圧に応じた電圧と前記出力電圧に応じた電圧とを比較する比較器、及び、前記出力端子と基準電位点との間に設けられ、前記比較器の出力信号に基づきオン又はオフするスイッチを有していても良い。

また具体的には例えば、当該電源回路はシリーズレギュレータとして形成されていると良い。

また例えば、当該電源回路を形成するための集積回路を含んだ半導体装置を構成すると良い。

更に例えば、上記半導体装置を備えた電子機器を構成すると良い。

本発明によれば、出力のオーバシュート状態を良好に抑制し得るシリーズレギュレータを提供することが可能である。

本発明の第１実施形態に係る電源回路の概略構成図である。 本発明の第２実施形態に係る電源回路の回路図である。 本発明の第２実施形態に係り、定常状態における電源回路の挙動を説明するための図である。 本発明の第２実施形態に係り、オーバシュート発生時における電源回路の挙動を説明するための図である。 本発明の第３実施形態に係る電源回路の回路図である。 本発明の第３実施形態に係り、定常状態における電源回路の挙動を説明するための図である。 本発明の第３実施形態に係り、オーバシュート発生時における電源回路の挙動を説明するための図である。 本発明の第４実施形態に係り、図２の構成を基準とした電源回路の変形回路図である。 本発明の第４実施形態に係り、図５の構成を基準とした電源回路の変形回路図である。 本発明の第５実施形態に係る放電回路を示す図である。 本発明の第６実施形態に係る放電回路を示す図である。 本発明の第７実施形態に係るスマートフォンの外観図である。 本発明の第７実施形態に係るパーソナルコンピュータの外観図である。 従来の電源回路の回路図である。 従来の電源回路の挙動を説明するための図である。

以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。

＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１は、本発明の第１実施形態に係る電源回路１の概略構成図である。電源回路１は、直流の入力電圧Ｖｉｎから、入力電圧Ｖｉｎと電圧値が異なる直流の出力電圧Ｖｏを生成する。電源回路１は、半導体集積回路である電源ＩＣ１０を含んで形成される。電源ＩＣ１０そのものが電源回路１であると考えても良い。電源回路１は、シリーズレギュレータであり、所謂ＬＤＯ（low drop out）レギュレータに分類されるものであって良い。電源ＩＣ１０は、入力電圧Ｖｉｎが加わる入力端子１１と、出力電圧Ｖｏが加わる出力端子１２と、を備え、更に、符号２１〜２５によって参照される各部位を備える。

出力端子１２には出力コンデンサＣｏが接続される。ＬＤは、出力端子１２に接続された負荷を表している。入力電圧Ｖｉｎ及び出力電圧Ｖｏなどの各電圧の基準となる電位を基準電位と呼び、基準電位を有する配線、金属層又は点をグランド（基準電位ライン）と呼ぶ。基準電位は０Ｖ（ボルト）である。本実施形態では、入力電圧Ｖｉｎ及び出力電圧Ｖｏが正であるとする。従って、出力コンデンサＣｏの正極は出力端子１２に接続され、出力コンデンサＣｏの負極はグランドに接続される。

出力トランジスタ２１は、入力端子１１と出力端子１２との間に設けられ、出力電圧Ｖｏが所定の目標電圧Ｖｔｇに保たれるように入力端子１１及び出力端子１２間に流れる電流を調整する。出力トランジスタ２１として、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）又はＪＦＥＴ（junction field-effect transistor）等の電界効果トランジスタ、又は、バイポーラトランジスタを用いることができる。帰還回路２２は、出力端子１２に接続され、出力電圧Ｖｏに応じた帰還電圧Ｖｆｂを生成及び出力する。帰還電圧Ｖｆｂは出力電圧Ｖｏと一致し得る。

電源回路１は、出力電圧Ｖｏが所定の目標電圧Ｖｔｇに近づくように、出力電圧Ｖｏに応じた制御電圧Ｖｃｎｔを出力トランジスタ２１の制御端子へ供給する制御回路を備えており、図１の構成では、当該制御回路が基準電圧源２３及び誤差増幅器２４にて形成されている。出力トランジスタ２１が電界効果トランジスタである場合、出力トランジスタ２１の制御端子及び制御電圧Ｖｃｎｔは出力トランジスタ２１のゲート及びゲート電圧である。出力トランジスタ２１がバイポーラトランジスタである場合、出力トランジスタ２１の制御端子及び制御電圧Ｖｃｎｔは出力トランジスタ２１のベース及びベース電圧である。

基準電圧源２３は、所定の電圧値を有する所定の基準電圧Ｖｒｅｆを生成する。基準電圧源２３は、例えば、入力電圧Ｖｉｎに基づき基準電圧Ｖｒｅｆを生成できる。誤差増幅器２４は、基準電圧Ｖｒｅｆ及び帰還電圧Ｖｆｂに基づき、それらの差電圧（Ｖｒｅｆ−Ｖｆｂ）がゼロに近づくように制御電圧Ｖｃｎｔを生成することで、出力電圧Ｖｏを所定の目標電圧Ｖｔｇに保つ。当然であるが、出力電圧Ｖｏを目標電圧Ｖｔｇに保つ制御は、出力電圧Ｖｏを目標電圧Ｖｔｇに近づける制御を含んでいる。

放電回路２５は、出力電圧Ｖｏが目標電圧Ｖｔｇよりも高いときに、出力端子１２に付与される容量の蓄積電荷（以下、出力部電荷という）を放電させる。この放電を実現できる限り、放電回路２５の構成は任意である。出力端子１２に付与される容量は、出力コンデンサＣｏの容量を含む他、出力端子１２に接続される配線の容量をも含む。“出力電圧Ｖｏが目標電圧Ｖｔｇよりも高いときに出力部電荷を放電させる”とは、“出力電圧Ｖｏが目標電圧Ｖｔｇよりも高ければ常に出力部電荷を放電させる”ことを意味するものでなくても良く、出力電圧Ｖｏが目標電圧Ｖｔｇより少しだけ高い程度では（例えば１ｍＶだけ高い程度では）当該放電が行われなくても良い。

即ち、放電回路２５は、下記の不等式（１）の成立時にのみ当該放電を行い、その不等式の不成立時には当該放電を行わないようにしても良い。ここで、“ΔＶ＞０”である。ΔＶは正の所定値を持っていて良い。
Ｖｏ≧Ｖｔｇ＋ΔＶ ・・・（１）

出力電圧Ｖｏと目標電圧Ｖｔｇの関係に応じて制御電圧Ｖｃｎｔが定まるため、制御電圧Ｖｃｎｔに基づけば出力電圧Ｖｏと目標電圧Ｖｔｇの関係を検出できる。故に、放電回路２５は、制御電圧Ｖｃｎｔに応じて出力部電荷の放電経路ＤＰを形成又は遮断する。出力部電荷の放電は、出力部電荷の放電経路ＤＰを形成することが実現される。従って、放電経路ＤＰの形成時において放電回路２５による出力部電荷の放電が実現され、放電経路ＤＰの遮断時においては放電回路２５による出力部電荷の放電は成されない。放電経路ＤＰは、出力端子１２及びグランド間の電路を含む。

電源回路１では、出力起動時や出力負荷変動時などに出力電圧Ｖｏのオーバシュートが発生することがある。オーバシュートとは、出力電圧Ｖｏが過渡的に目標電圧Ｖｔｇを相当程度上回る現象を指し、不等式（１）が成立している状態をオーバシュートの発生状態と考えても良い。オーバシュートの発生自体、好ましいものではないが、オーバシュートの発生中には出力トランジスタ２１が完全にオフされるため、その状態で負荷電流が急増すると、出力電圧Ｖｏが望ましくない程度に大きく低下することがある（図１５参照）。故に、オーバシュートの発生期間を極力短くした方が良い。

誤差増幅器２４の応答速度を増加させれば、オーバシュート発生中に生じ得る出力電圧急減を低減可能であるが、応答速度の増大にも限界があるし、応答速度の増大は消費電力等とのトレードオフになる。また、負荷ＬＤに依らず、出力トランジスタ２１に一定の電流（捨て電流）が流れるようにしておくこともオーバシュートの発生期間の低減に寄与する（当該捨て電流で出力部電荷が放電されるため）。このような捨て電流は、例えば、帰還回路２２を形成する分圧抵抗を流れる。しかし、電源回路１の低消費電力化を狙う場合、当該分圧抵抗の抵抗値は相当に高く設定されるため、捨て電流のみに頼っていては、一度発生したオーバシュート状態が長時間解消されない。

図１の構成によれば、制御電圧Ｖｃｎｔに基づきオーバシュートの発生有無が正確に検出され、オーバシュートの発生時には、出力部電荷の放電を介してオーバシュート状態が素早く解消される。結果、オーバシュートの発生期間が短縮化されて、オーバシュート発生中に生じ得る出力電圧Ｖｏの急減等を抑制することが可能となる。また、放電経路ＤＰが形成されるのは、オーバシュートの発生時のみであるため、回路の消費電力が増えることもない。

尚、電源ＩＣ１０は、通常モード又はパワーセーブモードにて動作することができる。パワーセーブモードでは、出力電流（出力端子１２に流れる電流）が比較的低いときに電源ＩＣ１０の消費電流が通常モードよりも低くされる。その代償として、パワーセーブモードにおいて出力電流が比較的低いとき、誤差増幅器２４の応答速度（スルーレート）が通常モードよりも遅くなる。このようなパワーセーブモードは、電源ＩＣ１０そのもの及び電源ＩＣ１０を含む機器の消費電力低減に寄与するが、誤差増幅器２４の応答速度が遅い分、オーバシュートの発生中に生じ得る出力電圧Ｖｏの急減等が懸念される。本実施形態によれば、オーバシュートの発生中に生じ得る出力電圧Ｖｏの急減等が抑制されるため、パワーセーブモードで駆動し得る電源ＩＣ１０に対して本実施形態の技術は特に有益となる。

＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態及び後述の第３〜７実施形態は第１実施形態を基礎とする実施形態であり、第２〜第７実施形態において特に述べない事項に関しては、特に記述無き限り且つ矛盾の無い限り、第１実施形態の記載が第２〜第７実施形態にも適用される。矛盾の無い限り、第１〜第７実施形態の内、任意の複数の実施形態を組み合わせても良い。

図２は、本発明の第２実施形態に係る電源回路１ａ及び電源ＩＣ１０ａの回路図である。電源回路１ａ及び電源ＩＣ１０ａは、電源回路１及び電源ＩＣ１０の例である。電源ＩＣ１０ａは、電源ＩＣ１０と同様、入力端子１１、出力端子１２、基準電圧源２３及び誤差増幅器２４を備え、出力端子１２に出力コンデンサＣｏ及び負荷ＬＤが接続される。電源ＩＣ１０ａは、更に、符号３０、４１、４２及び５０によって参照される各部位を備える。放電回路５０は、図１の放電回路２５の例であり、符号５１〜５５によって参照される各部位を有する。

トランジスタ３０、５１及び５２はＰチャンネル型のＭＯＳＦＥＴであり、トランジスタ５３はＮチャンネル型のＭＯＳＦＥＴである。従って、トランジスタ３０及び５１〜５３を、以下、ＦＥＴ３０及び５１〜５３とも呼ぶ。ＦＥＴ３０は、図１の出力トランジスタ２１の例である。分圧抵抗４１及び４２の直列回路は、図１の帰還回路２２の例である。

ＦＥＴ３０のソースは、入力端子１１に接続されて入力電圧Ｖｉｎが印加される。ＦＥＴ３０のドレインは、出力端子１２に接続されると共に分圧抵抗４１及び４２の直列回路を介してグランドに接続される。より具体的には、ＦＥＴ３０のドレインは分圧抵抗４１の一端に接続され、分圧抵抗４１の他端は分圧抵抗４２を介してグランドに接続される。分圧抵抗４１及び４２間の接続点の電圧（即ち、出力電圧Ｖｏを抵抗４１及び４２の抵抗値に依存する比にて分圧した電圧）が、帰還電圧Ｖｆｂとして誤差増幅器２４の非反転入力端子に入力される。誤差増幅器２４の反転入力端子には基準電圧源２３からの基準電圧Ｖｒｅｆが入力される。

誤差増幅器２４の出力電圧である制御電圧Ｖｃｎｔは、基準電圧Ｖｒｅｆ及び帰還電圧Ｖｆｂに応じ、所定の出力電圧範囲内で変化する。誤差増幅器２４は、入力電圧Ｖｉｎと０Ｖとの電位差を駆動電圧として駆動するオペアンプであり、従って、誤差増幅器２４の出力電圧範囲の上限及び下限は、夫々、（Ｖｉｎ−Δ_Ａ）及び（０＋Δ_Ｂ）である。Δ_Ａ及びΔ_Ｂは、誤差増幅器２４の特性に依存する正の電圧量であるが、ここでは、説明の簡単化のため、電圧量Δ_Ａ及びΔ_Ｂは０Ｖであるとする。誤差増幅器２４の出力する制御電圧Ｖｃｎｔは、ゲート電圧ＶｇａｔｅとしてＦＥＴ３０のゲートに供給される。

ＦＥＴ５１のソースには入力電圧Ｖｉｎが印加され、ＦＥＴ５２のソースにはゲート電圧Ｖｇａｔｅが印加される。ＦＥＴ５１のゲート及びドレインとＦＥＴ５２のゲートは互いに共通接続される。ＦＥＴ５１のドレインには定電流源５４が接続されており、従ってＦＥＴ５１のドレインには定電流源５４による定電流が流れる。結果、ＦＥＴ５１及び５２のゲート電圧は（Ｖｉｎ−Ｖｔｈ）に保たれる。Ｖｔｈは、ＦＥＴ５１がオンしているときのＦＥＴ５１のゲート−ソース間電圧を表す。Ｖｔｈは、ＦＥＴ５１の特性に応じた正の電圧量を持つ。任意のＦＥＴに関し、ゲート−ソース間電圧とは、当該ＦＥＴのゲート電位から見た当該ＦＥＴのソース電位を指す。尚、ゲート電圧Ｖｇａｔｅは、ゲート−ソース間電圧ではなく、グランドから見たＦＥＴ３０のゲート電位である。

ゲート−ソース間電圧に応じたＦＥＴのオン／オフ特性がＦＥＴ５１、５２及び３０間で同等となるように、各ＦＥＴが形成される。従って、ＦＥＴ５１、５２及び３０の夫々に関し、ＦＥＴのゲート−ソース間電圧が電圧Ｖｔｈ未満のとき、ＦＥＴはオフであり、ＦＥＴのゲート−ソース間電圧が電圧Ｖｔｈ以上となるとＦＥＴはオンになる。ＦＥＴのオンとは、当該ＦＥＴの第１及び第２導通端子間が導通している状態を指し、ＦＥＴのオフとは、当該ＦＥＴの第１及び第２導通端子間が遮断している状態を指す。ＦＥＴにおいて、第１及び第２導通端子の内、一方がドレインで他方がソースである。尚、ＦＥＴ５１及び５２が共にオンであるとき、ＦＥＴ５２のドレイン電流がＦＥＴ５１のドレイン電流のＮ倍になるようにＦＥＴ５１及び５２間のサイズ比を設定しておいてよい（Ｎは任意の正の値）。

ＦＥＴ５２のドレインは抵抗５５を介してグランドに接続され、ＦＥＴ５２のドレインと抵抗５５との接続点はＦＥＴ５３のゲートに接続され、ＦＥＴ５３のソースはグランドに接続される。従って、抵抗５５での電圧降下がＦＥＴ５３のゲート−ソース間電圧となる。ＦＥＴ５３のドレインは出力端子１２に接続される。

次に、電源回路１ａの動作について説明する。ＦＥＴ５１、５２及び３０の夫々に関し、ゲート−ソース間電圧が電圧Ｖｔｈ以上であるとき、ゲート−ソース間電圧に依存してドレイン電流が変化しうるが、説明の簡略化上、特に記述無き限り、ＦＥＴの相互コンダクタンスが十分に大きく、ＦＥＴがオンである時（ＦＥＴにドレイン電流が流れる時）にはゲート−ソース間電圧は電圧Ｖｔｈと一致すると考える。

図３は、定常状態における電源回路１ａの挙動を示している。定常状態では、出力電圧Ｖｏが目標電圧Ｖｔｇと概ね一致している（例えば、少なくとも不等式（１）が成立していない）。更に、ここにおける定常状態では、ＦＥＴ３０を介し出力負荷へ一定の電流が供給されているものとする。出力負荷は、分圧抵抗４１及び４２の直列回路、並びに、負荷ＬＤを含む。定常状態において、誤差増幅器２４は、一定のドレイン電流をＦＥＴ３０に流すべく、ゲート電圧Ｖｇａｔｅを電圧（Ｖｉｎ−Ｖｔｈ）に保つ。そうすると、ＦＥＴ５２のゲート−ソース間電圧は０Ｖとなるため、ＦＥＴ５２はオフに維持され、結果、ＦＥＴ５３もオフとなる。つまり、定常状態では、ＦＥＴ５３がオフとなるため、放電経路ＤＰ（図１も参照）が遮断される。実際には、ＦＥＴ３０のドレイン電流に応じてゲート電圧Ｖｇａｔｅは電圧（Ｖｉｎ−Ｖｔｈ）から変動するが、それが若干変動した程度ではＦＥＴ５２及び５３はオフのままである。

図４は、オーバシュート発生時における電源回路１ａの挙動を示している。オーバシュートの発生時において、誤差増幅器２４は、ＦＥＴ３０をオフとすべく、ゲート電圧Ｖｇａｔｅを電圧（Ｖｉｎ−Ｖｔｈ）より高くする。オーバシュート発生時においては帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも十分に高くなることが想定される。このため、オーバシュートの発生時において、誤差増幅器２４は、ゲート電圧Ｖｇａｔｅを自身の電源電圧（即ち入力電圧Ｖｉｎ）まで上げる。すると、ＦＥＴ５２のソースに電圧Ｖｇａｔｅ＝Ｖｉｎが加わってＦＥＴ５２がオンとなり、抵抗５５に電圧降下が発生してＦＥＴ５３もオンとなる。つまり、オーバシュート発生時には、出力端子１２及びＦＥＴ５３を経由する放電経路ＤＰ（図１も参照）が形成され、出力電圧Ｖｏが速やかに目標電圧Ｖｔｇに向けて減少する。出力電圧Ｖｏが正常電圧（不等式（１）を不成立にする電圧）に戻れば、ゲート電圧Ｖｇａｔｅが入力電圧Ｖｉｎから低下し、直ちにＦＥＴ５２及び５３がオフとなる。

本実施形態の構成により、第１実施形態で述べたようなオーバシュートの抑制効果（オーバシュートの発生期間の短縮効果）が得られる。

＜＜第３実施形態＞＞
本発明の第３実施形態を説明する。図５は、本発明の第３実施形態に係る電源回路１ｂ及び電源ＩＣ１０ｂの回路図である。電源回路１ｂ及び電源ＩＣ１０ｂは、電源回路１及び電源ＩＣ１０の例である。電源ＩＣ１０ｂは、電源ＩＣ１０と同様、入力端子１１、出力端子１２、基準電圧源２３及び誤差増幅器２４を備え、出力端子１２に出力コンデンサＣｏ及び負荷ＬＤが接続される。電源ＩＣ１０ｂは、更に、符号３１、４１、４２及び５０によって参照される各部位を備える。

電源ＩＣ１０ｂにおける放電回路５０は、第２実施形態のそれと同様である。即ち、ＦＥＴ５１〜５３の構成、並びに、ＦＥＴ５１〜５３、定電流源５４、抵抗５５、出力端子１２及びグラントの接続関係は、第２実施形態で述べた通りである。但し、電源ＩＣ１０ｂにおいて、ＦＥＴ５１のソースにはゲート電圧Ｖｇａｔｅが印加され、ＦＥＴ５２のソースには出力電圧Ｖｏが印加される。結果、ＦＥＴ５１及び５２のゲート電圧は（Ｖｇａｔｅ−Ｖｔｈ）に保たれる。第３実施形態に係るゲート電圧Ｖｇａｔｅは、グランドから見たＦＥＴ３１のゲート電位である。

ＦＥＴ３１は、出力トランジスタ２１の例であり、Ｎチャンネル型のＭＯＳＦＥＴにて形成されている。ＦＥＴ３１のドレインに入力電圧Ｖｉｎが印加され、ＦＥＴ３１のソースは、出力端子１２に接続されると共に分圧抵抗４１及び４２の直列回路を介してグランドに接続される。より具体的には、ＦＥＴ３１のソースは分圧抵抗４１の一端に接続され、分圧抵抗４１の他端は分圧抵抗４２を介してグランドに接続される。

誤差増幅器２４は、第２実施形態で述べたものと同様のものである。但し、電源ＩＣ１０ｂにおいては、誤差増幅器２４の反転入力端子に対し、分圧抵抗４１及び４２間の接続点の電圧である帰還電圧Ｖｆｂが入力され、誤差増幅器２４の非反転入力端子に対し、基準電圧源２３からの基準電圧Ｖｒｅｆが入力される。第２実施形態で述べたように、誤差増幅器２４の出力電圧である制御電圧Ｖｃｎｔは、基準電圧Ｖｒｅｆ及び帰還電圧Ｖｆｂに応じて所定の出力電圧範囲内で変化し、その出力電圧範囲の上限及び下限は夫々（Ｖｉｎ−Δ_Ａ）及び（０＋Δ_Ｂ）であるが、ここでは、説明の簡単化のため、電圧量Δ_Ａ及びΔ_Ｂは０Ｖであるとする。誤差増幅器２４の出力する制御電圧Ｖｃｎｔは、ゲート電圧ＶｇａｔｅとしてＦＥＴ３１のゲートに供給される。

ゲート−ソース間電圧に応じたＦＥＴのオン／オフ特性がＦＥＴ５１、５２及び３１間で同等となるように、各ＦＥＴが形成される。従って、ＦＥＴ５１、５２及び３１の夫々に関し、ＦＥＴのゲート−ソース間電圧が電圧Ｖｔｈ未満のとき、ＦＥＴはオフであり、ＦＥＴのゲート−ソース間電圧が電圧Ｖｔｈ以上となるとＦＥＴはオンになる。

次に、電源回路１ｂの動作について説明する。ＦＥＴ５１、５２及び３１の夫々に関し、ゲート−ソース間電圧が電圧Ｖｔｈ以上であるとき、ゲート−ソース間電圧に依存してドレイン電流が変化しうるが、説明の簡略化上、特に記述無き限り、ＦＥＴの相互コンダクタンスが十分に大きく、ＦＥＴがオンである時（ＦＥＴにドレイン電流が流れる時）にはゲート−ソース間電圧は電圧Ｖｔｈと一致すると考える。

図６は、定常状態における電源回路１ｂの挙動を示している。定常状態では、出力電圧Ｖｏが目標電圧Ｖｔｇと概ね一致している（例えば、少なくとも不等式（１）が成立していない）。更に、ここにおける定常状態では、ＦＥＴ３１を介し出力負荷へ一定の電流が供給されているものとする。出力負荷は、分圧抵抗４１及び４２の直列回路、並びに、負荷ＬＤを含む。定常状態において、誤差増幅器２４は、一定のドレイン電流をＦＥＴ３１に流すべく、ゲート電圧Ｖｇａｔｅを電圧（Ｖｏ＋Ｖｔｈ）に保つ。そうすると、ＦＥＴ５２のゲート−ソース間電圧は０Ｖとなるため、ＦＥＴ５２はオフに維持され、結果、ＦＥＴ５３もオフとなる。つまり、定常状態では、ＦＥＴ５３がオフとなるため、放電経路ＤＰ（図１も参照）が遮断される。実際には、ＦＥＴ３１のドレイン電流に応じてゲート電圧Ｖｇａｔｅは電圧（Ｖｏ＋Ｖｔｈ）から変動するが、それが若干変動した程度ではＦＥＴ５２及び５３はオフのままである。

図７は、オーバシュート発生時における電源回路１ｂの挙動を示している。オーバシュートの発生時において、誤差増幅器２４は、ＦＥＴ３１をオフとすべく、ゲート電圧Ｖｇａｔｅを電圧（Ｖｏ＋Ｖｔｈ）より低くする。オーバシュート発生時においては帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも十分に高くなることが想定される。このため、オーバシュートの発生時においてはゲート電圧Ｖｇａｔｅが出力電圧Ｖｏより低くなり、差電圧（Ｖｏ−Ｖｔｇ）によってはゲート電圧Ｖｇａｔｅが０Ｖ近辺にまで低下しうる。すると、ゲート電圧Ｖｇａｔｅより高い出力電圧ＶｏがＦＥＴ５２のソースに加わってＦＥＴ５２がオンとなり、抵抗５５に電圧降下が発生してＦＥＴ５３もオンとなる。つまり、オーバシュート発生時には、出力端子１２及びＦＥＴ５３を経由する放電経路ＤＰ（図１も参照）が形成され、出力電圧Ｖｏが速やかに目標電圧Ｖｔｇに向けて減少する。出力電圧Ｖｏが正常電圧（不等式（１）を不成立にする電圧）に戻れば、ゲート電圧Ｖｇａｔｅが電圧（Ｖｏ＋Ｖｔｈ）に向けて上昇し、ＦＥＴ５２及び５３がオフとなる。

本実施形態の構成により、第１実施形態で述べたようなオーバシュートの抑制効果（オーバシュートの発生期間の短縮効果）が得られる。

尚、第２実施形態の如く出力トランジスタがＰチャンネル型のＭＯＳＦＥＴの場合、定常状態を基準としたオーバシュート発生時のゲート電圧Ｖｇａｔｅの変動幅は、“（Ｖｉｎ−Ｖｔｈ）−Ｖｉｎ＝−Ｖｔｈ”より、絶対値においてＶｔｈである（図３及び図４参照）。これに対し、出力トランジスタをＮチャンネル型のＭＯＳＦＥＴの場合、オーバシュート発生時にゲート電圧Ｖｇａｔｅが０Ｖにまで低下し得るため、上記変動幅は、最大で“（Ｖｏ＋Ｖｔｈ）−０＝Ｖｏ＋Ｖｔｈ”より（Ｖｏ＋Ｖｔｈ）にも達しうる（図６及び図７参照）。上記電圧幅が大きいと急峻な負荷変動に対する応答性能が劣化する。

例えば、図２の構成において、オーバシュート発生により仮にＶｇａｔｅ＝Ｖｉｎになった後、出力負荷が急に増えたとき、Ｖｇａｔｅを変動幅Ｖｔｈだけ低下させれば足る。これに対し、図５の構成において、オーバシュート発生により仮にＶｇａｔｅ＝０Ｖになったとしたならば、出力負荷の急増に対してＶｇａｔｅを直ちに変動幅（Ｖｏ＋Ｖｔｈ）だけ上昇させる必要がある。誤差増幅器２４のスルーレートの関係により、前者の変動幅（Ｖｔｈ）の低下より後者の変動幅（Ｖｏ＋Ｖｔｈ）の上昇の方が、多くの時間を要する。つまり、出力トランジスタをＮチャンネル型のＭＯＳＦＥＴにした場合の方が、通常動作への復帰に時間がかかりがちになるため、本発明に係る放電回路がより必要になる或いは本発明に係る放電回路がより有益に機能する。

＜＜第４実施形態＞＞
本発明の第４実施形態を説明する。上述の各回路におけるトランジスタ３０、３１及び５１〜５３は、ＭＯＳＦＥＴにて形成されているが、トランジスタ３０、３１及び５１〜５３を接合型電界効果トランジスタ（ＪＦＥＴ）又はバイポーラトランジスタにて形成しても良い。第２又は第３実施形態では、Ｐチャンネル型のＭＯＳＦＥＴ３０、５１及び５２をＰＮＰ型のバイポーラトランジスタに置換することができ、Ｎチャンネル型のＭＯＳＦＥＴ３１及び５３をＮＰＮ型のバイポーラトランジスタに置換することができる。トランジスタ３０、３１及び５１〜５３をバイポーラトランジスタにて形成する場合、上述の各説明におけるゲート、ドレイン、ソースを、夫々、ベース、コレクタ、エミッタに読み替えれば良く、ゲート電圧Ｖｇａｔｅをベース電圧Ｖｂａｓｅに読み替えればよい。

即ち例えば、図２の電源回路１ａ及び電源ＩＣ１０ａを図８の電源回路１ａ’及び電源ＩＣ１０ａ’ へと変形しても良い。図８の電源回路１ａ’では、図２の電源回路１ａにおけるＦＥＴ３０、５１及び５２がＰＮＰ型バイポーラトランジスタ３０ｂｐ、５１ｂｐ及び５２ｂｐに置換され且つ図２の電源回路１ａにおけるＦＥＴ５３がＮＰＮ型バイポーラトランジスタ５３ｂｐに置換されており、それらの置換を除き、電源回路１ａ及び１ａ’は同様である。トランジスタ３０ｂｐは、制御電圧Ｖｃｎｔとしてのベース電圧Ｖｂａｓｅを受けるベース及び入力電圧Ｖｉｎを受けるエミッタを有し、コレクタから出力電圧Ｖｏを出力する。電源回路１ａ’において、トランジスタ５１ｂｐは互いに接続されたベース及びコレクタと入力電圧Ｖｉｎが加わるエミッタを有し、トランジスタ５２ｂｐはトランジスタ５１ｂｐのベースに接続されたベースとベース電圧Ｖｂａｓｅが加わるエミッタを有する。トランジスタ５３ｂｐは、出力端子１２とグランド（基準電位点）との間に設けられ、トランジスタ５２ｂｐのコレクタ電流に応じた電圧（抵抗５５の電圧降下）に基づきオン又はオフする。

同様に例えば、図５の電源回路１ｂ及び電源ＩＣ１０ｂを図９の電源回路１ｂ’及び電源ＩＣ１０ｂ’ へと変形しても良い。図９の電源回路１ｂ’では、図５の電源回路１ｂにおけるＦＥＴ５１及び５２がＰＮＰ型バイポーラトランジスタ５１ｂｐ及び５２ｂｐに置換され且つ図５の電源回路１ｂにおけるＦＥＴ３１及び５３がＮＰＮ型バイポーラトランジスタ３１ｂｐ及び５３ｂｐに置換されており、それらの置換を除き、電源回路１ｂ及び１ｂ’は同様である。トランジスタ３１ｂｐは、制御電圧Ｖｃｎｔとしてのベース電圧Ｖｂａｓｅを受けるベース及び入力電圧Ｖｉｎを受けるコレクタを有し、エミッタから出力電圧Ｖｏを出力する。電源回路１ａ’において、トランジスタ５１ｂｐは互いに接続されたベース及びコレクタとベース電圧Ｖｂａｓｅが加わるエミッタを有し、トランジスタ５２ｂｐはトランジスタ５１ｂｐのベースに接続されたベースと出力電圧Ｖｏが加わるエミッタを有する。トランジスタ５３ｂｐは、出力端子１２とグランド（基準電位点）との間に設けられ、トランジスタ５２ｂｐのコレクタ電流に応じた電圧（抵抗５５の電圧降下）に基づきオン又はオフする。

尚、図２又は図８等におけるトランジスタ５３又は５３ｂｐは、トランジスタ５２又は５２ｂｐがオンのときに出力端子１２をグランドに短絡する任意のスイッチであって良い。また、図８及び図９において、Ｖｔｈは、バイポーラトランジスタ（５１ｂｐ、５２ｂｐ等）がオンしているときのバイポーラトランジスタ（５１ｂｐ、５２ｂｐ等）のベース−エミッタ間電圧Ｖｆを表す。

＜＜第５実施形態＞＞
本発明の第５実施形態を説明する。図２又は図８の電源回路１ａ又は１ａ’において、放電回路２５（図１参照）として、図１０の放電回路６０を用いても良い。

放電回路６０は、比較器６１、スイッチ６２及び電圧調整部６３を有する。比較器６１は、出力トランジスタ３０又は３０ｂｐへのゲート電圧Ｖｇａｔｅ又はベース電圧Ｖｂａｓｅである制御電圧Ｖｃｎｔに応じた電圧Ｖｃｎｔ’と、入力電圧Ｖｉｎに応じた電圧Ｖｉｎ’とを比較する。スイッチ６２は、出力端子１２とグランド（基準電位点）との間に設けられ、比較器６１の比較結果を示す比較器６１の出力信号に基づきオン又はオフする。比較器６１の出力信号の論理値が“１”のとき、スイッチ６２はオンとなって出力端子１２をグランドに短絡させる。比較器６１の出力信号の論理値が“０”のとき、スイッチ６２はオフとなって、スイッチ６２を介した出力端子１２及びグランド間の接続は遮断される。

電圧調整部６３は、“Ｖｃｎｔ’＝Ｖｃｎｔ＋ΔＶ_Ａ”且つ“Ｖｉｎ’＝Ｖｉｎ＋ΔＶ_Ｂ”となるように、比較器６１への入力電圧を調整する。この際、定常状態において比較器６１が論理値“０”の信号を出力するように、且つ、オーバシュートの発生時（即ち例えば不等式（１）の成立時）において比較器６１が論理値“１”の信号を出力するように、電圧調整部６３は、所定の電圧ΔＶ_Ａ及びΔＶ_Ｂを発生させる。電圧ΔＶ_Ａ及びΔＶ_Ｂを発生させる基準電圧源を電圧調整部６３に設けておけば良い。電圧ΔＶ_Ａ及びΔＶ_Ｂの内、一方はゼロでも良い。例えば、電圧ΔＶ_Ｂを０とし、電圧ΔＶ_ＡにＶｔｈ未満の所定の正の電圧値を持たせればよい。

＜＜第６実施形態＞＞
本発明の第６実施形態を説明する。図５又は図９の電源回路１ｂ又は１ｂ’において、放電回路２５（図１参照）として、図１１の放電回路７０を用いても良い。

放電回路７０は、比較器７１、スイッチ７２及び電圧調整部７３を有する。比較器７１は、出力トランジスタ３１又は３１ｂｐへのゲート電圧Ｖｇａｔｅ又はベース電圧Ｖｂａｓｅである制御電圧Ｖｃｎｔに応じた電圧Ｖｃｎｔ’と、出力電圧Ｖｏに応じた電圧Ｖｏ’とを比較する。スイッチ７２は、出力端子１２とグランド（基準電位点）との間に設けられ、比較器７１の比較結果を示す比較器７１の出力信号に基づきオン又はオフする。比較器７１の出力信号の論理値が“１”のとき、スイッチ７２はオンとなって出力端子１２をグランドに短絡させる。比較器７１の出力信号の論理値が“０”のとき、スイッチ７２はオフとなって、スイッチ７２を介した出力端子１２及びグランド間の接続は遮断される。

電圧調整部７３は、“Ｖｃｎｔ’＝Ｖｃｎｔ＋ΔＶ_Ｃ”且つ“Ｖｏ’＝Ｖｏ＋ΔＶ_Ｄ”となるように、比較器７１への入力電圧を調整する。この際、定常状態において比較器７１が論理値“０”の信号を出力するように、且つ、オーバシュートの発生時（即ち例えば不等式（１）の成立時）において比較器７１が論理値“１”の信号を出力するように、電圧調整部７３は、所定の電圧ΔＶ_Ｃ及びΔＶ_Ｄを発生させる。電圧ΔＶ_Ｃ及びΔＶ_Ｄを発生させる基準電圧源を電圧調整部７３に設けておけば良い。電圧ΔＶ_Ｃ及びΔＶ_Ｄの内、一方はゼロでも良い。例えば、電圧ΔＶ_Ｃを０とし、電圧ΔＶ_ＤにＶｔｈ未満の所定の正の電圧値を持たせても良い。図１０の放電回路６０に倣って、放電回路７０にも電圧調整部７３を設けても良いことを示したが、電圧ΔＶ_Ｃ及びΔＶ_Ｄは共にゼロでも良い（この場合、電圧調整部７３は放電回路７０から削除される）。

＜＜第７実施形態＞＞
本発明の第７実施形態を説明する。以下において、電源回路１は、電源回路１ａ、１ｂ、１ａ’、１ｂ’を含む上述の何れか任意の電源回路を指し、電源ＩＣ１０は、電源ＩＣ１０ａ、１０ｂ、１０ａ’、１０ｂ’を含む上述の何れか任意の電源ＩＣを指す。

電源回路１及び電源ＩＣ１０を任意の電子機器に搭載することができる。この場合、当該電子機器内の電気部品の全部又は一部を出力電圧Ｖｏにて駆動させると良い。電子機器は、任意の情報の取得、再生又は加工等を行うことのできる任意の機器であり、例えば、携帯電話機、情報端末、パーソナルコンピュータ、オーディオ機器、表示パネル、磁気ディスク装置（磁気ディスク記憶装置）、光ディスク装置（例えば、ＤＶＤ（Digital Versatile Disc）又はＢＤ（Blu-ray（登録商標） Disc）を用いたデータ記憶／再生装置）、電子書籍リーダ、電子辞書、デジタルカメラ、ゲーム機器又はナビゲーション装置である。携帯電話機は、所謂スマートフォンに分類されるものであっても良い。電源回路１が搭載される電子機器の例として、図１２にスマートフォンを示し、図１３にパーソナルコンピュータを示す。パーソナルコンピュータはノート型でも良い。

＜＜変形等＞＞
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。上述の実施形態に適用可能な注釈事項として、以下に、注釈１〜注釈３を記す。各注釈に記載した内容は、矛盾なき限り、任意に組み合わせることが可能である。

［注釈１］
入力電圧Ｖｉｎ及び出力電圧Ｖｏが負の電圧となるように、電源回路１の構成を変更しても良い。

［注釈２］
ＦＥＴを用いて電源回路１を形成する場合、Ｎチャンネル型のＦＥＴがＰチャンネル型のＦＥＴに置き換わるように、又は、Ｐチャンネル型のＦＥＴがＮチャンネル型のＦＥＴに置き換わるように、適宜、電源回路１の具体的回路構成を変更することが可能である。同様に、バイポーラトランジスタを用いて電源回路１を形成する場合、ＮＰＮ型のバイポーラトランジスタがＰＮＰ型のバイポーラトランジスタに置き換わるように、又は、ＰＮＰ型のバイポーラトランジスタがＮＰＮ型のバイポーラトランジスタに置き換わるように、適宜、電源回路１の具体的回路構成を変更することが可能である。

［注釈３］
電源ＩＣ１０は、上述の電源回路１を形成するための集積回路を含んだ半導体装置である。第７実施形態で述べた電子機器は当該半導体装置を備えている。電源ＩＣ１０の中に、上述の電源回路１を形成する回路以外の回路が更に含まれていても構わない。電源ＩＣ１０に含まれうる、電源回路１を形成する回路以外の回路は、電源回路１以外の電源回路（例えばスイッチング電源の回路）でも良い。電源ＩＣ１０に、複数の電源回路１を形成する回路素子が含まれていても良い。入力端子１１は、電源ＩＣ１０と電源ＩＣ１０の外部との境界に位置する端子でなくても良く、電源ＩＣ１０の内部又は外部に存在する金属部分であっても良い。出力端子１２も同様である。出力電圧Ｖｏを用いて駆動する任意の負荷ＬＤ（集積化された演算処理装置等）が電源ＩＣ１０に含まれていても良い。

１，１ａ、１ｂ、１ａ’、１ｂ’ 電源回路
１０，１０ａ、１０ｂ、１０ａ’、１０ｂ’ 電源ＩＣ
１１ 入力端子
１２ 出力端子
２１、３０、３１、３０ｂｐ、３１ｂｐ 出力トランジスタ
２５、５０、６０、７０ 放電回路

Claims (12)

1. 入力電圧が加わる入力端子と出力電圧が加わる出力端子との間に設けられた出力トランジスタと、
   前記出力電圧が所定の目標電圧に近づくように、前記出力電圧に応じて前記出力トランジスタの制御端子へ制御電圧を供給する制御回路と、
   前記制御電圧に応じて、前記出力端子に付与される容量の蓄積電荷の放電経路を形成又は遮断する放電回路と、を備えた
   ことを特徴とする電源回路。
2. 前記出力電圧が前記目標電圧より大きい状態に前記制御電圧が対応するときにおいて、前記放電回路により前記放電経路が形成される
   ことを特徴とする請求項１に記載の電源回路。
3. 前記放電回路は、前記制御電圧と前記入力電圧又は前記出力電圧とに基づき、前記放電経路を形成又は遮断する
   ことを特徴とする請求項１又は２に記載の電源回路。
4. 前記出力トランジスタは、ソースにて前記入力電圧を受け且つドレインから前記出力電圧を出力するＰチャンネル型の電界効果トランジスタ、又は、エミッタにて前記入力電圧を受け且つコレクタから前記出力電圧を出力するＰＮＰ型のバイポーラトランジスタであり、
   前記放電回路は、前記制御電圧としての前記出力トランジスタのゲート電圧又はベース電圧と前記入力電圧との関係に応じて、前記放電経路を形成又は遮断する
   ことを特徴とする請求項１乃至３の何れかに記載の電源回路。
5. 前記出力トランジスタは、ソースにて前記入力電圧を受け且つドレインから前記出力電圧を出力するＰチャンネル型の電界効果トランジスタであり、
   前記放電回路は、
   互いに接続されたゲート及びドレインと前記入力電圧が加わるソースを有するＰチャンネル型の第１電界効果トランジスタ、
   前記第１電界効果トランジスタのゲートに接続されたゲートと前記制御電圧が加わるソースを有するＰチャンネル型の第２電界効果トランジスタ、及び、
   前記出力端子と基準電位点との間に設けられ、前記第２電界効果トランジスタのドレイン電流に応じた電圧に基づきオン又はオフするスイッチを有する
   ことを特徴とする請求項１乃至４の何れかに記載の電源回路。
6. 前記放電回路は、
   前記制御電圧に応じた電圧と前記入力電圧に応じた電圧とを比較する比較器、及び、
   前記出力端子と基準電位点との間に設けられ、前記比較器の出力信号に基づきオン又はオフするスイッチを有する
   ことを特徴とする請求項１乃至４の何れかに記載の電源回路。
7. 前記出力トランジスタは、ドレインにて前記入力電圧を受け且つソースから前記出力電圧を出力するＮチャンネル型の電界効果トランジスタ、又は、コレクタにて前記入力電圧を受け且つエミッタから前記出力電圧を出力するＮＰＮ型のバイポーラトランジスタであり、
   前記放電回路は、前記制御電圧としての前記出力トランジスタのゲート電圧又はベース電圧と前記出力電圧との関係に応じて、前記放電経路を形成又は遮断する
   ことを特徴とする請求項１乃至３の何れかに記載の電源回路。
8. 前記出力トランジスタは、ドレインにて前記入力電圧を受け且つソースから前記出力電圧を出力するＮチャンネル型の電界効果トランジスタであり、
   前記放電回路は、
   互いに接続されたゲート及びドレインと前記制御電圧が加わるソースを有するＰチャンネル型の第１電界効果トランジスタ、
   前記第１電界効果トランジスタのゲートに接続されたゲートと前記出力電圧が加わるソースを有するＰチャンネル型の第２電界効果トランジスタ、及び、
   前記出力端子と基準電位点との間に設けられ、前記第２電界効果トランジスタのドレイン電流に応じた電圧に基づきオン又はオフするスイッチを有する
   ことを特徴とする請求項１、２、３及び７の何れかに記載の電源回路。
9. 前記放電回路は、
   前記制御電圧に応じた電圧と前記出力電圧に応じた電圧とを比較する比較器、及び、
   前記出力端子と基準電位点との間に設けられ、前記比較器の出力信号に基づきオン又はオフするスイッチを有する
   ことを特徴とする請求項１、２、３及び７の何れかに記載の電源回路。
10. シリーズレギュレータとして形成された
    ことを特徴とする請求項１乃至９の何れかに記載の電源回路。
11. 請求項１乃至１０の何れかに記載の電源回路を形成するための集積回路を含む
    ことを特徴とする半導体装置。
12. 請求項１１に記載の半導体装置を備えた
    ことを特徴とする電子機器。

Images