CN112667018A - 基于ldo的电源上电防过冲电路 - Google Patents

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Abstract

本发明揭示了一种基于LDO的电源上电防过冲电路，所述电路包括：第一电压控制单元，位于电源电压VDD和基准电位之间，用于在电源上电时维持第一电压控制单元中第一节点A的电压为低电压；第二电压控制单元，位于电源电压VDD和基准电位之间，用于在电源上电时维持第二电压控制单元中第二节点B的电压为高电压；PMOS管，其栅极与第一电压控制单元中第一节点A相连，漏极与LDO中输出调整管的栅极相连，源极与电源电压VDD相连；NMOS管，其栅极与第二电压控制单元中第二节点B相连，漏极与LDO的输出端相连，源极与基准电位相连。本发明能够在电源上电时，拉高输出调整管的栅极电压VG，降低LDO的输出电压VOUT，有效解决了LDO在快速上电过程中的输出电压过冲。

Description

基于LDO的电源上电防过冲电路
技术领域
本发明属于低压差线性稳压器技术领域，具体涉及一种基于LDO的电源上电防过冲电路。
背景技术
低压差线性稳压器(Low Dropout regulator，LDO)具有输出噪声小、电路结构简单、占用芯片面积小和电压纹波小等优点，已成为电源管理芯片中的一类重要电路。低压差线性稳压器能够为模拟电路和射频电路等噪声敏感电路提供低输出纹波的电源，而且由于结构相对简单，外围元器件少，因而被广泛应用于片上系统芯片中。
参图1所示，现有技术中的LDO主要包括误差放大器EA、输出调整管MP、分压电阻R1和R2、及负载(负载电流为IL，输出电容为CL)，输出调整管MP的栅极电压为VG，LDO的输出电压为VOUT。基本原理为：误差放大器EA用于放大反馈电压Vfb与基准电压Vref之间的差值，输出调整管MP的栅源电压Vgs增大或减小电流以控制输出电压，实现输出电压的稳定，最终Vref和Vfb误差放大经过误差放大器EA构成负反馈使得输出电压稳定在VOUT＝Vref×(R1+R2)/R2。
然而，传统的LDO在快速上电过程中常常有较大的电流流入输出端，从而导致输出电压VOUT有过冲过程，输出电压VOUT过冲会对电路产生损害，如果输出电压VOUT过冲过高时，连接的低压器件则有被击穿的风险，不仅会降低器件的使用寿命，还有极大的安全隐患。
因此，针对上述技术问题，有必要提供一种基于LDO的电源上电防过冲电路。
发明内容
本发明的目的在于提供一种基于LDO的电源上电防过冲电路，以解决LDO在快速上电时输出电压的过冲。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种基于LDO的电源上电防过冲电路，所述电路包括：
第一电压控制单元，位于电源电压VDD和基准电位之间，用于在电源上电时维持第一电压控制单元中第一节点A的电压为低电压；
第二电压控制单元，位于电源电压VDD和基准电位之间，用于在电源上电时维持第二电压控制单元中第二节点B的电压为高电压；
PMOS管，其栅极与第一电压控制单元中第一节点A相连，漏极与LDO中输出调整管的栅极相连，源极与电源电压VDD相连，在电源上电时PMOS管导通以拉高输出调整管的栅极电压VG；
NMOS管，其栅极与第二电压控制单元中第二节点B相连，漏极与LDO的输出端相连，源极与基准电位相连，在电源上电时NMOS管截止以降低LDO的输出电压VOUT。
一实施例中，所述第一电压控制单元包括电性连接于电源电压VDD和第一节点A之间的若干第一电阻R1及电性连接于基准电位和第一节点A之间的若干第一电容C1。
一实施例中，所述第二电压控制单元包括电性连接于电源电压VDD和第二节点B之间的若干第二电容C2及电性连接于基准电位和第二节点B之间的若干第二电阻R2。
一实施例中，所述第二节点B与和第一节点A之间电性连接有第一反相器INV1，第一反相器INV1用于拉低第一节点A的电压。
一实施例中，所述第一节点A与和NMOS管的栅极之间电性连接有第二反相器INV2，第一反相器INV1和第二反相器INV2用于拉高NMOS管的栅极电压。
一实施例中，所述第一节点A与LDO的输出端之间连接有第三电容C3。
一实施例中，所述第二节点B与LDO中输出调整管的栅极之间连接有第四电容C4。
一实施例中，所述基准电位为地电位。
一实施例中，所述LDO中的输出调整管为PMOS管。
与现有技术相比，本发明具有以下优点：
本发明通过电压控制单元和MOS管的设置，能够在电源上电时，拉高输出调整管的栅极电压VG，降低LDO的输出电压VOUT，有效解决了LDO在快速上电过程中的输出电压过冲。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中低压差线性稳压器的电路图；
图2为本发明一具体实施例中电源上电防过冲电路的电路图。
具体实施方式
以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
本发明公开了一种基于LDO的电源上电防过冲电路，包括：
第一电压控制单元，位于电源电压VDD和基准电位之间，用于在电源上电时维持第一电压控制单元中第一节点A的电压为低电压；
第二电压控制单元，位于电源电压VDD和基准电位之间，用于在电源上电时维持第二电压控制单元中第二节点B的电压为高电压；
PMOS管，其栅极与第一电压控制单元中第一节点A相连，漏极与LDO中输出调整管的栅极相连，源极与电源电压VDD相连，在电源上电时PMOS管导通以拉高输出调整管的栅极电压VG；
NMOS管，其栅极与第二电压控制单元中第二节点B相连，漏极与LDO的输出端相连，源极与基准电位相连，在电源上电时NMOS管截止以降低LDO的输出电压VOUT。
以下结合具体实施例对本发明作进一步说明。
参图2所示，本发明一具体实施例中基于LDO的电源上电防过冲电路，包括：
第一电压控制单元10，位于电源电压VDD和基准电位之间，用于在电源上电时维持第一电压控制单元中第一节点A的电压VA为低电压；
第二电压控制单元20，位于电源电压VDD和基准电位之间，用于在电源上电时维持第二电压控制单元中第二节点B的电压VB为高电压；
PMOS管PM1，其栅极与第一电压控制单元10中第一节点A相连，漏极与LDO中输出调整管(图1中PMOS管MP)的栅极相连，源极与电源电压VDD相连，在电源上电时PMOS管PM1导通以拉高输出调整管的栅极电压VG；
NMOS管MN1，其栅极与第二电压控制单元20中第二节点B相连，漏极与LDO的输出端(图1中输出电压VOUT)相连，源极与基准电位相连，在电源上电时NMOS管MN1截止以降低LDO的输出电压VOUT。
具体地，本实施例中的第一电压控制单元10包括电性连接于电源电压VDD和第一节点A之间的若干第一电阻R1及电性连接于基准电位和第一节点A之间的若干第一电容C1。
第二电压控制单元20包括电性连接于电源电压VDD和第二节点B之间的若干第二电容C2及电性连接于基准电位和第二节点B之间的若干第二电阻R2。
当电源快速上电时，通过第一电阻R1和第一电容C1，可以维持第一节点A的电压VA为低电压；通过第二电阻R2和第二电容C2，可以维持第二节点B的电压VB为高电压。
进一步地，本实施例中第二节点B与和第一节点A之间电性连接有第一反相器INV1，第一反相器INV1的输入端与第二节点B相连，输出端与第一节点A相连；第一节点A与和NMOS管MN1的栅极(节点C)之间电性连接有第二反相器INV2，第二反相器INV2的输入端与第一节点A及第一反相器INV1的输出端相连，输出端与NMOS管MN1的栅极(节点C)相连。
本实施例中的第一反相器INV1可以进一步拉低第一节点A的电压VA，第一反相器INV1和第二反相器INV2可以进一步拉高NMOS管MN1的栅极电压VC。INV1和INV2面积较小，可以有效节省芯片面积。
进一步地，本实施例中的第一节点A与LDO的输出端之间连接有第三电容C3，第二节点B与LDO中输出调整管的栅极之间连接有第四电容C4。
通过增加第三电容C3和第四电容C4，第一节点A的电压VA通过第三电容C3能够拉低输出电压VOUT，第二节点B的电压VB通过第三电容C4能够拉高输出调整管的栅极电压VG。
其中，本实施例中的基准电位以为地电位(0V)为例进行说明，在其他实施例中也可以采用其他的基准电位。
上技术方案可以看出，本发明具有以下有益效果：
本发明通过电压控制单元和MOS管的设置，能够在电源上电时，拉高输出调整管的栅极电压VG，降低LDO的输出电压VOUT，有效解决了LDO在快速上电过程中的输出电压过冲。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (9)

1.一种基于LDO的电源上电防过冲电路，其特征在于，所述电路包括：
第一电压控制单元，位于电源电压VDD和基准电位之间，用于在电源上电时维持第一电压控制单元中第一节点A的电压为低电压；
第二电压控制单元，位于电源电压VDD和基准电位之间，用于在电源上电时维持第二电压控制单元中第二节点B的电压为高电压；
PMOS管，其栅极与第一电压控制单元中第一节点A相连，漏极与LDO中输出调整管的栅极相连，源极与电源电压VDD相连，在电源上电时PMOS管导通以拉高输出调整管的栅极电压VG；
NMOS管，其栅极与第二电压控制单元中第二节点B相连，漏极与LDO的输出端相连，源极与基准电位相连，在电源上电时NMOS管截止以降低LDO的输出电压VOUT。
2.根据权利要求1所述的基于LDO的电源上电防过冲电路，其特征在于，所述第一电压控制单元包括电性连接于电源电压VDD和第一节点A之间的若干第一电阻R1及电性连接于基准电位和第一节点A之间的若干第一电容C1。
3.根据权利要求1所述的基于LDO的电源上电防过冲电路，其特征在于，所述第二电压控制单元包括电性连接于电源电压VDD和第二节点B之间的若干第二电容C2及电性连接于基准电位和第二节点B之间的若干第二电阻R2。
4.根据权利要求1所述的基于LDO的电源上电防过冲电路，其特征在于，所述第二节点B与和第一节点A之间电性连接有第一反相器INV1，第一反相器INV1用于拉低第一节点A的电压。
5.根据权利要求4所述的基于LDO的电源上电防过冲电路，其特征在于，所述第一节点A与和NMOS管的栅极之间电性连接有第二反相器INV2，第一反相器INV1和第二反相器INV2用于拉高NMOS管的栅极电压。
6.根据权利要求2所述的基于LDO的电源上电防过冲电路，其特征在于，所述第一节点A与LDO的输出端之间连接有第三电容C3。
7.根据权利要求3所述的基于LDO的电源上电防过冲电路，其特征在于，所述第二节点B与LDO中输出调整管的栅极之间连接有第四电容C4。
8.根据权利要求1所述的基于LDO的电源上电防过冲电路，其特征在于，所述基准电位为地电位。
9.根据权利要求1所述的基于LDO的电源上电防过冲电路，其特征在于，所述LDO中的输出调整管为PMOS管。
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