CN113568466A - 一种耐高压的低压差线性稳压器ldo及其上电电路 - Google Patents

Abstract

本发明提供了一种耐高压LDO及其上电电路，电流镜偏置子电路、误差放大器、功率级及其反馈子电路均与LDO上电子电路连接，LDO上电子电路用于保护电流镜偏置子电路、误差放大器、功率级及其反馈子电路；电流镜偏置子电路与误差放大器连接，误差放大器与功率级及其反馈子电路连接，电流镜偏置子电路用于对误差放大器提供偏置电压，功率级及其反馈子电路用于对误差放大器提供稳压保护。本发明所述的一种耐高压的LDO及其上电电路，可有效解决采用低压工艺设计制造，在高压下工作的LDO的可靠性问题。并通过仅将LDO关键部分替换为高压管，其余部分仍采用普通管设计，在一定程度上缓解了高压管带来的性能、面积劣势。

Description

一种耐高压的低压差线性稳压器LDO及其上电电路

技术领域

本发明属于放大器电路技术领域，尤其是涉及一种耐高压的低压差线性稳压器LDO及其上电电路。

背景技术

而随着工艺节点的进步，电路器件的耐压值普遍降低。而为节省成本，片上系统芯片通常采用同一套工艺进行设计，因此更加需要将高的输入电压转换为低电压，为后级电路模块供电。

低压差线性稳压器（LDO）具有输出噪声小，电路结构简单，面积小的优点。尤其是无片外电容结构的LDO，外围元器件较少，因而被广泛应用于片上系统芯片中。但与片上系统采用同一套低压工艺设计的LDO在高压下工作时，自身也存在着击穿风险，可靠性较低。

为了克服上述问题，通常需要采用耐压的晶体管来设计LDO，但由于耐高压的器件一般性能不如低压器件，并且往往需要更大面积。因此，如果能够在满足可靠性的前提下，LDO仅部分采用高压管，并设计上电电路防止其在上电瞬间被击穿，就能够很好的减小LDO的面积，节省成本，并发挥先进工艺的优势。

基于上述需求，本申请提供一种耐高压的LDO及其上电电路，可有效解决采用低压工艺设计制造，在高压下工作的LDO的可靠性问题。并通过仅将LDO关键部分替换为高压管，其余部分仍采用普通管设计，在一定程度上缓解了高压管带来的性能、面积劣势。

发明内容

有鉴于此，本发明旨在提出一种耐高压的低压差线性稳压器LDO及其上电电路，以解决采用低压工艺设计制造，在高压下工作的低压差线性稳压器LDO的可靠性问题。

为达到上述目的，本发明的技术方案是这样实现的：

一种耐高压的低压差线性稳压器LDO及其上电电路，包括耐高压低压差线性稳压器LDO、低压差线性稳压器LDO上电电路，耐高压的低压差线性稳压器LDO包括电流镜偏置电路、误差放大器、功率级及其反馈电路低压差线性稳压器LDO

电流镜偏置电路、误差放大器、功率级及其反馈电路均与低压差线性稳压器LDO上电电路连接，低压差线性稳压器LDO上电电路用于保护电流镜偏置电路、误差放大器、功率级及其反馈电路；

电流镜偏置电路与误差放大器连接，误差放大器与功率级及其反馈电路连接，电流镜偏置电路用于对误差放大器提供偏置电压，功率级及其反馈电路用于对误差放大器提供稳压保护。

进一步的，低压差线性稳压器LDO上电电路包括高压PMOS管M1、分压电阻R3、分压电阻R4、电容C2；二极管D1、二极管D2、二极管D3，电容C2与分压电阻R3并联，分压电阻R3一端与电源VDD连接，分压电阻R4的一端与分压电阻R3的另一端连接，分压电阻R4的另一端接地，高压PMOS管M1的源端连接电源VDD，高压PMOS管M1的栅端连接在分压电阻R3与分压电阻R4之间，高压PMOS管M1的漏端输出VLDO，二极管D1、二极管D2、二极管D3依次串联，二极管D1、二极管D2、二极管D3依次串联后与高压PMOS管M1并联。

进一步的，电流镜偏置电路包括偏置NMOS管MNb1、偏置NMOS管MNb2、偏置NMOS管MNb3、偏置NMOS管MNb4、偏置PMOS管MPb1、偏置PMOS管MPb2，偏置NMOS管MNb3的栅端与偏置NMOS管MNb3的漏端相连，偏置NMOS管MNb3的漏端与片上系统中带隙基准源的电流输出端相连，偏置NMOS管MNb3源端与偏置NMOS管MNb1漏端连接，偏置NMOS管MNb1源端与偏置NMOS管MNb1的栅端连接，偏置NMOS管MNb1的源端接地；

偏置PMOS管MPb1的源端与低压差线性稳压器LDO上电电路VLDO端连接，偏置PMOS管MPb1的漏端与偏置PMOS管MPb2的源端连接，偏置PMOS管MPb2的漏端与偏置NMOS管MNb4的漏端连接，偏置NMOS管MNb4的源端与偏置NMOS管MNb2的漏端连接，偏置NMOS管MNb2的源端接地；

误差放大器包括运放PMOS管MP1、运放PMOS管MP2，偏置PMOS管MPb1的栅端与运放PMOS管MP1的栅端连接，运放PMOS管MPb2的栅端与运放PMOS管MP2的栅端连接；

误差放大器还包括运放NMOS管MN1、运放NMOS管MN2，偏置NMOS管MNb2的栅端与运放NMOS管 MN1的栅端连接，运放NMOS管MN1栅端与运放NMOS管MN2栅端连接。

进一步的，误差放大器还包括运放PMOS管MP3、运放PMOS管MP4、运放PMOS管MP5、运放PMOS管MP6、运放NMOS管MN3、运放NMOS管MN4，运放PMOS管MP5的源端与低压差线性稳压器LDO上电电路VLDO端连接，运放PMOS管MP5的漏端与运放PMOS管MP5的栅端连接，运放PMOS管MP5的漏端还与运放NMOS管MN3的漏端连接，运放NMOS管MN3的源端与运放NMOS管MN1的漏端连接，运放NMOS管MN1的源端接地；

运放PMOS管MP6的源端连接低压差线性稳压器LDO上电电路VLDO端，运放PMOS管MP6的漏端与功率级及其反馈电路连接，运放PMOS管MP6的漏端还与运放NMOS管MN4的漏端连接，运放NMOS管NP4的源端与运放NMOS管MN2的漏端连接，运放NMOS管MN2的源端接地，运放NMOS管MN2的栅端还与运放NMOS管MN1的栅端连接；

误差放大器还包括运放PMOS管MP3、运放PMOS管MP4，运放PMOS管MP3的源端与运放PMOS管MP4的源端相连，运放PMOS管MP3的漏端连接在运放NMOS管MN4源端与运放NMOS管MN2漏端之间，运放PMOS管MP1的源端与低压差线性稳压器LDO上电电路连接，运放PMOS管MP1的漏端与运放PMOS管MP2的源端连接，运放PMOS管MP2的漏端连接在运放PMOS管MP3的源端与运放PMOS管MP4的源端之间，运放PMOS管MP4的漏端连接在运放NMOS管MN3的源端与运放NMOS管MN1的漏端之间, 运放PMOS管MP4的栅端与功率级其反馈电路连接。

进一步的，误差放大器还包括Cascode频率补偿电容C1，Cascode频率补偿电容C1的一端连接在运放NMOS管MN4的源端，Cascode频率补偿电容C1的另一端与功率及其反馈电路连接。

进一步的，功率及其反馈电路包括功率管MPOWER、反馈电阻R1、反馈电阻R2，功率管MPOWER的源端与低压差线性稳压器LDO上电电路VLDO端连接，功率管MPOWER的漏端与Cascode频率补偿电容C1连接，功率管MPOWER的栅端与运放PMOS管MP6的漏端连接，反馈电阻R2的一端与低压差线性稳压器LDO电压输出端VOUT连接，反馈电阻R2的另一端与反馈电阻R1的一端连接，反馈电阻R1的另一端接地，运放PMOS管MP4的栅端连接在反馈电阻R1与反馈电阻R2之间。

相对于现有技术，本发明所述的一种耐高压的低压差线性稳压器LDO及其上电电路具有以下有益效果：

（1）本发明所述的一种耐高压的低压差线性稳压器LDO及其上电电路，可有效解决采用低压工艺设计制造，在高压下工作的低压差线性稳压器LDO的可靠性问题。并通过仅将低压差线性稳压器LDO关键部分替换为高压管，其余部分仍采用普通管设计，在一定程度上缓解了高压管带来的性能、面积劣势。

（2）本发明所述的耐高压的低压差线性稳压器LDO部分中，所述偏置NMOS管MNb1、MNb2、MNb3、MNb4；偏置PMOS管MPb1、MPb2；运放NMOS管MN1、MN2；运放PMOS管MP1、MP2所构成的共源共栅电流镜结构起到承压作用，所述运放NMOS管MN1、MN2、MN3、MN4；运放PMOS管MP3、MP4、MP5、MP6构成折叠共源共栅误差放大器起到承压作用，所述偏置NMOS管MNb3、MNb4，偏置PMOS管MPb2，运放NMOS管MN3、MN4，运放PMOS管MP2，均采用高压管以进一步获得较高的承压能力。

（3）本发明所述的低压差线性稳压器LDO上电电路部分中，分压电阻R1、R2；电容C1起到延缓上电时间的作用，防止突然上电造成的过冲电压击毁电路，二极管D1、D2、D3在上电时起到分压效果，防止上电时电源电压全部落在低压差线性稳压器LDO上。耐高压低压差线性稳压器LDO及其上电电路分别提高了电路工作时和电路上电时的耐压能力，两者一起共同提高了电路总体耐压能力。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例所述的一种耐高压的低压差线性稳压器LDO电路图；

图2为本发明实施例所述的低压差线性稳压器LDO上电电路图。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本发明中的具体含义。

下面将参考附图并结合实施例来详细说明本发明。

一种耐高压的低压差线性稳压器LDO及其上电电路，包括耐高压的低压差线性稳压器LDO、低压差线性稳压器LDO上电电路，耐高压的低压差线性稳压器LDO包括电流镜偏置电路、误差放大器、功率级及其反馈电路；

如图1所示，根据该低压差线性稳压器LDO的设计指标要求以及应用场景，选择折叠共源共栅结构电路构成误差放大器主体，共源共栅电流镜结构构成偏置电路主体。所述电流镜偏置电路和误差放大器，包括偏置NMOS管MNb1、偏置NMOS管MNb2、偏置NMOS管MNb3、偏置NMOS管MNb4；偏置PMOS管MPb1、偏置PMOS管MPb2；运放NMOS管MN1、运放NMOS管MN2、运放NMOS管MN3、运放NMOS管MN4；运放PMOS管MP1、运放PMOS管MP2、运放PMOS管MP3、运放PMOS管MP4、运放PMOS管MP5、运放PMOS管MP6；Cascode频率补偿电容C1。其中：

所述偏置NMOS管MNb3、偏置NMOS管MNb4，偏置PMOS管MPb2，运放NMOS管MN3、运放NMOS管MN4，运放PMOS管MP2，均采用高压管。

所如图1所示，所述偏置NMOS管MNb1、偏置NMOS管MNb2，偏置PMOS管MPb1，运放NMOS管MN1、运放NMOS管MN2，运放PMOS管MP1、运放PMOS管MP3、运放PMOS管MP4、运放PMOS管MP5、运放PMOS管MP6，均采用普通管。

所述偏置NMOS管MNb3的栅端与偏置NMOS管MNb3的漏端相接构成二极管连接方式，同时偏置NMOS管MNb3栅端还与运放NMOS管MN3栅端、运放NMOS管MN4栅端相连提供偏置电压，偏置NMOS管MNb3的源端与偏置NMOS管MNb1的漏端相连，偏置NMOS管MNb3漏端与片上系统中带隙基准源的电流输出端IBG相连；

所述偏置NMOS管MNb1的栅端与偏置NMOS管MNb1漏端相接构成二极管连接方式，偏置NMOS管MNb1的源端与地相连，偏置NMOS管MNb1漏端与偏置NMOS管MNb3源端相连；

所述偏置NMOS管MNb2的栅端与偏置NMOS管MNb1的栅端相连构成电流镜结构，偏置NMOS管MNb2的源端与地相连，偏置NMOS管MNb2漏端与MNb4源端相连；

所述偏置NMOS管MNb4的栅端与偏置NMOS管MNb3的栅端相连构成电流镜结构，偏置NMOS管MNb4的源端与偏置NMOS管MNb2的漏端相连，偏置NMOS管MNb4的漏端与偏置PMOS管MPb2的漏端相连；

所述偏置PMOS管MPb2的栅端与漏端相接构成二极管连接方式，偏置PMOS管MPb2的源端与偏置PMOS管MPb1的漏端相连，偏置PMOS管MPb2漏端与偏置NMOS管MNb4漏端相连；

所述偏置PMOS管MPb1的栅端与漏端相接构成二极管连接方式，偏置PMOS管MPb1的源端与低压差线性稳压器LDO上电电路提供的VLDO端相连，偏置PMOS管MPb1的漏端与偏置PMOS管MPb2的源端相连；

所述运放PMOS管MP1的栅端与运放PMOS管MPb1的栅端相连构成电流镜结构，运放PMOS管MP1的源端与低压差线性稳压器LDO上电电路提供的VLDO端相连，运放PMOS管MP1的漏端与运放PMOS管MP2的源端相连；

所述运放PMOS管MP2的栅端与偏置PMOS管MPb2的栅端相连构成电流镜结构，运放PMOS管MP2的源端与运放PMOS管MP1的漏端相连，运放PMOS管MP2的漏端与运放PMOS管MP3的源端、运放PMOS管MP4源端相连；

所述运放PMOS管MP3的栅端作为运放负输入端与片上系统中带隙基准源的带隙基准电压输出端相连，运放PMOS管MP3的源端与运放PMOS管MP2的漏端相连，运放PMOS管MP2的漏端与运放NMOS管MN4源端相连；

所述运放PMOS管MP4的栅端作为运放正输入端与反馈电阻R1、反馈电阻R2的公共端相连，运放PMOS管MP4的源端与运放PMOS管MP2的漏端相连，运放PMOS管MP4的漏端与运放NMOS管MN3的源端相连；

所述运放NMOS管MN1的栅端、运放NMOS管MN2的栅端与偏置PMOS管MPb1的栅端相连构成电流镜结构，运放NMOS管MN1的源端、运放NMOS管MN2的源端分别与地相连，运放NMOS管MN1的漏端、运放NMOS管MN2的漏端分别与运放NMOS管MN3源端、运放NMOS管MN4源端相连；

所述运放NMOS管MN3的栅端、运放NMOS管MN4的栅端与偏置PMOS管MPb3的栅端构成运放共栅端提高增益，运放NMOS管MN3的源端、运放NMOS管MN4的源端分别与运放NMOS管MN1的漏端、运放NMOS管MN2的漏端相连，运放NMOS管MN3的漏端与运放PMOS管MP5漏端相连，运放NMOS管MN4的漏端与运放PMOS管MP6的漏端及功率管MPOWER的栅端相连；

所述运放PMOS管MP5的栅端与漏端相接构成二极管连接方式同时还与MP6栅端相连构成运放电流镜负载，运放PMOS管MP5的源端、运放PMOS管MP6的源端与低压差线性稳压器LDO上电电路提供的VLDO端相连，运放PMOS管MP5的漏端与运放NMOS管MN3的漏端相连，运放PMOS管MP6的漏端与运放NMOS管MN4的漏端及功率管MPOWER的栅端相连；

所述Cascode频率补偿电容C1为集成在片内的皮法量级MIM电容，其一端与运放NMOS管MN4的源端相连，另一端与功率级MPOWER的漏端相连，构成Cascode频率补偿结构。

根据该低压差线性稳压器LDO的设计指标要求以及应用场景，选择大尺寸高压PMOS管MPOWER作为其功率级。

如图1所示，所述功率级及其反馈电路，包括高压PMOS管MPOWER；反馈电阻R1、反馈电阻R2。其中：

所述高压PMOS管MPOWER栅端与MN4漏端相连，MPOWER源端与低压差线性稳压器LDO上电电路提供的VLDO端相连，MPOWER漏端与低压差线性稳压器LDO电压输出端VOUT相连；

所述反馈电阻R2一端与低压差线性稳压器LDO电压输出端VOUT相连，另一端与R1相连；所述反馈电阻R1一端与地，另一端与反馈电阻R2相连；反馈电阻R1与反馈电阻R2连接的公共端还与运放正输入端运放PMOS管MP4栅端相连。

如图2所示，所述低压差线性稳压器LDO上电电路，包括高压PMOS管M1、分压电阻R3、分压电阻R4、电容C2、二极管D1、二极管D2、二极管D3。其中：

所述电容C2与分压电阻R3并联，两者一端接外接输入电源电压VDD，另一端与分压电阻R4相连；

所述分压电阻R4一端与分压电阻R3相连构成分压结构，另一端与地相连；

所述高压PMOS管M1栅端与分压电阻R3、分压电阻R4公共端相连，源端与外接输入电源电压VDD相连，漏端输出VLDO为低压差线性稳压器LDO电路供电；

所述二极管D1、二极管D2、二极管D3三者依次串联，整体与高压PMOS管M1并联。

上电瞬间，电容C2使得分压电阻R4流过更大的电流，提高高压PMOS管M1栅压，使高压PMOS管M1关断，二极管电路(二极管D1、二极管D2、二极管D3)导通，使得VLDO始终低于VDD约3个二极管正向导通电压，有效防止电路上电过快导致低压差线性稳压器LDO电路击穿。随着电容C2充电，分压电阻R3与分压电阻R4形成分压电路，高压PMOS管M1栅端电压降低，高压PMOS管M1导通，二极管电路不导通，VLDO接近VDD，正常为低压差线性稳压器LDO电路供电。

本申请实施例中，所述偏置NMOS管MNb3、偏置NMOS管MNb4，偏置PMOS管MPb2，运放NMOS管MN3、运放NMOS管MN4，运放PMOS管MP2，均采用高压管以获得较高的承压能力。所述偏置NMOS管MNb1、偏置NMOS管MNb2，偏置PMOS管MPb1，运放NMOS管MN1、运放NMOS管MN2，运放PMOS管MP1、运放PMOS管MP3、运放PMOS管MP4、运放PMOS管MP5、运放PMOS管MP6，均采用普通管以获得更好的性能和更小的面积。上述所述偏置NMOS管MNb1、偏置NMOS管MNb2、偏置NMOS管MNb3、偏置NMOS管MNb4组成共源共栅电流镜；偏置PMOS管MPb1、偏置PMOS管MPb2、运放PMOS管MP1、运放PMOS管MP2组成共源共栅电流镜；所构成的共源共栅电流镜结构起到承压作用，并为误差放大器正常工作提供合适的静态工作点，具体的，其大小依所述低压差线性稳压器LDO误差放大器的电流大小及偏置状态决定。上述所述运放NMOS管MN1、运放NMOS管MN2、运放NMOS管MN3、运放NMOS管MN4、运放PMOS管MP5、运放PMOS管MP6构成折叠共源共栅误差放大器，其大小根据所述误差放大器增益，带宽、电源抑制比、响应速度、稳定性等指标确定。所述Cascode频率补偿电容C1为集成在片内的皮法量级MIM电容，根据所述误差放大器稳定性的要求确定。

所述功率级及反馈电路中，高压PMOS管MPOWER由低压差线性稳压器LDO最大输出电流大小确定。所述反馈电阻R1、反馈电阻R2大小由低压差线性稳压器LDO静态功耗指标确定，其比例由低压差线性稳压器LDO输出电压的大小与带隙基准提供的参考电压VBG共同决定。

所述上电电路中，高压PMOS管M1由低压差线性稳压器LDO最大输出电流大小确定。分压电阻R3、分压电阻R4大小由低压差线性稳压器LDO静态功耗确定、其比例由M1偏置状态决定。电容C2由上电电路所需上电时间决定。二极管D1、二极管D2、二极管D3由上电时为保护低压差线性稳压器LDO所需的压降大小确定。

在本申请实施例中，耐高压的低压差线性稳压器LDO及其上电电路原理图如图1、2所示，所述偏置NMOS管MNb1、偏置NMOS管MNb2、偏置NMOS管MNb3、偏置NMOS管MNb4；偏置PMOS管MPb1、偏置PMOS管MPb2；运放NMOS管MN1、运放NMOS管MN2；运放PMOS管MP1、运放PMOS管MP2，决定低压差线性稳压器LDO误差放大器的电流大小及偏置状态。在选择偏置时，首先是让所述低压差线性稳压器LDO误差放大器部分中的晶体管均处在饱和区，进而根据该功耗和承压需求进行调整；然后低压差线性稳压器LDO所需增益，带宽、电源抑制比、响应速度、稳定性等指标调整误差放大器输入对运放PMOS管MP3、运放PMOS管MP4，共栅端晶体管:运放NMOS管MN3、运放NMOS管MN4，电流镜负载：运放PMOS管MP5、运放PMOS管MP6来取得较好的性能；然后根据低压差线性稳压器LDO最大输出电流指标确定功率级晶体管尺寸，根据低压差线性稳压器LDO输出电压VOUT大小与带隙基准提供的参考电压VBG决定反馈电阻R1、反馈电阻R2尺寸；最后根据稳定性要求选取Cascode频率补偿电容C1；在耐高压低压差线性稳压器LDO中参数确定以后，根据其上电时的耐压表现确定上电时所需延时，并据此调节分压电阻R3、分压电阻R4；电容C1；根据上电时为保护低压差线性稳压器LDO所需的压降来选取二极管D1、二极管D2、二极管D3；最后将耐高压的低压差线性稳压器LDO及其上电路共同仿真，并根据仿真结果对器件选取进行最后调整。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种耐高压的低压差线性稳压器LDO，其特征在于包括：电流镜偏置电路、误差放大器、功率级及其反馈电路；

所述电流镜偏置电路、误差放大器、功率级及其反馈电路均与低压差线性稳压器LDO上电电路连接，低压差线性稳压器LDO上电电路用于保护电流镜偏置电路、误差放大器、功率级及其反馈电路；

所述电流镜偏置电路与所述误差放大器连接，所述误差放大器与所述功率级及其反馈电路连接，所述电流镜偏置电路用于对误差放大器提供偏置电压，功率级及其反馈电路用于对误差放大器提供稳压保护。

2.根据权利要求1所述的一种耐高压的低压差线性稳压器LDO，其特征在于：所述电流镜偏置电路包括偏置NMOS管MNb1、偏置NMOS管MNb2、偏置NMOS管MNb3、偏置NMOS管MNb4、偏置PMOS管MPb1、偏置PMOS管MPb2，偏置NMOS管MNb3的栅端与偏置NMOS管MNb3的漏端相连，偏置NMOS管MNb3的漏端与片上系统中带隙基准源的电流输出端相连，偏置NMOS管MNb3源端与偏置NMOS管MNb1漏端连接，偏置NMOS管MNb1源端与偏置NMOS管MNb1的栅端连接，偏置NMOS管MNb1的源端接地；

偏置PMOS管MPb1的源端与低压差线性稳压器LDO上电电路连接，偏置PMOS管MPb1的漏端与偏置PMOS管MPb2的源端连接，偏置PMOS管MPb2的漏端与偏置NMOS管MNb4的漏端连接，偏置NMOS管MNb4的源端与偏置NMOS管MNb2的漏端连接，偏置NMOS管MNb2的源端接地；

误差放大器包括运放PMOS管MP1、运放PMOS管MP2，偏置PMOS管MPb1的栅端与运放PMOS管MP1的栅端连接，运放PMOS管MPb2的栅端与运放PMOS管MP2的栅端连接；

误差放大器还包括运放NMOS管MN1、运放NMOS管MN2，偏置NMOS管MNb2的栅端与运放NMOS管MN1的栅端连接，运放NMOS管MN1栅端与运放NMOS管MN2栅端连接。

3.根据权利要求2所述的一种耐高压的低压差线性稳压器LDO，其特征在于：所述误差放大器还包括运放PMOS管MP3、运放PMOS管MP4、运放PMOS管MP5、运放PMOS管MP6、运放NMOS管MN3、运放NMOS管MN4，运放PMOS管MP5的源端与低压差线性稳压器LDO上电电路连接，运放PMOS管MP5的漏端与运放PMOS管MP5的栅端连接，运放PMOS管MP5的漏端还与运放NMOS管MN3的漏端连接，运放NMOS管MN3的源端与运放NMOS管MN1的漏端连接，运放NMOS管MN1的源端接地；

运放PMOS管MP6的源端连接低压差线性稳压器LDO上电电路，运放PMOS管MP6的漏端与功率级及其反馈电路连接，运放PMOS管MP6的漏端还与运放NMOS管MN4的漏端连接，运放NMOS管NP4的源端与运放NMOS管MN2的漏端连接，运放NMOS管MN2的源端接地，运放NMOS管MN2的栅端还与运放NMOS管MN1的栅端连接；

误差放大器还包括运放PMOS管MP3、运放PMOS管MP4，运放PMOS管MP3的源端与运放PMOS管MP4的源端相连，运放PMOS管MP3的漏端连接在运放NMOS管MN4源端与运放NMOS管MN2漏端之间，运放PMOS管MP1的源端与低压差线性稳压器LDO上电电路连接，运放PMOS管MP1的漏端与运放PMOS管MP2的源端连接，运放PMOS管MP2的漏端连接在运放PMOS管MP3的源端与运放PMOS管MP4的源端之间，运放PMOS管MP4的漏端连接在运放NMOS管MN3的源端与运放NMOS管MN1的漏端之间, 运放PMOS管MP4的栅端与功率级其反馈电路连接。

4.根据权利要求3所述的一种耐高压的低压差线性稳压器LDO，其特征在于：所述误差放大器还包括Cascode频率补偿电容C1，Cascode频率补偿电容C1的一端连接在运放NMOS管MN4的源端，Cascode频率补偿电容C1的另一端与功率及其反馈电路连接。

5.根据权利要求4所述的一种耐高压的低压差线性稳压器LDO，其特征在于：所述功率及其反馈电路包括功率管MPOWER、反馈电阻R1、反馈电阻R2，功率管MPOWER的源端与低压差线性稳压器LDO上电电路连接，功率管MPOWER的漏端与Cascode频率补偿电容C1连接，功率管MPOWER的栅端与运放PMOS管MP6的漏端连接，反馈电阻R2的一端与低压差线性稳压器LDO电压输出端VOUT连接，反馈电阻R2的另一端与反馈电阻R1的一端连接，反馈电阻R1的另一端接地，运放PMOS管MP4的栅端连接在反馈电阻R1与反馈电阻R2之间。

6.一种低压差线性稳压器LDO上电电路，适用于权利要求1-5任一所述的一种耐高压的低压差线性稳压器LDO，其特征在于：包括高压PMOS管M1、分压电阻R3、分压电阻R4、电容C2；二极管D1、二极管D2、二极管D3，电容C2与分压电阻R3并联，分压电阻R3一端与电源VDD连接，分压电阻R4的一端与分压电阻R3的另一端连接，分压电阻R4的另一端接地，高压PMOS管M1的源端连接电源VDD，高压PMOS管M1的栅端连接在分压电阻R3与分压电阻R4之间，高压PMOS管M1的漏端输出VLDO，二极管D1、二极管D2、二极管D3依次串联，二极管D1、二极管D2、二极管D3依次串联后与高压PMOS管M1并联，VLDO端分别与偏置NMOS管MNb1、运放PMOS管MP1、运放PMOS管MP5、运放PMOS管MP6的源端连接。

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