CN111796619A - 一种防止低压差线性稳压器输出电压过冲的电路 - Google Patents

Abstract

本发明提供一种防止低压差线性稳压器输出电压过冲的电路，所述低压差线性稳压器(LDO)包括功率管，所述电路包括防过冲单元，用于输出缓慢降低的控制电压；所述电路包括控制单元，其输入端与所述防过冲单元的输出端连接；并且，所述控制电压通过所述控制单元反馈到所述功率管的栅极，以使低压差线性稳压器的输出电压缓慢增加。本发明引入的防过冲单元和控制单元总体积远小于现有技术中并接于LDO输出端的电容，因此符合了集成电路集成度高和体积小的设计要求；并且，本发明从LDO的控制端进行主动调节，有效防止LDO的输出电压过冲，避免了输出电压过冲可能造成的元器件损坏等问题。

Description

一种防止低压差线性稳压器输出电压过冲的电路

技术领域

本发明涉及半导体集成电路的技术领域，特别是涉及一种防止低压差线性稳压器输出电压过冲的电路。

背景技术

近些年来，具有较长电池续航时间的手持式和便携式设备的高需求推动了低压电路的研究。其中，低功耗的设计对于便携式设备尤为重要。线性稳压器的电路与技术比较成熟，己有大量集成化的线性稳压器模块产品，使得线性稳压电源电路更为简洁，并广泛应用于医疗、计算机、工业基础设备及便携式产品等众多领域中。随着先进的CMOS工艺(包括65nm、40nm和28nm等等)的出现，低功耗面积小的低压差线性稳压器(Low Drop-outVoltage Regulator，LDO)具有了可实现性。

低压差线性稳压器(LDO)是电源管理芯片中不可或缺的一部分，它可以在很宽的负载电流和输入电压范围内保持稳定的输出电压，同时输入和输出压差很小。另外，LDO本身具有高效率、噪声小、成本低等特点，因此得到了广泛应用。

但是，由于本身结构的问题，LDO在上电过程中的输出电压会有瞬间过冲，这对LDO本身的寿命、负载及其各个模块造成不利影响。例如，倘若输出瞬态电压过高，LDO中有些模块可能被击穿。因此，防止LDO输出电压过冲是非常有必要的。LDO电压过冲的关键因素在于LDO中的输出端电容和对应的等效串联电阻(Equivalent Series Resistance，ESR)：在上电瞬间，输出端电容视为短路，若ESR过小，则LDO输出电压为0V，这时LDO内部负反馈电路会有一个大幅度的电压补偿，输出电压瞬间升高，引起电压过冲。对于这样的过冲现象，传统的LDO大多采用较大的片内电容甚至片外电容并联连接在LDO的输出端，来对输出电压过冲进行抑制，即通过增加电容的容量来吸收掉过冲能量，延长输出端电容的充电时间。但是，抑制LDO输出电压过冲所需连接的电容过大，会带来芯片面积较大的问题，不符合集成电路集成度高和体积小的设计要求。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种防止低压差线性稳压器输出电压过冲的电路，用于解决现有技术中使用大电容以防止电压过冲造成的集成电路集成度不高且体积过大的技术问题。

为实现上述目的及其他相关目的，本发明提供一种防止低压差线性稳压器输出电压过冲的电路，所述低压差线性稳压器包括功率管，所述电路包括：防过冲单元，用于输出缓慢降低的控制电压；控制单元，其输入端与所述防过冲单元的输出端连接；并且，所述控制电压通过所述控制单元反馈到所述功率管的栅极，以使低压差线性稳压器的输出电压缓慢增加。

于本发明的一些实施例中，所述防过冲单元包括：偏置输入端、第一NMOS管、第二NMOS管、第一电容和电源电压；其中，所述偏置输入端连接第一NMOS管的漏极和栅极；所述第一NMOS管和第二NMOS管的栅极连接；所述第一NMOS管和第二NMOS管的源极接地；所述第二NMOS管的漏极连接所述第一电容的负极；所述第一电容的正极连接所述电源电压；所述第二NMOS管的漏极为所述防过冲单元的输出端。

于本发明的一些实施例中，所述防过冲单元还包括第一PMOS管；所述第一PMOS管的漏极连接所述第一电容的负极；所述第一PMOS管的源极连接所述电源电压；所述第一PMOS管的栅极为所述防过冲单元的使能信号输入端。

于本发明的一些实施例中，所述控制单元包括第三NMOS管和第四NMOS管；其中，第三NMOS管的栅极为所述控制单元的输入端。

于本发明的一些实施例中，所述低压差线性稳压器包括运算放大器；所述运算放大器包括第五NMOS管和第六NMOS管；其中，第五NMOS管的栅极为所述运算放大器的反相输入端；第六NMOS管的栅极为所述运算放大器的同相输入端；所述第三NMOS管的源极和漏极分别与所述第五NMOS管的源极和漏极连接；所述第四NMOS管的源极和漏极分别与所述第六NMOS管的源极和漏极连接；所述第四NMOS管的源极和栅极连接。

于本发明的一些实施例中，所述运算放大器包括电流源，用于所述第五NMOS管和第六NMOS管的供电。

于本发明的一些实施例中，所述电流源包括第七NMOS管；所述第七NMOS管的漏极分别连接所述第五NMOS管和第六NMOS管的源极；所述第七NMOS管的源极接地。

于本发明的一些实施例中，所述运算放大器包括第二PMOS管和第三PMOS管；所述第二PMOS管的漏极连接所述第五NMOS管的漏极；所述第三PMOS管的漏极连接所述第六NMOS管的漏极；所述第二PMOS管和第三PMOS管的源极连接所述电源电压；所述第二PMOS管和第三PMOS管的栅极互连；所述第二PMOS管的漏极与栅极互连。

于本发明的一些实施例中，所述电路包括米勒补偿电容，其两端分别连接所述功率管的栅极和漏极，以补偿所述低压差线性稳压器的相位裕度。

于本发明的一些实施例中，所述低压差线性稳压器包括第四PMOS管，用于控制所述低压差线性稳压器在工作状态与不工作状态之间的切换。

如上所述，本发明提出的一种防止低压差线性稳压器输出电压过冲的电路，具有以下有益效果：本发明采用防过冲单元和控制单元来防止输出电压过冲，其中，防过冲单元用来产生所需的控制电压，控制单元中的晶体管把控制电压反馈给功率管，由功率管对LDO输出电压进行调节，在上电时刻起到了防止输出电压过冲的作用；本发明引入的防过冲单元和控制单元总体积远小于现有技术中并接于LDO输出端的电容，因此符合了集成电路集成度高和体积小的设计要求；并且，本发明从LDO的控制端进行主动调节，有效防止LDO的输出电压过冲，避免了输出电压过冲可能造成的元器件损坏等问题。

附图说明

图1显示为本发明实施例中传统LDO的电路示意图。

图2显示为本发明实施例中防止LDO输出电压过冲的电路示意图。

图3(a)显示为本发明实施例中防过冲单元的模块示意图。

图3(b)显示为本发明实施例中包含控制单元的LDO模块示意图。

图4显示为本发明实施例中防止LDO输出电压过冲的电路详细示意图。

图5(a)显示为本发明实施例中一仿真实验电源电压波形示意图。

图5(b)显示为本发明实施例中一仿真实验使能信号波形示意图。

图5(c)显示为本发明实施例中一仿真实验控制电压波形示意图。

图5(d)显示为本发明实施例中一仿真实验输出电压波形示意图。

图6(a)显示为本发明实施例中一仿真实验电源电压波形示意图。

图6(b)显示为本发明实施例中一仿真实验使能信号波形示意图。

图6(c)显示为本发明实施例中一仿真实验输出电压波形示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，在下述描述中，参考附图，附图描述了本发明的若干实施例。应当理解，还可使用其他实施例，并且可以在不背离本发明的精神和范围的情况下进行机械组成、结构、电气以及操作上的改变。下面的详细描述不应该被认为是限制性的，并且本发明的实施例的范围仅由公布的专利的权利要求书所限定。这里使用的术语仅是为了描述特定实施例，而并非旨在限制本发明。

再者，如同在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。应当进一步理解，术语“包含”、“包括”表明存在所述的特征、操作、元件、组件、项目、种类、和/或组，但不排除一个或多个其他特征、操作、元件、组件、项目、种类、和/或组的存在、出现或添加。此处使用的术语“或”和“和/或”被解释为包括性的，或意味着任一个或任何组合。因此，“A、B或C”或者“A、B和/或C”意味着“以下任一个：A；B；C；A和B；A和C；B和C；A、B和C”。仅当元件、功能或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。

本发明提供一种防止低压差线性稳压器输出电压过冲的电路，用于解决现有技术中使用大电容以防止电压过冲造成的集成电路集成度不高且体积过大的技术问题。

为了使本发明的目的、技术方案及优点更加清楚明白，通过下述实施例并结合附图，对本发明实施例中的技术方案进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

实施例

图1所示为本发明一实施例的传统LDO的电路示意图，其中包括运算放大器A、电源电压VDD、电容C1、功率管(Pass Device)、分压电阻R1和R2、输出电容Cout以及等效串联电阻(ESR)。图中，基准电压Vref作为运算放大器A的同相输入，运算放大器输出端连接功率管栅极；功率管源极连接电源电压，功率管漏极通过串联电阻R1和R2接地，并且功率管漏极电压即LDO的输出电压Vout，Vout经电阻R1反向输入运算放大器；电容C1分别连接功率管的栅极和漏极；ESR和Cout串联并接在功率管漏极与地之间。根据运算放大器A的虚短特性可知运由于算放大器A的同相输入基准电压Vref与反相输入电压相等；根据运算放大器A的虚断特性可知流经第一电阻R1和第二电阻R2的电流相等；因此，第一电阻R1和第二电阻R2的比例大小决定了输出电压Vout的大小，公式表示如下：

其中，Vref/R2和Vout/(R1+R2)均表示流经R1和R2的电流。

图1所示的传统LDO的电路在上电瞬间，输出端电容Cout视为短路，若ESR过小，则LDO输出电压为0V，这时LDO内部负反馈电路会有一个大幅度的电压补偿，输出电压瞬间升高，引起电压过冲，可能损坏此电路元器件和与电路输出端连接的其它元器件。

为避免上述传统LDO电路发生输出电压过冲，并且解决输出端使用电容吸收过冲能量造成模块体积过大和集成度不高的问题，提出如图2所示的本发明实施例的防止输出电压过冲的LDO结构示意图，其中包括防过冲单元21、控制单元22、功率管M61和运算放大器A。

防过冲单元21用于输出缓慢降低的控制电压。所述防过冲单元21也可如图3(a)所示，其中，IBAIS为偏置输入端，PWD为使能信号输入端，V_start为输出端，VDD为电源电压端，gnd为接地端。

控制单元22的输入端与所述防过冲单元21的输出端连接。并且，所述控制电压通过所述控制单元22反馈到所述功率管M61的栅极，以使低压差线性稳压器的输出电压缓慢增加。

功率管M61根据控制单元22反馈的控制电压调节LDO的输出电压。具体的，在上电时刻，防过冲单元21的控制电压缓慢降低，控制单元22反馈给功率管M61栅极的电压跟随此电压逐渐降低，从而控制功率管M61漏极的电压即LDO的输出电压缓慢增加，最终使LDO的输出电压趋于稳定值。

运算放大器A为差分运算放大器，LDO的输出电压Vout为运算放大器A的反向输入，基准电压Vref为运算放大器A的同相输入。输出电压Vout和基准电压Vref的差值经运算放大器A放大后，调节功率管M61的压降，从而控制LDO的输出电压Vout。

图3(b)所示为控制单元22、功率管M61和运算放大器A组成的模块示意图，其中，VDD为电源电压输入端，gnd为接地端，NBAIS_1V为同相输入端，PWD为使能信号输入端，V_start为控制电压输入端，Vout为输出电压端。

图4所示为本发明一实施例的防止输出电压过冲的LDO电路详细示意图。由图可知，所述防过冲单元21包括：偏置输入端IBAIS、第一NMOS管M79、第二NMOS管M77、第一电容C21和电源电压VDD。所述偏置输入端IBAIS连接第一NMOS管M79的漏极和栅极；所述第一NMOS管M79和第二NMOS管M77的栅极连接；所述第一NMOS管M79和第二NMOS管M77的源极接地；所述第一NMOS管M79和第二NMOS管M77构成电流镜，第二NMOS管M77镜像第一NMOS管M79的电流。所述第二NMOS管M77的漏极连接所述第一电容C21的负极；所述第一电容C21的正极连接所述电源电压VDD；所述第二NMOS管M77的漏极为所述防过冲单元21的输出端，该输出端输出控制电压V_start。

所述第一电容C21的电容量为纳法(nF)级别，而现有技术中LDO输出端并接电容的电容量一般为微法(μF)级别，两者相差有三个数量级，因此本发明提出的防止LDO输出电压过冲的电路中所需电容容量小、体积小，符合集成电路集成度高和体积小的设计要求。

本实施例较佳实施方式中，所述防过冲单元21还包括第一PMOS管M78；所述第一PMOS管M78的漏极连接所述第一电容C21的负极；所述第一PMOS管M78的源极连接所述电源电压VDD；所述第一PMOS管M78的栅极为所述防过冲单元21的使能信号输入端，使能信号表示为PWD。

本实施例较佳实施方式中，所述控制单元22包括第三NMOS管M199和第四NMOS管M200；其中，第三NMOS管M199的栅极为所述控制单元22的输入端，即所述防过冲单元21的输出电压信号V_start输入第三NMOS管M199的栅极。所述运算放大器A包括第五NMOS管M28和第六NMOS管M29；其中，第五NMOS管M28的栅极为所述运算放大器A的反相输入端；第六NMOS管M29的栅极为所述运算放大器A的同相输入端NBAIS_1V。所述第三NMOS管M199的源极和漏极分别与所述第五NMOS管M28的源极和漏极连接；所述第四NMOS管M200的源极和漏极分别与所述第六NMOS管M29的源极和漏极连接；所述第四NMOS管M200的源极和栅极连接。

本实施例较佳实施方式中，所述运算放大器A包括电流源，用于所述第五NMOS管M28和第六NMOS管M29的供电。具体的，所述电流源包括第七NMOS管M27。所述第七NMOS管M27的漏极分别连接所述第五NMOS管M28和第六NMOS管M29的源极，并且，第七NMOS管M27的源极接地，栅极连接偏置电压Φc。

本实施例较佳实施方式中，所述运算放大器A包括第二PMOS管M20和第三PMOS管M30；所述第二PMOS管M20的漏极连接所述第五NMOS管M28的漏极；所述第三PMOS管M30的漏极连接所述第六NMOS管M29的漏极；所述第二PMOS管M20和第三PMOS管M30的源极连接所述电源电压VDD；所述第二PMOS管M20和第三PMOS管M30的栅极互连；所述第二PMOS管M20的漏极与栅极互连。

如图4所示，所述功率管M61的源极连接所述电源电压VDD，功率管M61栅极与第三PMOS管M30的漏极连接，功率管M61漏极为LDO的输出端并且与第一电阻R1连接，第一电阻R1和第二电阻R2串联并接在LDO输出端与地之间，所述第一电阻R1和第二电阻R2的串接点连接所述运算放大器A的反相输入端。

本实施例较佳实施方式中，所述防止LDO输出电压过冲的电路包括米勒补偿电容C30，其两端分别连接所述功率管M61的栅极和漏极，以补偿所述低压差线性稳压器的相位裕度，提高了环路的稳定性。

本实施例较佳实施方式中，所述低压差线性稳压器包括第四PMOS管M196，用于控制所述低压差线性稳压器在工作状态与不工作状态之间的切换。如图4所示，通过使能信号PWD的输入，控制第四PMOS管M196的通断，从而控制LDO的工作状态。

具体的，图4所示电路的工作原理如下：当使能信号PWD为低电平时，第一PMOS管M78打开，控制电压V_start为高，控制单元的第三NMOS管M199管子打开，将运算放大器的负载第三PMOS管M30管的栅极电位拉低，从而把功率管M61栅极电位拉高，以使功率管M61漏极电位拉低，即LDO输出电压Vout处于零电位状态；当PWD为高电平时，第一PMOS管M78关闭，电源电压VDD对电容C21充电，V_start缓慢降低，控制电路的第三NMOS管M199管子关闭，功率管M61栅极电位逐渐降低，功率管M61漏极电位缓慢增加，使LDO输出电压Vout逐渐增大并最终趋于稳定值。

对本发明实施例提出的电路进行仿真实验，电源电压VDD从0V上升到5V，上升时间为1μs；第一PMOS管M78和第四PMOS管M196的栅极使能信号PWD从0V上升到5V，上升时间为1μs，较电源电压VDD延迟2.5μs；防过冲单元的偏置输入端IBAIS为5.003μA的直流电流源；运算放大器A的同相输入端NBAIS_1V为1V的直流电压源，即参考电压Vref为1V；电阻R1为3.11KΩ，电阻R2为1.68KΩ。

图5(a)～(d)所示分别为电源电压VDD、使能信号PWD、控制电压V_start和输出电压Vout的波形图，上述波形图表明，LDO在电源电压VDD为5V的状态下，当使能信号PWD为低电平时，控制电压V_start信号跟随电源电压VDD的变化而变化，输出电压Vout为零电位；当使能信号PWD为高电平时，即上电时刻，控制电压V_start信号缓慢降低，Vout缓缓从0V增加到稳定值2.84V。并且，测试得到电源电压VDD为5V的情况下，电路的低频PSRR为104.6dB，电源噪声很小。

图6(a)～(c)所示分别为不包含防过冲单元的LDO的电源电压VDD、使能信号PWD和输出电压Vout的波形图，其它工作条件与图5(a)～(d)相同，即电源电压VDD从0V上升到5V，上升时间为1μs；第四PMOS管M196的栅极使能信号PWD从0V上升到5V，上升时间为1μs，较电源电压VDD延迟2.5μs；防过冲单元的偏置输入端IBAIS为5.003μA的直流电流源；运算放大器A的同相输入端NBAIS_1V为1V的直流电压源，即参考电压Vref为1V；电阻R1为3.11KΩ，电阻R2为1.68KΩ。由图6(a)～(c)可知，在上电时刻，LDO输出电压发生过冲现象，且输出电压最大值基本接近电源电压的大小，若此LDO直接与其他子电路连接，极可能导致电子元件击穿、烧毁等损害电路的情况发生。

综上所述，本发明提供一种防止低压差线性稳压器输出电压过冲的电路，包含了防过冲单元和控制单元，防过冲单元用来产生所需的控制电压，控制单元把控制电压反馈给功率管，由功率管对LDO输出电压进行调节，在上电时刻起到防止输出电压过冲的作用。本发明提出的防过冲单元和控制单元总体积远小于现有技术中并接于LDO输出端的电容，因此符合了集成电路集成度高和体积小的设计要求。并且，本发明从LDO的控制端进行主动调节，有效防止LDO的输出电压过冲，避免了输出电压过冲可能造成的电路元器件的击穿、烧毁等问题，延长了自身的使用寿命。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种防止低压差线性稳压器输出电压过冲的电路，所述低压差线性稳压器包括功率管，其特征在于，所述电路包括：

防过冲单元，用于输出缓慢降低的控制电压；

控制单元，其输入端与所述防过冲单元的输出端连接；并且，所述控制电压通过所述控制单元反馈到所述功率管的栅极，以使低压差线性稳压器的输出电压缓慢增加。

2.根据权利要求1所述的电路，其特征在于，所述防过冲单元包括：偏置输入端、第一NMOS管、第二NMOS管、第一电容和电源电压；

其中，所述偏置输入端连接第一NMOS管的漏极和栅极；所述第一NMOS管和第二NMOS管的栅极连接；所述第一NMOS管和第二NMOS管的源极接地；所述第二NMOS管的漏极连接所述第一电容的负极；所述第一电容的正极连接所述电源电压；所述第二NMOS管的漏极为所述防过冲单元的输出端。

3.根据权利要求2所述的电路，其特征在于，所述防过冲单元还包括第一PMOS管；所述第一PMOS管的漏极连接所述第一电容的负极；所述第一PMOS管的源极连接所述电源电压；所述第一PMOS管的栅极为所述防过冲单元的使能信号输入端。

4.根据权利要求1所述的电路，其特征在于，所述控制单元包括第三NMOS管和第四NMOS管；其中，第三NMOS管的栅极为所述控制单元的输入端。

5.根据权利要求4所述的电路，其特征在于，所述低压差线性稳压器包括运算放大器；所述运算放大器包括第五NMOS管和第六NMOS管；其中，第五NMOS管的栅极为所述运算放大器的反相输入端；第六NMOS管的栅极为所述运算放大器的同相输入端；

所述第三NMOS管的源极和漏极分别与所述第五NMOS管的源极和漏极连接；所述第四NMOS管的源极和漏极分别与所述第六NMOS管的源极和漏极连接；所述第四NMOS管的源极和栅极连接。

6.根据权利要求5所述的电路，其特征在于，所述运算放大器包括电流源，用于所述第五NMOS管和第六NMOS管的供电。

7.根据权利要求6所述的电路，其特征在于，所述电流源包括第七NMOS管；所述第七NMOS管的漏极分别连接所述第五NMOS管和第六NMOS管的源极；所述第七NMOS管的源极接地。

8.根据权利要求5所述的电路，其特征在于，所述运算放大器包括第二PMOS管和第三PMOS管；所述第二PMOS管的漏极连接所述第五NMOS管的漏极；所述第三PMOS管的漏极连接所述第六NMOS管的漏极；所述第二PMOS管和第三PMOS管的源极连接所述电源电压；所述第二PMOS管和第三PMOS管的栅极互连；所述第二PMOS管的漏极与栅极互连。

9.根据权利要求1所述的电路，其特征在于，所述电路包括米勒补偿电容，其两端分别连接所述功率管的栅极和漏极，以补偿所述低压差线性稳压器的相位裕度。

10.根据权利要求1所述的电路，其特征在于，所述低压差线性稳压器包括第四PMOS管，用于控制所述低压差线性稳压器在工作状态与不工作状态之间的切换。

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