JP2003005848A - レギュレータ回路 - Google Patents
レギュレータ回路Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/618—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series and in parallel with the load as final control devices
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- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【課題】定常状態における消費電力を増大させることな
く、負荷電流が急激に減少した時の出力電圧の上昇を低
減できるレギュレータ回路を提供する。 【解決手段】定常状態において負荷ＩＬ１の電流が大電
流から微小電流へ急激に減少した場合、負帰還制御の応
答の遅れによってキャパシタＣＬ１に電荷が充電され、
出力電圧が目標電圧より高くなる。すると、ノードＮ３
４の電圧が低下し、ダイオード３１がオフ状態となっ
て、キャパシタ３２に電圧が保持される。これにより、
コンパレータ４２の出力がローレベルからハイレベルに
なり、ｎ型ＭＯＳトランジスタ８２がオン状態となる。
また、ノードＮ３４の電圧低下によってｎ型ＭＯＳトラ
ンジスタ５０のゲート−ソース間電圧が電圧源７１の電
圧より小さくなると、コンパレータ７２もハイレベルに
反転する。
く、負荷電流が急激に減少した時の出力電圧の上昇を低
減できるレギュレータ回路を提供する。 【解決手段】定常状態において負荷ＩＬ１の電流が大電
流から微小電流へ急激に減少した場合、負帰還制御の応
答の遅れによってキャパシタＣＬ１に電荷が充電され、
出力電圧が目標電圧より高くなる。すると、ノードＮ３
４の電圧が低下し、ダイオード３１がオフ状態となっ
て、キャパシタ３２に電圧が保持される。これにより、
コンパレータ４２の出力がローレベルからハイレベルに
なり、ｎ型ＭＯＳトランジスタ８２がオン状態となる。
また、ノードＮ３４の電圧低下によってｎ型ＭＯＳトラ
ンジスタ５０のゲート−ソース間電圧が電圧源７１の電
圧より小さくなると、コンパレータ７２もハイレベルに
反転する。
Description
【０００１】
【発明の属する技術分野】本発明は、出力電圧を所望の
電圧に制御するレギュレータ回路に関するものである。
電圧に制御するレギュレータ回路に関するものである。
【０００２】
【従来の技術】図８は、従来のシリーズレギュレータの
構成例を示す概略的な回路図である。図８に示すシリー
ズレギュレータにおいて、ｎ型ＭＯＳトランジスタのド
レインＮ１には電圧源Ｖｉｎの電圧が印加され、ソース
Ｎ２と接地ラインとの間には、キャパシタＣＬおよび電
流負荷ＩＬが接続される。
構成例を示す概略的な回路図である。図８に示すシリー
ズレギュレータにおいて、ｎ型ＭＯＳトランジスタのド
レインＮ１には電圧源Ｖｉｎの電圧が印加され、ソース
Ｎ２と接地ラインとの間には、キャパシタＣＬおよび電
流負荷ＩＬが接続される。
【０００３】また、ｎ型ＭＯＳトランジスタ１のソース
Ｎ２と接地ラインとの間には電圧検出用に抵抗２ａおよ
び抵抗２ｂが直列接続され、この接続中点Ｎ３が差動増
幅回路３の負入力端子−に接続される。差動増幅回路３
の正入力端子＋には電圧源ＶＲの電圧が印加される。こ
の正入力端子＋と負入力端子−との電圧差が差動増幅回
路３において増幅され、ｎ型ＭＯＳトランジスタ１のゲ
ートに入力される。
Ｎ２と接地ラインとの間には電圧検出用に抵抗２ａおよ
び抵抗２ｂが直列接続され、この接続中点Ｎ３が差動増
幅回路３の負入力端子−に接続される。差動増幅回路３
の正入力端子＋には電圧源ＶＲの電圧が印加される。こ
の正入力端子＋と負入力端子−との電圧差が差動増幅回
路３において増幅され、ｎ型ＭＯＳトランジスタ１のゲ
ートに入力される。
【０００４】上述した構成を有するシリーズレギュレー
タにおいて、電流負荷ＩＬに供給される出力電圧は、ｎ
型ＭＯＳトランジスタ１のソース電圧の検出値と目標値
との誤差が差動増幅回路３において増幅されてｎ型ＭＯ
Ｓトランジスタ１のゲートＮ４に負帰還されることによ
り制御される。
タにおいて、電流負荷ＩＬに供給される出力電圧は、ｎ
型ＭＯＳトランジスタ１のソース電圧の検出値と目標値
との誤差が差動増幅回路３において増幅されてｎ型ＭＯ
Ｓトランジスタ１のゲートＮ４に負帰還されることによ
り制御される。
【０００５】例えばｎ型ＭＯＳトランジスタ１のソース
電圧が上昇した場合、この電圧が抵抗２ａおよび抵抗２
ｂにより分圧された接続点Ｎ３の電圧も上昇する。これ
により差動増幅回路３の出力電圧が低下して、ｎ型ＭＯ
Ｓトランジスタ１のソース電圧は低下する。同様に、ｎ
型ＭＯＳトランジスタ１のソースＮ２の電圧が低下した
場合には、接続点Ｎ３の電圧が低下し、差動増幅回路３
の出力電圧が上昇して、ｎ型ＭＯＳトランジスタのソー
ス電圧は上昇する。このように、ｎ型ＭＯＳトランジス
タ１のソース電圧は、接続点Ｎ３の電圧と電圧源ＶＲの
電圧とがほぼ等しくなるように負帰還制御される。
電圧が上昇した場合、この電圧が抵抗２ａおよび抵抗２
ｂにより分圧された接続点Ｎ３の電圧も上昇する。これ
により差動増幅回路３の出力電圧が低下して、ｎ型ＭＯ
Ｓトランジスタ１のソース電圧は低下する。同様に、ｎ
型ＭＯＳトランジスタ１のソースＮ２の電圧が低下した
場合には、接続点Ｎ３の電圧が低下し、差動増幅回路３
の出力電圧が上昇して、ｎ型ＭＯＳトランジスタのソー
ス電圧は上昇する。このように、ｎ型ＭＯＳトランジス
タ１のソース電圧は、接続点Ｎ３の電圧と電圧源ＶＲの
電圧とがほぼ等しくなるように負帰還制御される。
【０００６】
【発明が解決しようとする課題】ところで、図８に示す
シリーズレギュレータにおいて電流負荷ＩＬによる負荷
電流が大電流から微小電流へ急激に変化すると、この負
荷電流の変化に対して出力電圧制御の応答が間に合わ
ず、電流負荷ＩＬに流れていた電流がキャパシタＣＬ１
に流れ込んでしまい、出力電圧が上昇する。キャパシタ
ＣＬが一旦充電されると、この充電電荷を放電する電流
は電流負荷ＩＬによる微小電流と電圧検出用の抵抗２ａ
および抵抗２ｂに流れる電流だけなので、キャパシタＣ
Ｌの充電電荷はなかなか放電されず、出力電圧が目標電
圧より高い状態が長時間続いてしまう。
シリーズレギュレータにおいて電流負荷ＩＬによる負荷
電流が大電流から微小電流へ急激に変化すると、この負
荷電流の変化に対して出力電圧制御の応答が間に合わ
ず、電流負荷ＩＬに流れていた電流がキャパシタＣＬ１
に流れ込んでしまい、出力電圧が上昇する。キャパシタ
ＣＬが一旦充電されると、この充電電荷を放電する電流
は電流負荷ＩＬによる微小電流と電圧検出用の抵抗２ａ
および抵抗２ｂに流れる電流だけなので、キャパシタＣ
Ｌの充電電荷はなかなか放電されず、出力電圧が目標電
圧より高い状態が長時間続いてしまう。
【０００７】このように出力電圧が目標電圧より高い状
態が続くと、例えば耐電圧の余裕が少ない部品に電圧ス
トレスがかかってしまい、動作不良や特性の劣化、故障
率の増大を引き起こす問題がある。また、例えば抵抗２
ａおよび抵抗２ｂの抵抗値を下げてキャパシタＣＬの放
電電流を大きくし、放電速度を速くさせることも可能で
あるが、この方法では出力電圧と目標電圧とが一致する
定常状態における抵抗２ａ及び２ｂでの消費電流が大き
くなってしまうので、無駄に消費電力を増大させてしま
う問題がある。
態が続くと、例えば耐電圧の余裕が少ない部品に電圧ス
トレスがかかってしまい、動作不良や特性の劣化、故障
率の増大を引き起こす問題がある。また、例えば抵抗２
ａおよび抵抗２ｂの抵抗値を下げてキャパシタＣＬの放
電電流を大きくし、放電速度を速くさせることも可能で
あるが、この方法では出力電圧と目標電圧とが一致する
定常状態における抵抗２ａ及び２ｂでの消費電流が大き
くなってしまうので、無駄に消費電力を増大させてしま
う問題がある。
【０００８】本発明はかかる事情に鑑みてなされたもの
であり、その目的は、定常状態における消費電力を増大
させることなく、負荷電流が急激に減少した時の出力電
圧の上昇を低減できるレギュレータ回路を提供すること
にある。
であり、その目的は、定常状態における消費電力を増大
させることなく、負荷電流が急激に減少した時の出力電
圧の上昇を低減できるレギュレータ回路を提供すること
にある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の第１の観点に係るレギュレータ回路は、入
力される制御信号のレベルに応じた電圧を出力する電圧
出力回路と、上記電圧出力回路の出力電圧と所望の電圧
との誤差に応じたレベルを有する上記制御信号を出力す
る制御信号出力回路と、上記出力電圧を増大させる極性
側における上記制御信号のピークレベルを、所定の減衰
速度で保持するピーク保持回路と、上記制御信号のレベ
ルと上記ピーク保持回路の保持ピークレベルとを比較
し、当該比較結果に応じて上記電圧出力回路の負荷イン
ピーダンスを変化させる負荷制御回路とを有する。
め、本発明の第１の観点に係るレギュレータ回路は、入
力される制御信号のレベルに応じた電圧を出力する電圧
出力回路と、上記電圧出力回路の出力電圧と所望の電圧
との誤差に応じたレベルを有する上記制御信号を出力す
る制御信号出力回路と、上記出力電圧を増大させる極性
側における上記制御信号のピークレベルを、所定の減衰
速度で保持するピーク保持回路と、上記制御信号のレベ
ルと上記ピーク保持回路の保持ピークレベルとを比較
し、当該比較結果に応じて上記電圧出力回路の負荷イン
ピーダンスを変化させる負荷制御回路とを有する。
【００１０】好適には、上記ピーク保持回路が、入力端
子と、出力端子と、上記入力端子と上記出力端子との間
に接続された整流素子と、上記出力端子と基準電位との
間に接続されたキャパシタと、上記出力端子に所定の定
電流を供給する定電流源とを有する。
子と、出力端子と、上記入力端子と上記出力端子との間
に接続された整流素子と、上記出力端子と基準電位との
間に接続されたキャパシタと、上記出力端子に所定の定
電流を供給する定電流源とを有する。
【００１１】更に、好適には、上記負荷制御回路が、上
記制御信号のレベルと上記保持ピークレベルとを比較し
て比較信号を出力する比較回路と、上記比較信号に応じ
て導通して上記電圧出力回路の電圧出力端から電流を引
き込むトランジスタとを有する。
記制御信号のレベルと上記保持ピークレベルとを比較し
て比較信号を出力する比較回路と、上記比較信号に応じ
て導通して上記電圧出力回路の電圧出力端から電流を引
き込むトランジスタとを有する。
【００１２】本発明の第２の観点に係わるレギュレータ
回路は、電源電圧入力端子と、出力電圧供給端子と、上
記電源電圧入力端子と上記出力電圧供給端子との間に接
続され、制御端子に印加される制御信号に応じた出力電
圧を上記出力電圧供給端子に供給する第１のトランジス
タと、上記出力電圧と所望の電圧との誤差に応じた電圧
を有する上記制御信号を出力する制御信号出力回路と、
上記出力電圧供給端子に接続され、その制御端子に印加
される信号に応じて導通して上記出力電圧供給端子から
電流を引き込む第２のトランジスタと、上記制御信号の
電圧と所定の電圧とを比較し、その比較結果に応じた信
号を上記第２のトランジスタの制御端子に供給する制御
回路とを有する。
回路は、電源電圧入力端子と、出力電圧供給端子と、上
記電源電圧入力端子と上記出力電圧供給端子との間に接
続され、制御端子に印加される制御信号に応じた出力電
圧を上記出力電圧供給端子に供給する第１のトランジス
タと、上記出力電圧と所望の電圧との誤差に応じた電圧
を有する上記制御信号を出力する制御信号出力回路と、
上記出力電圧供給端子に接続され、その制御端子に印加
される信号に応じて導通して上記出力電圧供給端子から
電流を引き込む第２のトランジスタと、上記制御信号の
電圧と所定の電圧とを比較し、その比較結果に応じた信
号を上記第２のトランジスタの制御端子に供給する制御
回路とを有する。
【００１３】好適には、上記制御回路が、上記出力電圧
供給端子の電圧を増大させる極性側における上記制御信
号のピーク電圧を所定の減衰速度で保持するピーク保持
回路を有し、上記制御信号の電圧と上記ピーク電圧との
比較結果に応じた信号を上記第２のトランジスタの制御
端子に供給する。
供給端子の電圧を増大させる極性側における上記制御信
号のピーク電圧を所定の減衰速度で保持するピーク保持
回路を有し、上記制御信号の電圧と上記ピーク電圧との
比較結果に応じた信号を上記第２のトランジスタの制御
端子に供給する。
【００１４】また、好適には、上記制御回路が、上記制
御信号の電圧と上記出力電圧供給端子の電圧とを比較
し、当該比較結果に応じた第１の比較信号を出力する第
１の比較回路と、上記出力電圧供給端子の電圧を増大さ
せる極性側における上記制御信号のピーク電圧を所定の
減衰速度で保持するピーク保持回路と、上記ピーク電圧
と上記制御信号の電圧とを比較し、当該比較結果に応じ
た第２の比較信号を出力する第２の比較回路とを有し、
上記第１の比較信号又は上記第２の比較信号を上記第２
のトランジスタの制御端子に供給する。
御信号の電圧と上記出力電圧供給端子の電圧とを比較
し、当該比較結果に応じた第１の比較信号を出力する第
１の比較回路と、上記出力電圧供給端子の電圧を増大さ
せる極性側における上記制御信号のピーク電圧を所定の
減衰速度で保持するピーク保持回路と、上記ピーク電圧
と上記制御信号の電圧とを比較し、当該比較結果に応じ
た第２の比較信号を出力する第２の比較回路とを有し、
上記第１の比較信号又は上記第２の比較信号を上記第２
のトランジスタの制御端子に供給する。
【００１５】
【発明の実施の形態】＜第１の実施形態＞以下、本発明
の第１の実施形態について、図１を参照して説明する。
図１は、本発明の第１の実施形態に係るレギュレータ回
路の構成例を示す概略的なブロック図である。図１に示
すレギュレータ回路は、電圧出力回路１０、制御信号出
力回路２０、ピーク保持回路３０および負荷制御回路４
０を有する。
の第１の実施形態について、図１を参照して説明する。
図１は、本発明の第１の実施形態に係るレギュレータ回
路の構成例を示す概略的なブロック図である。図１に示
すレギュレータ回路は、電圧出力回路１０、制御信号出
力回路２０、ピーク保持回路３０および負荷制御回路４
０を有する。
【００１６】電圧出力回路１０は、端子Ｉ１−端子Ｉ２
間に供給される電圧源Ｖｉｎの電圧を制御信号Ｓｃｏｎ
ｔのレベルに応じて変換し、端子Ｏ１−端子Ｏ２間から
出力する。図１の例において、この出力電圧がキャパシ
タＣＬ１および電流負荷ＩＬ１に印加されている。電圧
出力回路１０は、例えば、端子Ｉ１−端子Ｏ１間に接続
されるトランジスタのゲート電圧を制御することによ
り、電圧源Ｖｉｎの電圧を電圧降下させて出力するシリ
ーズレギュレータ型の回路でも良い。あるいは、スイッ
チング素子を含んだＤＣ−ＤＣコンバータなどでも良
い。
間に供給される電圧源Ｖｉｎの電圧を制御信号Ｓｃｏｎ
ｔのレベルに応じて変換し、端子Ｏ１−端子Ｏ２間から
出力する。図１の例において、この出力電圧がキャパシ
タＣＬ１および電流負荷ＩＬ１に印加されている。電圧
出力回路１０は、例えば、端子Ｉ１−端子Ｏ１間に接続
されるトランジスタのゲート電圧を制御することによ
り、電圧源Ｖｉｎの電圧を電圧降下させて出力するシリ
ーズレギュレータ型の回路でも良い。あるいは、スイッ
チング素子を含んだＤＣ−ＤＣコンバータなどでも良
い。
【００１７】制御信号出力回路２０は、電圧出力回路１
０の出力電圧を端子Ｉ１−端子Ｉ２に受けて、出力電圧
と目標電圧との誤差に応じたレベルを有する制御信号Ｓ
ｃｏｎｔを生成する。なお、制御信号Ｓｃｏｎｔのレベ
ルの変化方向は、出力電圧と目標電圧との誤差を小さく
する方向に設定される。
０の出力電圧を端子Ｉ１−端子Ｉ２に受けて、出力電圧
と目標電圧との誤差に応じたレベルを有する制御信号Ｓ
ｃｏｎｔを生成する。なお、制御信号Ｓｃｏｎｔのレベ
ルの変化方向は、出力電圧と目標電圧との誤差を小さく
する方向に設定される。
【００１８】ピーク保持回路３０は、電圧出力回路１０
の出力電圧を上昇させる極性側における制御信号Ｓｃｏ
ｎｔのピークレベルを、所定の減衰速度で保持する。例
えば、制御信号Ｓｃｏｎｔのレベルの上昇に応じて電圧
出力回路１０の出力電圧が上昇するものとすると、制御
信号Ｓｃｏｎｔのレベルが上昇する場合、ピーク保持回
路３０が保持するレベルもこれに応じて上昇する。制御
信号Ｓｃｏｎｔが上昇から低下に転ずる場合には、保持
した制御信号Ｓｃｏｎｔのピークレベルを上述の減衰速
度で徐々に減衰させながら保持する。
の出力電圧を上昇させる極性側における制御信号Ｓｃｏ
ｎｔのピークレベルを、所定の減衰速度で保持する。例
えば、制御信号Ｓｃｏｎｔのレベルの上昇に応じて電圧
出力回路１０の出力電圧が上昇するものとすると、制御
信号Ｓｃｏｎｔのレベルが上昇する場合、ピーク保持回
路３０が保持するレベルもこれに応じて上昇する。制御
信号Ｓｃｏｎｔが上昇から低下に転ずる場合には、保持
した制御信号Ｓｃｏｎｔのピークレベルを上述の減衰速
度で徐々に減衰させながら保持する。
【００１９】負荷制御回路４０は、端子Ｉ１に入力され
る制御信号Ｓｃｏｎｔのレベルと端子Ｉ２に入力される
ピーク保持回路３０の保持ピークレベルとを比較し、こ
の比較結果に応じて、電圧出力回路１０の端子Ｏ１−端
子Ｏ２間の負荷インピーダンスを変化させる。例えば、
端子Ｉ１と端子Ｉ２のレベル差が所定のしきいレベルを
超えた否かを判定し、しきいレベルを超えた場合、負荷
インピーダンスを高インピーダンスから低インピーダン
スに変化させる。また、しきいレベルを超えた状態から
超えない状態に戻った場合には、負荷インピーダンスを
低インピーダンスから高インピーダンスに変化させる。
この場合、しきいレベルを超えたか否かの判定にヒステ
リシス特性を持たせても良い。すなわち、高負荷インピ
ーダンスから低負荷インピーダンスに可変する場合と、
低負荷インピーダンスから高負荷インピーダンスに可変
する場合とで、異なるしきいレベルを持たせる。これに
より、端子Ｉ１と端子Ｉ２とのレベル差がこれらのしき
いレベル付近にあるときにノイズ等でレベル差が微小に
変動しても、この変動がしきいレベル間のレベル差を越
えるほど大きくない限り負荷インピーダンスは変化しな
いので、ノイズ等による誤動作を防止できる。
る制御信号Ｓｃｏｎｔのレベルと端子Ｉ２に入力される
ピーク保持回路３０の保持ピークレベルとを比較し、こ
の比較結果に応じて、電圧出力回路１０の端子Ｏ１−端
子Ｏ２間の負荷インピーダンスを変化させる。例えば、
端子Ｉ１と端子Ｉ２のレベル差が所定のしきいレベルを
超えた否かを判定し、しきいレベルを超えた場合、負荷
インピーダンスを高インピーダンスから低インピーダン
スに変化させる。また、しきいレベルを超えた状態から
超えない状態に戻った場合には、負荷インピーダンスを
低インピーダンスから高インピーダンスに変化させる。
この場合、しきいレベルを超えたか否かの判定にヒステ
リシス特性を持たせても良い。すなわち、高負荷インピ
ーダンスから低負荷インピーダンスに可変する場合と、
低負荷インピーダンスから高負荷インピーダンスに可変
する場合とで、異なるしきいレベルを持たせる。これに
より、端子Ｉ１と端子Ｉ２とのレベル差がこれらのしき
いレベル付近にあるときにノイズ等でレベル差が微小に
変動しても、この変動がしきいレベル間のレベル差を越
えるほど大きくない限り負荷インピーダンスは変化しな
いので、ノイズ等による誤動作を防止できる。
【００２０】ここで、上述した構成を有する図１のレギ
ュレータ回路の動作について説明する。なお以下の説明
では、例として、制御信号Ｓｃｏｎｔのレベルの上昇／
低下に応じて電圧出力回路１０の出力電圧も同様に上昇
／低下する場合について述べる。電圧出力回路１０およ
び制御信号出力回路２０は、出力電圧が目標電圧に近づ
くように制御が働く負帰還ループを形成している。すな
わち、電圧出力回路１０の出力電圧が目標電圧に比べて
高い場合、制御信号出力回路２０において制御信号Ｓｃ
ｏｎｔのレベルは低下する方向に調節され、これにより
出力電圧は低下する。また、電圧出力回路１０の出力電
圧が目標電圧に比べて低い場合、制御信号出力回路２０
において制御信号Ｓｃｏｎｔのレベルは上昇する方向に
調節され、これにより出力電圧は上昇する。
ュレータ回路の動作について説明する。なお以下の説明
では、例として、制御信号Ｓｃｏｎｔのレベルの上昇／
低下に応じて電圧出力回路１０の出力電圧も同様に上昇
／低下する場合について述べる。電圧出力回路１０およ
び制御信号出力回路２０は、出力電圧が目標電圧に近づ
くように制御が働く負帰還ループを形成している。すな
わち、電圧出力回路１０の出力電圧が目標電圧に比べて
高い場合、制御信号出力回路２０において制御信号Ｓｃ
ｏｎｔのレベルは低下する方向に調節され、これにより
出力電圧は低下する。また、電圧出力回路１０の出力電
圧が目標電圧に比べて低い場合、制御信号出力回路２０
において制御信号Ｓｃｏｎｔのレベルは上昇する方向に
調節され、これにより出力電圧は上昇する。
【００２１】このような負帰還制御が正常に働いて、出
力電圧と目標電圧とがほぼ等しくなる定常状態になる
と、制御信号Ｓｃｏｎｔのレベルがほぼ一定になる。一
方、電流負荷ＩＬ１の電流が定常状態から急激に減少す
ると、負帰還制御がこの電流変化に追従できないため、
電流負荷ＩＬ１に流れるべき電流の一部がキャパシタＣ
Ｌ１に流れ込み、出力電圧が目標電圧に比べて大きくな
る。すると、出力電圧を目標電圧に追従させる上述の負
帰還制御により、制御信号Ｓｃｏｎｔのレベルは低下す
る方向に変化する。
力電圧と目標電圧とがほぼ等しくなる定常状態になる
と、制御信号Ｓｃｏｎｔのレベルがほぼ一定になる。一
方、電流負荷ＩＬ１の電流が定常状態から急激に減少す
ると、負帰還制御がこの電流変化に追従できないため、
電流負荷ＩＬ１に流れるべき電流の一部がキャパシタＣ
Ｌ１に流れ込み、出力電圧が目標電圧に比べて大きくな
る。すると、出力電圧を目標電圧に追従させる上述の負
帰還制御により、制御信号Ｓｃｏｎｔのレベルは低下す
る方向に変化する。
【００２２】このとき、ピーク保持回路３０においては
制御信号Ｓｃｏｎｔの定常状態におけるレベルがピーク
レベルとして保持されるので、この保持ピークレベルと
制御信号Ｓｃｏｎｔのレベルとのレベル差が大きくな
る。すなわち、電流負荷ＩＬ１の電流が急激に減少する
と、負荷制御回路４０の端子Ｉ１と端子Ｉ１のレベル差
が増大する。そして、このレベル差が所定のしきいレベ
ルを超えると、負荷制御回路４０によって電圧出力回路
１０の端子Ｏ１−端子Ｏ２間のインピーダンスが高イン
ピーダンスから低インピーダンスに変化させる。これに
より、キャパシタＣＬ１に充電された電荷の放電速度が
速くなり、出力電圧は急速に低下する。
制御信号Ｓｃｏｎｔの定常状態におけるレベルがピーク
レベルとして保持されるので、この保持ピークレベルと
制御信号Ｓｃｏｎｔのレベルとのレベル差が大きくな
る。すなわち、電流負荷ＩＬ１の電流が急激に減少する
と、負荷制御回路４０の端子Ｉ１と端子Ｉ１のレベル差
が増大する。そして、このレベル差が所定のしきいレベ
ルを超えると、負荷制御回路４０によって電圧出力回路
１０の端子Ｏ１−端子Ｏ２間のインピーダンスが高イン
ピーダンスから低インピーダンスに変化させる。これに
より、キャパシタＣＬ１に充電された電荷の放電速度が
速くなり、出力電圧は急速に低下する。
【００２３】出力電圧の低下によって出力電圧が目標電
圧に近づくと、制御信号Ｓｃｏｎｔのレベルは低下から
上昇に転じて、定常状態のレベルに近づく。そして、保
持ピークレベルと制御信号Ｓｃｏｎｔのレベルとのレベ
ル差が所定のしきいレベルに達すると、負荷インピーダ
ンスは低インピーダンスから再び高インピーダンスに戻
されて、キャパシタＣＬ１の放電が停止される。そし
て、負帰還制御は再び定常状態に戻る。
圧に近づくと、制御信号Ｓｃｏｎｔのレベルは低下から
上昇に転じて、定常状態のレベルに近づく。そして、保
持ピークレベルと制御信号Ｓｃｏｎｔのレベルとのレベ
ル差が所定のしきいレベルに達すると、負荷インピーダ
ンスは低インピーダンスから再び高インピーダンスに戻
されて、キャパシタＣＬ１の放電が停止される。そし
て、負帰還制御は再び定常状態に戻る。
【００２４】以上説明したように、図１に示すレギュレ
ータ回路によれば、図８に示した従来のシリーズレギュ
レータのように出力電圧が目標電圧より高くなる状態が
長時間持続されることを防止できる。これにより、回路
の動作不良や特性の劣化、故障率の増大を防止できる。
また、出力電圧が目標電圧よりも高くなる過渡状態にお
いてのみ負荷インピーダンスを低インピーダンスに設定
し、出力電圧と目標電圧とがほぼ等しくなる定常状態に
おいては負荷インピーダンスを高インピーダンスに設定
することができるので、消費電力の増大を抑えることが
できる。
ータ回路によれば、図８に示した従来のシリーズレギュ
レータのように出力電圧が目標電圧より高くなる状態が
長時間持続されることを防止できる。これにより、回路
の動作不良や特性の劣化、故障率の増大を防止できる。
また、出力電圧が目標電圧よりも高くなる過渡状態にお
いてのみ負荷インピーダンスを低インピーダンスに設定
し、出力電圧と目標電圧とがほぼ等しくなる定常状態に
おいては負荷インピーダンスを高インピーダンスに設定
することができるので、消費電力の増大を抑えることが
できる。
【００２５】＜第２の実施形態＞次に、本発明の第２の
実施形態について、図２および図３を参照して説明す
る。第２の実施形態は、上述した第１の実施形態の構成
をより具体化したものである。
実施形態について、図２および図３を参照して説明す
る。第２の実施形態は、上述した第１の実施形態の構成
をより具体化したものである。
【００２６】図２は、本発明の第２の実施形態に係るレ
ギュレータ回路の構成例を示す概略的な回路図であり、
図２と図１の同一符号は同一の構成要素を示す。また、
ｎ型ＭＯＳトランジスタ１１は、図１における電圧出力
回路１０に対応する。抵抗２１ａ、抵抗２１ｂおよび差
動増幅回路２２を含む回路ブロックは、図１における制
御信号出力回路２０に対応する。ダイオード３１、キャ
パシタ３２および定電流回路３３を含む回路ブロック
は、図１におけるピーク保持回路３０に対応する。電圧
源４１、コンパレータ４２およびｎ型ＭＯＳトランジス
タ４３を含む回路ブロックは、図１における負荷制御回
路４０に対応する。
ギュレータ回路の構成例を示す概略的な回路図であり、
図２と図１の同一符号は同一の構成要素を示す。また、
ｎ型ＭＯＳトランジスタ１１は、図１における電圧出力
回路１０に対応する。抵抗２１ａ、抵抗２１ｂおよび差
動増幅回路２２を含む回路ブロックは、図１における制
御信号出力回路２０に対応する。ダイオード３１、キャ
パシタ３２および定電流回路３３を含む回路ブロック
は、図１におけるピーク保持回路３０に対応する。電圧
源４１、コンパレータ４２およびｎ型ＭＯＳトランジス
タ４３を含む回路ブロックは、図１における負荷制御回
路４０に対応する。
【００２７】図２において、ｎ型ＭＯＳトランジスタ１
１のドレインＮ１１には、電圧源Ｖｉｎの電圧が印加さ
れ、ソースＮ１２と接地ラインとの間には、キャパシタ
ＣＬ１および電流負荷ＩＬ１が接続される。
１のドレインＮ１１には、電圧源Ｖｉｎの電圧が印加さ
れ、ソースＮ１２と接地ラインとの間には、キャパシタ
ＣＬ１および電流負荷ＩＬ１が接続される。
【００２８】また、ｎ型ＭＯＳトランジスタ１１のソー
スＮ１２と接地ラインとの間には電圧検出用に抵抗２１
ａおよび抵抗２２ｂが直列接続され、この接続中点Ｎ１
３が差動増幅回路２２の負入力端子−に接続される。差
動増幅回路２２の正入力端子＋には電圧源ＶＲ１による
電圧が印加されており、この負入力端子−と正入力端子
＋との電圧差が増幅されて、ｎ型ＭＯＳトランジスタ１
１のゲートに入力される。
スＮ１２と接地ラインとの間には電圧検出用に抵抗２１
ａおよび抵抗２２ｂが直列接続され、この接続中点Ｎ１
３が差動増幅回路２２の負入力端子−に接続される。差
動増幅回路２２の正入力端子＋には電圧源ＶＲ１による
電圧が印加されており、この負入力端子−と正入力端子
＋との電圧差が増幅されて、ｎ型ＭＯＳトランジスタ１
１のゲートに入力される。
【００２９】また、差動増幅回路２２の出力端子Ｎ１４
は、コンパレータ４２の負入力端子−およびダイオード
３１のアノードに接続される。ダイオード３１のカソー
ドＮ１５と接地ラインとの間には、キャパシタ３２およ
び定電流回路３３が接続される。さらに、ダイオード３
１のカソードＮ１５は電圧源Ｖ４１の負端子に接続さ
れ、電圧源Ｖ４１の正端子はコンパレータ４２の正入力
端子＋に接続される。
は、コンパレータ４２の負入力端子−およびダイオード
３１のアノードに接続される。ダイオード３１のカソー
ドＮ１５と接地ラインとの間には、キャパシタ３２およ
び定電流回路３３が接続される。さらに、ダイオード３
１のカソードＮ１５は電圧源Ｖ４１の負端子に接続さ
れ、電圧源Ｖ４１の正端子はコンパレータ４２の正入力
端子＋に接続される。
【００３０】コンパレータ４２の出力端子Ｎ１６は、ｎ
型ＭＯＳトランジスタ４３のゲートに接続される。ｎ型
ＭＯＳトランジス４３のドレインは、ｎ型ＭＯＳトラン
ジスタ１１のソースＮ１３に接続され、そのソースは接
地ラインに接続される。
型ＭＯＳトランジスタ４３のゲートに接続される。ｎ型
ＭＯＳトランジス４３のドレインは、ｎ型ＭＯＳトラン
ジスタ１１のソースＮ１３に接続され、そのソースは接
地ラインに接続される。
【００３１】ここで、上述した構成を有する図２のレギ
ュレータ回路の動作について、図３に示す各部の電圧波
形／電流波形を参照しながら説明する。図３は、図２に
示すレギュレータ回路の各部における電圧波形または電
流波形のシミュレーション結果の一例を示す図であり、
縦軸は電圧値または電流値を、横軸は時間をそれぞれ表
している。また図３において、波形ＷＦ１１は電流負荷
ＩＬ１の電流波形を、波形ＷＦ１２はｎ型ＭＯＳトラン
ジスタ１１のソース電圧波形を、波形ＷＦ１３はコンパ
レータ４２の正入力端子＋の電圧波形を、波形ＷＦ１４
はコンパレータ４２の負入力端子−の電圧波形を、波形
ＷＦ１５はコンパレータ４２の出力電圧波形をそれぞれ
示す。
ュレータ回路の動作について、図３に示す各部の電圧波
形／電流波形を参照しながら説明する。図３は、図２に
示すレギュレータ回路の各部における電圧波形または電
流波形のシミュレーション結果の一例を示す図であり、
縦軸は電圧値または電流値を、横軸は時間をそれぞれ表
している。また図３において、波形ＷＦ１１は電流負荷
ＩＬ１の電流波形を、波形ＷＦ１２はｎ型ＭＯＳトラン
ジスタ１１のソース電圧波形を、波形ＷＦ１３はコンパ
レータ４２の正入力端子＋の電圧波形を、波形ＷＦ１４
はコンパレータ４２の負入力端子−の電圧波形を、波形
ＷＦ１５はコンパレータ４２の出力電圧波形をそれぞれ
示す。
【００３２】抵抗２１ａおよび抵抗２２ｂの接続中点Ｎ
１３の電圧が上昇すると、差動増幅回路２２の出力端子
Ｎ１４の電圧が低下し、これによりｎ型ＭＯＳトランジ
スタ１１のゲート電圧が低下するので、ｎ型ＭＯＳトラ
ンジスタ１１のソース電圧は低下する。また、接続中点
Ｎ１３の電圧が低下すると、差動増幅回路２２の出力端
子Ｎ１４の電圧上昇し、これによりｎ型ＭＯＳトランジ
スタ１１のゲート電圧が上昇するので、ｎ型ＭＯＳトラ
ンジスタ１１のソース電圧は上昇する。差動増幅回路２
２のゲインが十分高いものとすると、このような負帰還
の働きによって、接続中点Ｎ１３の電圧と電圧源ＶＲ１
の電圧とがほぼ等しくなるようにｎ型ＭＯＳトランジス
タ１１のソース電圧が制御される。
１３の電圧が上昇すると、差動増幅回路２２の出力端子
Ｎ１４の電圧が低下し、これによりｎ型ＭＯＳトランジ
スタ１１のゲート電圧が低下するので、ｎ型ＭＯＳトラ
ンジスタ１１のソース電圧は低下する。また、接続中点
Ｎ１３の電圧が低下すると、差動増幅回路２２の出力端
子Ｎ１４の電圧上昇し、これによりｎ型ＭＯＳトランジ
スタ１１のゲート電圧が上昇するので、ｎ型ＭＯＳトラ
ンジスタ１１のソース電圧は上昇する。差動増幅回路２
２のゲインが十分高いものとすると、このような負帰還
の働きによって、接続中点Ｎ１３の電圧と電圧源ＶＲ１
の電圧とがほぼ等しくなるようにｎ型ＭＯＳトランジス
タ１１のソース電圧が制御される。
【００３３】負帰還制御が正常に働いて、接続中点Ｎ１
３の電圧と電圧源ＶＲ１の電圧とがほぼ等しくなる定常
状態になると、差動増幅回路２２の出力電圧はほぼ一定
になる。また、ダイオード３１のカソードＮ１５の電圧
は、差動増幅回路２２の出力電圧よりダイオード３１の
順方向電圧だけ低い電圧で一定となる。ここで、電圧源
４１による電圧がダイオード３１の順方向電圧より十分
低いものとすると、コンパレータ４２の正入力端子＋の
電圧は負入力端子−の電圧よりも低くなるので、コンパ
レータの出力電圧はローレベルとなる。したがって、ｎ
型ＭＯＳトランジスタ４３はオフ状態となる。
３の電圧と電圧源ＶＲ１の電圧とがほぼ等しくなる定常
状態になると、差動増幅回路２２の出力電圧はほぼ一定
になる。また、ダイオード３１のカソードＮ１５の電圧
は、差動増幅回路２２の出力電圧よりダイオード３１の
順方向電圧だけ低い電圧で一定となる。ここで、電圧源
４１による電圧がダイオード３１の順方向電圧より十分
低いものとすると、コンパレータ４２の正入力端子＋の
電圧は負入力端子−の電圧よりも低くなるので、コンパ
レータの出力電圧はローレベルとなる。したがって、ｎ
型ＭＯＳトランジスタ４３はオフ状態となる。
【００３４】一方、電流負荷ＩＬ１の電流が定常状態か
ら急激に減少すると、負帰還制御がこの電流変化に追従
できないため、電流負荷ＩＬ１に流れる電流の一部がキ
ャパシタＣＬ１に流れ込み、ｎ型ＭＯＳトランジスタ１
１のソース電圧が上昇する。例えば、電流負荷ＩＬ１の
電流が３Ａから０Ａに急減する図３の時刻Ｔ１２におい
て、ノードＮ１２の電圧波形ＷＦ１２は僅かに上昇して
いる。
ら急激に減少すると、負帰還制御がこの電流変化に追従
できないため、電流負荷ＩＬ１に流れる電流の一部がキ
ャパシタＣＬ１に流れ込み、ｎ型ＭＯＳトランジスタ１
１のソース電圧が上昇する。例えば、電流負荷ＩＬ１の
電流が３Ａから０Ａに急減する図３の時刻Ｔ１２におい
て、ノードＮ１２の電圧波形ＷＦ１２は僅かに上昇して
いる。
【００３５】ノードＮ１２の電圧上昇に伴って接続中点
Ｎ１３の電圧が上昇すると、差動増幅回路２２の出力電
圧は低下する方向に変化する。そして、差動増幅回路２
２の出力端子Ｎ１４とダイオード３１のカソードＮ１５
との電位差がダイオードの順方向電圧より小さくなる
と、ダイオード３１がオフ状態となってキャパシタ３２
の電圧が保持される。このキャパシタ３２の保持電圧
は、定電流回路３３の放電によって一定の速度で低下す
る。例えば、図１３の時刻Ｔ１２から時刻Ｔ１４にかけ
ての期間において、コンパレータ４２の正入力端子＋の
電圧波形ＷＦ１３が低下する速度は、負入力端子−の電
圧波形ＷＦ１４が低下する速度より遅くなっているが、
その他の期間において電圧波形ＷＦ１３および電圧波形
ＷＦ１４の変化速度はほぼ等しくなっている。これは、
時刻Ｔ１２から時刻Ｔ１４にかけての期間において、ダ
イオード３１がオフ状態となっていることを示してい
る。
Ｎ１３の電圧が上昇すると、差動増幅回路２２の出力電
圧は低下する方向に変化する。そして、差動増幅回路２
２の出力端子Ｎ１４とダイオード３１のカソードＮ１５
との電位差がダイオードの順方向電圧より小さくなる
と、ダイオード３１がオフ状態となってキャパシタ３２
の電圧が保持される。このキャパシタ３２の保持電圧
は、定電流回路３３の放電によって一定の速度で低下す
る。例えば、図１３の時刻Ｔ１２から時刻Ｔ１４にかけ
ての期間において、コンパレータ４２の正入力端子＋の
電圧波形ＷＦ１３が低下する速度は、負入力端子−の電
圧波形ＷＦ１４が低下する速度より遅くなっているが、
その他の期間において電圧波形ＷＦ１３および電圧波形
ＷＦ１４の変化速度はほぼ等しくなっている。これは、
時刻Ｔ１２から時刻Ｔ１４にかけての期間において、ダ
イオード３１がオフ状態となっていることを示してい
る。
【００３６】また、差動増幅回路２２の出力電圧の低下
によってコンパレータ４２の負入力端子−の電圧が低下
し、キャパシタ３２によって保持された正入力端子＋の
電圧よりも低くなると、コンパレータ４２の出力電圧は
ローレベルからハイレベルに変化して、ｎ型ＭＯＳトラ
ンジスタ４３がオン状態となる（時刻Ｔ１３）。これに
より、キャパシタＣＬ１に充電された正電荷がｎ型ＭＯ
Ｓトランジスタ４３を介して接地ラインへ放電され、ｎ
型ＭＯＳトランジスタ１１のソース電圧は急速に低下す
る。
によってコンパレータ４２の負入力端子−の電圧が低下
し、キャパシタ３２によって保持された正入力端子＋の
電圧よりも低くなると、コンパレータ４２の出力電圧は
ローレベルからハイレベルに変化して、ｎ型ＭＯＳトラ
ンジスタ４３がオン状態となる（時刻Ｔ１３）。これに
より、キャパシタＣＬ１に充電された正電荷がｎ型ＭＯ
Ｓトランジスタ４３を介して接地ラインへ放電され、ｎ
型ＭＯＳトランジスタ１１のソース電圧は急速に低下す
る。
【００３７】ｎ型ＭＯＳトランジスタ１１のソース電圧
の低下によって接続中点Ｎ１３の電圧が電圧源ＶＲ１の
電圧に近づくと、差動増幅回路２２の出力電圧は低下か
ら上昇に転じる。そして、コンパレータ４２の負入力端
子−の電圧が正入力端子の電圧よりも高くなると、コン
パレータ４２の出力電圧はハイレベルからローレベルに
なり、ｎ型ＭＯＳトランジスタ４３はオフ状態となっ
て、キャパシタＣＬ１の放電が停止される（時刻Ｔ１
４）。そして、負帰還制御は再び定常状態に戻る。
の低下によって接続中点Ｎ１３の電圧が電圧源ＶＲ１の
電圧に近づくと、差動増幅回路２２の出力電圧は低下か
ら上昇に転じる。そして、コンパレータ４２の負入力端
子−の電圧が正入力端子の電圧よりも高くなると、コン
パレータ４２の出力電圧はハイレベルからローレベルに
なり、ｎ型ＭＯＳトランジスタ４３はオフ状態となっ
て、キャパシタＣＬ１の放電が停止される（時刻Ｔ１
４）。そして、負帰還制御は再び定常状態に戻る。
【００３８】以上説明したように、図２に示すレギュレ
ータ回路によれば、図８に示した従来のシリーズレギュ
レータのように出力電圧が目標電圧より高くなる状態が
長時間持続されることを防止できる。これにより、回路
の動作不良や特性の劣化、故障率の増大を防止できる。
また、出力電圧が目標電圧よりも高くなる過渡状態にお
いてのみｎ型ＭＯＳトランジスタ４３をオン状態に設定
し、出力電圧と目標電圧とがほぼ等しくなる定常状態に
おいてはｎ型ＭＯＳトランジスタをオフ状態に設定する
ことができるので、消費電力の増大を抑えることができ
る。
ータ回路によれば、図８に示した従来のシリーズレギュ
レータのように出力電圧が目標電圧より高くなる状態が
長時間持続されることを防止できる。これにより、回路
の動作不良や特性の劣化、故障率の増大を防止できる。
また、出力電圧が目標電圧よりも高くなる過渡状態にお
いてのみｎ型ＭＯＳトランジスタ４３をオン状態に設定
し、出力電圧と目標電圧とがほぼ等しくなる定常状態に
おいてはｎ型ＭＯＳトランジスタをオフ状態に設定する
ことができるので、消費電力の増大を抑えることができ
る。
【００３９】なお、コンパレータ４２には、ヒステリシ
ス特性を持たせても良い。すなわち、コンパレータ４２
の出力電圧がローレベルからハイレベルに変化する場合
における入力端子間のしきい電圧と、ハイレベルからロ
ーレベルに変化する場合における入力端子間のしきい電
圧とを異なる電圧に設定しても良い。これにより、コン
パレータ４２の入力端子間電圧がこれらのしきい電圧付
近にあるときにノイズ等の影響で入力端子間電圧が微小
に変動しても、この変動がしきい電圧間の電圧差を越え
るほど大きくない限りコンパレータ４２の出力レベルが
反転することはないので、ノイズ等による誤動作を防止
できる。
ス特性を持たせても良い。すなわち、コンパレータ４２
の出力電圧がローレベルからハイレベルに変化する場合
における入力端子間のしきい電圧と、ハイレベルからロ
ーレベルに変化する場合における入力端子間のしきい電
圧とを異なる電圧に設定しても良い。これにより、コン
パレータ４２の入力端子間電圧がこれらのしきい電圧付
近にあるときにノイズ等の影響で入力端子間電圧が微小
に変動しても、この変動がしきい電圧間の電圧差を越え
るほど大きくない限りコンパレータ４２の出力レベルが
反転することはないので、ノイズ等による誤動作を防止
できる。
【００４０】＜第３の実施形態＞次に、本発明の第３の
実施形態について説明する。図２に示すレギュレータ回
路においては、ｎ型ＭＯＳトランジスタ１１のゲート電
圧をピーク保持回路で保持し、この保持した電圧と実際
のゲート電圧とを比較することによって、負荷急変時の
出力電圧上昇を検出している。これに対し本実施形態で
は、出力トランジスタのゲート電圧とソース電圧とを比
較することによって負荷急変時の出力電圧上昇を検出す
る。
実施形態について説明する。図２に示すレギュレータ回
路においては、ｎ型ＭＯＳトランジスタ１１のゲート電
圧をピーク保持回路で保持し、この保持した電圧と実際
のゲート電圧とを比較することによって、負荷急変時の
出力電圧上昇を検出している。これに対し本実施形態で
は、出力トランジスタのゲート電圧とソース電圧とを比
較することによって負荷急変時の出力電圧上昇を検出す
る。
【００４１】図４は、本発明の第３の実施形態に係るレ
ギュレータ回路の構成例を示す概略的なブロック図であ
る。図４に示すレギュレータ回路は、ｎ型ＭＯＳトラン
ジスタ５０、制御信号出力回路６０および負荷制御回路
７０を有する。
ギュレータ回路の構成例を示す概略的なブロック図であ
る。図４に示すレギュレータ回路は、ｎ型ＭＯＳトラン
ジスタ５０、制御信号出力回路６０および負荷制御回路
７０を有する。
【００４２】ｎ型ＭＯＳトランジスタ５０は、ドレイン
Ｎ２１に電圧源Ｖｉｎの電圧が印加され、ソースＮ２２
と接地ラインとの間にキャパシタＣＬ１および電流負荷
ＩＬ１が接続される。また、ｎ型ＭＯＳトランジスタ５
０のゲートには、制御信号出力回路６０による制御信号
Ｓｃｏｎｔが入力される。
Ｎ２１に電圧源Ｖｉｎの電圧が印加され、ソースＮ２２
と接地ラインとの間にキャパシタＣＬ１および電流負荷
ＩＬ１が接続される。また、ｎ型ＭＯＳトランジスタ５
０のゲートには、制御信号出力回路６０による制御信号
Ｓｃｏｎｔが入力される。
【００４３】制御信号出力回路６０は、ｎ型ＭＯＳトラ
ンジスタ５０のソースＮ２２の電圧を入力し、このソー
ス電圧と目標電圧との誤差に応じたレベルを有する制御
信号Ｓｃｏｎｔを生成する。なお、制御信号Ｓｃｏｎｔ
のレベルの変化方向は、ソースＮ２２の電圧と目標電圧
との誤差を小さくする方向に設定される。
ンジスタ５０のソースＮ２２の電圧を入力し、このソー
ス電圧と目標電圧との誤差に応じたレベルを有する制御
信号Ｓｃｏｎｔを生成する。なお、制御信号Ｓｃｏｎｔ
のレベルの変化方向は、ソースＮ２２の電圧と目標電圧
との誤差を小さくする方向に設定される。
【００４４】負荷制御回路７０は、端子Ｉ１に入力され
るｎ型ＭＯＳトランジスタ５０のソース電圧と、端子Ｉ
２に入力されるｎ型ＭＯＳトランジスタ５０のゲート電
圧とを比較し、この比較結果に応じて、ｎ型ＭＯＳトラ
ンジスタ５０のソースＮ２２と接地ラインとの間の負荷
インピーダンスを変化させる。例えば、端子Ｉ１と端子
Ｉ２のレベル差が所定のしきいレベルを超えた否かを判
定し、しきいレベルを超えた場合、負荷インピーダンス
を高インピーダンスから低インピーダンスに変化させ
る。また、しきいレベルを超えた状態から超えない状態
に戻った場合には、負荷インピーダンスを低インピーダ
ンスから高インピーダンスに変化させる。この場合、し
きいレベルを超えたか否かの判定にヒステリシス特性を
持たせても良い。すなわち、高負荷インピーダンスから
低負荷インピーダンスに可変する場合と、低負荷インピ
ーダンスから高負荷インピーダンスに可変する場合と
で、異なるしきいレベルを持たせる。これにより、端子
Ｉ１と端子Ｉ２とのレベル差がこれらのしきいレベル付
近にあるときにノイズ等でレベル差が微小に変動して
も、この変動がしきいレベル間のレベル差を越えるほど
大きくない限り負荷インピーダンスは変化しないので、
ノイズ等による誤動作を防止できる。
るｎ型ＭＯＳトランジスタ５０のソース電圧と、端子Ｉ
２に入力されるｎ型ＭＯＳトランジスタ５０のゲート電
圧とを比較し、この比較結果に応じて、ｎ型ＭＯＳトラ
ンジスタ５０のソースＮ２２と接地ラインとの間の負荷
インピーダンスを変化させる。例えば、端子Ｉ１と端子
Ｉ２のレベル差が所定のしきいレベルを超えた否かを判
定し、しきいレベルを超えた場合、負荷インピーダンス
を高インピーダンスから低インピーダンスに変化させ
る。また、しきいレベルを超えた状態から超えない状態
に戻った場合には、負荷インピーダンスを低インピーダ
ンスから高インピーダンスに変化させる。この場合、し
きいレベルを超えたか否かの判定にヒステリシス特性を
持たせても良い。すなわち、高負荷インピーダンスから
低負荷インピーダンスに可変する場合と、低負荷インピ
ーダンスから高負荷インピーダンスに可変する場合と
で、異なるしきいレベルを持たせる。これにより、端子
Ｉ１と端子Ｉ２とのレベル差がこれらのしきいレベル付
近にあるときにノイズ等でレベル差が微小に変動して
も、この変動がしきいレベル間のレベル差を越えるほど
大きくない限り負荷インピーダンスは変化しないので、
ノイズ等による誤動作を防止できる。
【００４５】ここで、上述した構成を有する図４のレギ
ュレータ回路の動作について説明する。ｎ型ＭＯＳトラ
ンジスタ５０のソース電圧が目標電圧に比べて高い場
合、制御信号出力回路６０において制御信号Ｓｃｏｎｔ
のレベルは低下する方向に調節され、これによりソース
電圧は低下する。また、ｎ型ＭＯＳトランジスタ５０の
ソース電圧が目標電圧に比べて低い場合、制御信号出力
回路６０において制御信号Ｓｃｏｎｔのレベルは上昇す
る方向に調節され、これにより出力電圧は上昇する。こ
のような負帰還制御により、定常状態において、ｎ型Ｍ
ＯＳトランジスタ５０のソース電圧と目標電圧とがほぼ
等しくなる。
ュレータ回路の動作について説明する。ｎ型ＭＯＳトラ
ンジスタ５０のソース電圧が目標電圧に比べて高い場
合、制御信号出力回路６０において制御信号Ｓｃｏｎｔ
のレベルは低下する方向に調節され、これによりソース
電圧は低下する。また、ｎ型ＭＯＳトランジスタ５０の
ソース電圧が目標電圧に比べて低い場合、制御信号出力
回路６０において制御信号Ｓｃｏｎｔのレベルは上昇す
る方向に調節され、これにより出力電圧は上昇する。こ
のような負帰還制御により、定常状態において、ｎ型Ｍ
ＯＳトランジスタ５０のソース電圧と目標電圧とがほぼ
等しくなる。
【００４６】一方、電流負荷ＩＬ１の電流が定常状態か
ら急激に減少すると、負帰還制御がこの電流変化に追従
できないため、電流負荷ＩＬ１に流れるべき電流の一部
がキャパシタＣＬ１に流れ込み、ｎ型ＭＯＳトランジス
タ５０のソース電圧が目標電圧に比べて大きくなる。す
ると、ソース電圧を目標電圧に追従させる上述の負帰還
制御により、制御信号Ｓｃｏｎｔの電圧は低下する方向
に変化する。
ら急激に減少すると、負帰還制御がこの電流変化に追従
できないため、電流負荷ＩＬ１に流れるべき電流の一部
がキャパシタＣＬ１に流れ込み、ｎ型ＭＯＳトランジス
タ５０のソース電圧が目標電圧に比べて大きくなる。す
ると、ソース電圧を目標電圧に追従させる上述の負帰還
制御により、制御信号Ｓｃｏｎｔの電圧は低下する方向
に変化する。
【００４７】制御信号Ｓｃｏｎｔの電圧が低下して、ｎ
型ＭＯＳトランジスタ５０のゲート−ソース間電圧が低
下し、ｎ型ＭＯＳトランジスタ５０のしきい電圧よりも
低くなると、ｎ型ＭＯＳトランジスタ５０はオフ状態と
なる。そして、制御信号Ｓｃｏｎｔの電圧が更に低下
し、端子Ｉ１と端子Ｉ２のレベル差が所定のしきいレベ
ルを超えると、負荷インピーダンスが高インピーダンス
から低インピーダンスに変化する。これにより、キャパ
シタＣＬ１に充電された電荷の放電速度が速くなり、ｎ
型ＭＯＳトランジスタ５０のソース電圧は急速に低下す
る。
型ＭＯＳトランジスタ５０のゲート−ソース間電圧が低
下し、ｎ型ＭＯＳトランジスタ５０のしきい電圧よりも
低くなると、ｎ型ＭＯＳトランジスタ５０はオフ状態と
なる。そして、制御信号Ｓｃｏｎｔの電圧が更に低下
し、端子Ｉ１と端子Ｉ２のレベル差が所定のしきいレベ
ルを超えると、負荷インピーダンスが高インピーダンス
から低インピーダンスに変化する。これにより、キャパ
シタＣＬ１に充電された電荷の放電速度が速くなり、ｎ
型ＭＯＳトランジスタ５０のソース電圧は急速に低下す
る。
【００４８】ｎ型ＭＯＳトランジスタ５０のソース電圧
が目標電圧に近づくと、制御信号Ｓｃｏｎｔのレベルは
低下から上昇に転じて、定常状態のレベルに近づく。そ
して、負荷制御回路７０の端子Ｉ１と端子Ｉ２のレベル
差が所定のしきいレベルに達すると、負荷インピーダン
スは低インピーダンスから再び高インピーダンスに戻さ
れて、キャパシタＣＬ１の放電が停止される。そして、
負帰還制御は再び定常状態に戻る。
が目標電圧に近づくと、制御信号Ｓｃｏｎｔのレベルは
低下から上昇に転じて、定常状態のレベルに近づく。そ
して、負荷制御回路７０の端子Ｉ１と端子Ｉ２のレベル
差が所定のしきいレベルに達すると、負荷インピーダン
スは低インピーダンスから再び高インピーダンスに戻さ
れて、キャパシタＣＬ１の放電が停止される。そして、
負帰還制御は再び定常状態に戻る。
【００４９】以上説明したように、図４に示すレギュレ
ータ回路によれば、図８に示した従来のシリーズレギュ
レータのように出力電圧が目標電圧より高くなる状態が
長時間持続されることを防止できる。これにより、回路
の動作不良や特性の劣化、故障率の増大を防止できる。
また、出力電圧が目標電圧よりも高くなる過渡状態にお
いてのみ負荷インピーダンスを低インピーダンスに設定
し、出力電圧と目標電圧とがほぼ等しくなる定常状態に
おいては負荷インピーダンスを高インピーダンスに設定
することができ、消費電力の増大を抑えることができ
る。
ータ回路によれば、図８に示した従来のシリーズレギュ
レータのように出力電圧が目標電圧より高くなる状態が
長時間持続されることを防止できる。これにより、回路
の動作不良や特性の劣化、故障率の増大を防止できる。
また、出力電圧が目標電圧よりも高くなる過渡状態にお
いてのみ負荷インピーダンスを低インピーダンスに設定
し、出力電圧と目標電圧とがほぼ等しくなる定常状態に
おいては負荷インピーダンスを高インピーダンスに設定
することができ、消費電力の増大を抑えることができ
る。
【００５０】＜第４の実施形態＞次に、本発明の第４の
実施形態について、図５および図６を参照して説明す
る。第４の実施形態は、上述した第３の実施形態の構成
をより具体化したものである。
実施形態について、図５および図６を参照して説明す
る。第４の実施形態は、上述した第３の実施形態の構成
をより具体化したものである。
【００５１】図５は、本発明の第４の実施形態に係るレ
ギュレータ回路の構成例を示す概略的な回路図であり、
図５と図４の同一符号は同一の構成要素を示す。なお、
抵抗６１ａ、抵抗６１ｂおよび差動増幅回路６２を含む
回路ブロックは、図４における制御信号出力回路６０に
対応する。電圧源７１、コンパレータ７２およびｎ型Ｍ
ＯＳトランジスタ７３を含む回路ブロックは、図４にお
ける負荷制御回路７０に対応する。
ギュレータ回路の構成例を示す概略的な回路図であり、
図５と図４の同一符号は同一の構成要素を示す。なお、
抵抗６１ａ、抵抗６１ｂおよび差動増幅回路６２を含む
回路ブロックは、図４における制御信号出力回路６０に
対応する。電圧源７１、コンパレータ７２およびｎ型Ｍ
ＯＳトランジスタ７３を含む回路ブロックは、図４にお
ける負荷制御回路７０に対応する。
【００５２】図５において、ｎ型ＭＯＳトランジスタ５
０のソースＮ２２と接地ラインとの間には電圧検出用に
抵抗６１ａおよび抵抗６１ｂが直列接続され、この接続
中点Ｎ２３が差動増幅回路６２の負入力端子−に接続さ
れる。差動増幅回路６２の正入力端子＋には電圧源ＶＲ
２による電圧が印加されており、この負入力端子−と正
入力端子＋との電圧差が増幅されて、ｎ型ＭＯＳトラン
ジスタ５０のゲートＮ２４に入力される。
０のソースＮ２２と接地ラインとの間には電圧検出用に
抵抗６１ａおよび抵抗６１ｂが直列接続され、この接続
中点Ｎ２３が差動増幅回路６２の負入力端子−に接続さ
れる。差動増幅回路６２の正入力端子＋には電圧源ＶＲ
２による電圧が印加されており、この負入力端子−と正
入力端子＋との電圧差が増幅されて、ｎ型ＭＯＳトラン
ジスタ５０のゲートＮ２４に入力される。
【００５３】コンパレータ７２の負入力端子−はｎ型Ｍ
ＯＳトランジスタ５０のゲートＮ２４に接続され、正入
力端子＋は電圧源７１の正端子から負端子を介してｎ型
ＭＯＳトランジスタ５０のソースＮ２２に接続される。
また、コンパレータ７２の出力電圧はｎ型ＭＯＳトラン
ジスタ７３のゲートＮ２５に入力される。ｎ型ＭＯＳト
ランジスタ７３のドレインは、ｎ型ＭＯＳトランジスタ
５０のソースＮ２２に接続され、ソースは接地ラインに
接続される。
ＯＳトランジスタ５０のゲートＮ２４に接続され、正入
力端子＋は電圧源７１の正端子から負端子を介してｎ型
ＭＯＳトランジスタ５０のソースＮ２２に接続される。
また、コンパレータ７２の出力電圧はｎ型ＭＯＳトラン
ジスタ７３のゲートＮ２５に入力される。ｎ型ＭＯＳト
ランジスタ７３のドレインは、ｎ型ＭＯＳトランジスタ
５０のソースＮ２２に接続され、ソースは接地ラインに
接続される。
【００５４】ここで、上述した構成を有する図５のレギ
ュレータ回路の動作について、図６に示す各部の電圧波
形／電流波形を参照しながら説明する。図６は、図５に
示すレギュレータ回路の各部における電圧波形または電
流波形のシミュレーション結果の一例を示す図であり、
縦軸は電圧値または電流値を、横軸は時間をそれぞれ表
している。また図６において、波形ＷＦ２１は電流負荷
ＩＬ１の電流波形を、波形ＷＦ２２はｎ型ＭＯＳトラン
ジスタ５０のソース電圧波形を、波形ＷＦ２３はｎ型Ｍ
ＯＳトランジスタ５０のゲート電圧波形を、波形ＷＦ２
４はコンパレータ７２の出力電圧波形をそれぞれ示す。
ュレータ回路の動作について、図６に示す各部の電圧波
形／電流波形を参照しながら説明する。図６は、図５に
示すレギュレータ回路の各部における電圧波形または電
流波形のシミュレーション結果の一例を示す図であり、
縦軸は電圧値または電流値を、横軸は時間をそれぞれ表
している。また図６において、波形ＷＦ２１は電流負荷
ＩＬ１の電流波形を、波形ＷＦ２２はｎ型ＭＯＳトラン
ジスタ５０のソース電圧波形を、波形ＷＦ２３はｎ型Ｍ
ＯＳトランジスタ５０のゲート電圧波形を、波形ＷＦ２
４はコンパレータ７２の出力電圧波形をそれぞれ示す。
【００５５】抵抗６１ａおよび抵抗６１ｂの接続中点Ｎ
２３の電圧が上昇すると、差動増幅回路６２の出力端子
Ｎ２４の電圧は低下し、これによりｎ型ＭＯＳトランジ
スタ５０のゲート電圧が低下するので、ｎ型ＭＯＳトラ
ンジスタ５０のソース電圧は低下する。また、接続中点
Ｎ２３の電圧が低下すると、差動増幅回路６２の出力端
子Ｎ２４の電圧は上昇し、これによりｎ型ＭＯＳトラン
ジスタ５０のゲート電圧が上昇するので、ｎ型ＭＯＳト
ランジスタ５０のソース電圧は上昇する。差動増幅回路
６２のゲインが十分高いものとすると、このような負帰
還の働きによって、接続中点Ｎ２３の電圧と電圧源ＶＲ
２の電圧とがほぼ等しくなるようにｎ型ＭＯＳトランジ
スタ５０のソース電圧が制御される。
２３の電圧が上昇すると、差動増幅回路６２の出力端子
Ｎ２４の電圧は低下し、これによりｎ型ＭＯＳトランジ
スタ５０のゲート電圧が低下するので、ｎ型ＭＯＳトラ
ンジスタ５０のソース電圧は低下する。また、接続中点
Ｎ２３の電圧が低下すると、差動増幅回路６２の出力端
子Ｎ２４の電圧は上昇し、これによりｎ型ＭＯＳトラン
ジスタ５０のゲート電圧が上昇するので、ｎ型ＭＯＳト
ランジスタ５０のソース電圧は上昇する。差動増幅回路
６２のゲインが十分高いものとすると、このような負帰
還の働きによって、接続中点Ｎ２３の電圧と電圧源ＶＲ
２の電圧とがほぼ等しくなるようにｎ型ＭＯＳトランジ
スタ５０のソース電圧が制御される。
【００５６】接続中点Ｎ２３の電圧と電圧源ＶＲ２の電
圧とがほぼ等しくなる定常状態において、ｎ型ＭＯＳト
ランジスタ５０のゲート−ソース間電圧は、おおむねｎ
型ＭＯＳトランジスタ５０のしきい電圧付近にある。こ
のときのゲート−ソース間電圧より電圧源Ｖ７１の電圧
が低いとすると、コンパレータ７２の負入力端子−の電
圧は正入力端子＋より高くなり、コンパレータ７２の出
力電圧はローレベルとなる。したがって、定常状態にお
いて、ｎ型ＭＯＳトランジスタ７３はオフ状態となる。
圧とがほぼ等しくなる定常状態において、ｎ型ＭＯＳト
ランジスタ５０のゲート−ソース間電圧は、おおむねｎ
型ＭＯＳトランジスタ５０のしきい電圧付近にある。こ
のときのゲート−ソース間電圧より電圧源Ｖ７１の電圧
が低いとすると、コンパレータ７２の負入力端子−の電
圧は正入力端子＋より高くなり、コンパレータ７２の出
力電圧はローレベルとなる。したがって、定常状態にお
いて、ｎ型ＭＯＳトランジスタ７３はオフ状態となる。
【００５７】一方、電流負荷ＩＬ１の電流が定常状態か
ら急激に減少すると、負帰還制御がこの電流変化に追従
できないため、電流負荷ＩＬ１に流れるべき電流の一部
がキャパシタＣＬ１に流れ込み、ｎ型ＭＯＳトランジス
タ５０のソース電圧が上昇する。例えば、電流負荷ＩＬ
１の電流が３Ａから０Ａに急減する図６の時刻Ｔ２２に
おいて、ｎ型ＭＯＳトランジスタ５０のソース電圧波形
ＷＦ２２は僅かに上昇している。
ら急激に減少すると、負帰還制御がこの電流変化に追従
できないため、電流負荷ＩＬ１に流れるべき電流の一部
がキャパシタＣＬ１に流れ込み、ｎ型ＭＯＳトランジス
タ５０のソース電圧が上昇する。例えば、電流負荷ＩＬ
１の電流が３Ａから０Ａに急減する図６の時刻Ｔ２２に
おいて、ｎ型ＭＯＳトランジスタ５０のソース電圧波形
ＷＦ２２は僅かに上昇している。
【００５８】ｎ型ＭＯＳトランジスタ５０のソース電圧
の上昇に伴って接続中点Ｎ２３の電圧が上昇すると、差
動増幅回路６２の出力電圧は低下する方向に変化する。
これによりｎ型ＭＯＳトランジスタ５０のゲート−ソー
ス間電圧が低下し、ｎ型ＭＯＳトランジスタ５０のしき
い電圧よりも低くなると、ｎ型ＭＯＳトランジスタ５０
はオフ状態となる。そして、差動増幅回路６２の出力電
圧が更に低下し、コンパレータ７２の負入力端子−の電
圧が正入力端子＋より低くなると、コンパレータ７２の
出力電圧がローレベルからハイレベルに変化し、ｎ型Ｍ
ＯＳトランジスタ７３がオン状態となる（時刻Ｔ２
３）。これにより、キャパシタＣＬ１に充電された正電
荷がｎ型ＭＯＳトランジスタ７３を介して接地ラインへ
放電され、ｎ型ＭＯＳトランジスタ５０のソース電圧は
急速に低下する。
の上昇に伴って接続中点Ｎ２３の電圧が上昇すると、差
動増幅回路６２の出力電圧は低下する方向に変化する。
これによりｎ型ＭＯＳトランジスタ５０のゲート−ソー
ス間電圧が低下し、ｎ型ＭＯＳトランジスタ５０のしき
い電圧よりも低くなると、ｎ型ＭＯＳトランジスタ５０
はオフ状態となる。そして、差動増幅回路６２の出力電
圧が更に低下し、コンパレータ７２の負入力端子−の電
圧が正入力端子＋より低くなると、コンパレータ７２の
出力電圧がローレベルからハイレベルに変化し、ｎ型Ｍ
ＯＳトランジスタ７３がオン状態となる（時刻Ｔ２
３）。これにより、キャパシタＣＬ１に充電された正電
荷がｎ型ＭＯＳトランジスタ７３を介して接地ラインへ
放電され、ｎ型ＭＯＳトランジスタ５０のソース電圧は
急速に低下する。
【００５９】ｎ型ＭＯＳトランジスタ５０のソース電圧
の低下によって接続中点Ｎ２３の電圧が電圧源ＶＲ２の
電圧に近づくと、差動増幅回路６２の出力電圧は低下か
ら上昇に転じる。そして、コンパレータ７２の負入力端
子−の電圧が正入力端子より高くなると、コンパレータ
７２の出力電圧はハイレベルからローレベルになり、ｎ
型ＭＯＳトランジスタ７３はオフ状態となって、キャパ
シタＣＬ１の放電が停止される（時刻Ｔ２４）。そし
て、負帰還制御は再び定常状態に戻る。
の低下によって接続中点Ｎ２３の電圧が電圧源ＶＲ２の
電圧に近づくと、差動増幅回路６２の出力電圧は低下か
ら上昇に転じる。そして、コンパレータ７２の負入力端
子−の電圧が正入力端子より高くなると、コンパレータ
７２の出力電圧はハイレベルからローレベルになり、ｎ
型ＭＯＳトランジスタ７３はオフ状態となって、キャパ
シタＣＬ１の放電が停止される（時刻Ｔ２４）。そし
て、負帰還制御は再び定常状態に戻る。
【００６０】以上説明したように、図５に示すレギュレ
ータ回路によれば、図８に示した従来のシリーズレギュ
レータのように出力電圧が目標電圧より高くなる状態が
長時間持続されることを防止できる。これにより、回路
の動作不良や特性の劣化、故障率の増大を防止できる。
また、出力電圧が目標電圧よりも高くなる過渡状態にお
いてのみｎ型ＭＯＳトランジスタ７３をオン状態に設定
し、出力電圧と目標電圧とがほぼ等しくなる定常状態に
おいてはオフ状態に設定することができるので、消費電
力の増大を抑えることができる。
ータ回路によれば、図８に示した従来のシリーズレギュ
レータのように出力電圧が目標電圧より高くなる状態が
長時間持続されることを防止できる。これにより、回路
の動作不良や特性の劣化、故障率の増大を防止できる。
また、出力電圧が目標電圧よりも高くなる過渡状態にお
いてのみｎ型ＭＯＳトランジスタ７３をオン状態に設定
し、出力電圧と目標電圧とがほぼ等しくなる定常状態に
おいてはオフ状態に設定することができるので、消費電
力の増大を抑えることができる。
【００６１】なお、コンパレータ７２には、ヒステリシ
ス特性を持たせても良い。すなわち、コンパレータ７２
の出力電圧がローレベルからハイレベルに変化する場合
における入力端子間のしきい電圧と、ハイレベルからロ
ーレベルに変化する場合における入力端子間のしきい電
圧とを異なる電圧に設定しても良い。これにより、コン
パレータ７２の入力端子間電圧がこれらのしきい電圧付
近にあるときにノイズ等の影響で入力端子間電圧が微小
に変動しても、この変動がしきい電圧間の電圧差を越え
るほど大きくない限りコンパレータ７２の出力レベルが
反転することはないので、ノイズ等による誤動作を防止
できる。
ス特性を持たせても良い。すなわち、コンパレータ７２
の出力電圧がローレベルからハイレベルに変化する場合
における入力端子間のしきい電圧と、ハイレベルからロ
ーレベルに変化する場合における入力端子間のしきい電
圧とを異なる電圧に設定しても良い。これにより、コン
パレータ７２の入力端子間電圧がこれらのしきい電圧付
近にあるときにノイズ等の影響で入力端子間電圧が微小
に変動しても、この変動がしきい電圧間の電圧差を越え
るほど大きくない限りコンパレータ７２の出力レベルが
反転することはないので、ノイズ等による誤動作を防止
できる。
【００６２】＜第５の実施形態＞次に、本発明の第４の
実施形態について、図７を参照して説明する。第５の実
施形態は、上述した第４の実施形態の構成に第３の実施
形態の構成を組み合わせたものである。
実施形態について、図７を参照して説明する。第５の実
施形態は、上述した第４の実施形態の構成に第３の実施
形態の構成を組み合わせたものである。
【００６３】図７は、本発明の第５の実施形態に係るレ
ギュレータ回路の構成例を示す概略的な回路図であり、
図２および図５と図７の同一符号は同一の構成要素を示
す。図７に示すように、図２におけるピークホールド回
路のブロック（ダイオード３１、キャパシタ３２および
定電流回路３３）と比較回路のブロック（電圧源４１お
よびコンパレータ４２）が、ｎ型ＭＯＳトランジスタ７
３を除いた図５の構成に付加されている。
ギュレータ回路の構成例を示す概略的な回路図であり、
図２および図５と図７の同一符号は同一の構成要素を示
す。図７に示すように、図２におけるピークホールド回
路のブロック（ダイオード３１、キャパシタ３２および
定電流回路３３）と比較回路のブロック（電圧源４１お
よびコンパレータ４２）が、ｎ型ＭＯＳトランジスタ７
３を除いた図５の構成に付加されている。
【００６４】そして、コンパレータ４２およびコンパレ
ータ７２の出力電圧がＯＲ回路８１において合成され、
ＯＲ回路８１の出力電圧がｎ型ＭＯＳトランジスタ８２
のゲートに印加されている。ｎ型ＭＯＳトランジスタ８
２のドレインはｎ型ＭＯＳトランジスタ５０のソースＮ
３２に接続され、ソースは接地ラインに接続される。
ータ７２の出力電圧がＯＲ回路８１において合成され、
ＯＲ回路８１の出力電圧がｎ型ＭＯＳトランジスタ８２
のゲートに印加されている。ｎ型ＭＯＳトランジスタ８
２のドレインはｎ型ＭＯＳトランジスタ５０のソースＮ
３２に接続され、ソースは接地ラインに接続される。
【００６５】上述した構成を有する図７のレギュレータ
回路において、コンパレータ４２およびコンパレータ７
２の出力電圧は、第３の実施形態および第４の実施形態
において既に述べた動作と同様な動作で、ハイレベルま
たはローレベルに設定される。そしてＯＲ回路８１の出
力電圧は、コンパレータ４２またはコンパレータ７２の
少なくとも何れか一方がハイレベルのときにハイレベル
となり、このときｎ型ＭＯＳトランジスタ８２がオン状
態に設定される。したがって、図７に示すレギュレータ
回路においても、図２や図５に示すレギュレータ回路と
同様に、出力電圧が目標電圧より高くなる状態が長時間
持続されることを防止できる。また、出力電圧が目標電
圧よりも高くなる過渡状態においてのみｎ型ＭＯＳトラ
ンジスタ７３をオン状態に設定し、出力電圧と目標電圧
とがほぼ等しくなる定常状態においてはオフ状態に設定
することができるので、消費電力の増大を抑えることが
できる。
回路において、コンパレータ４２およびコンパレータ７
２の出力電圧は、第３の実施形態および第４の実施形態
において既に述べた動作と同様な動作で、ハイレベルま
たはローレベルに設定される。そしてＯＲ回路８１の出
力電圧は、コンパレータ４２またはコンパレータ７２の
少なくとも何れか一方がハイレベルのときにハイレベル
となり、このときｎ型ＭＯＳトランジスタ８２がオン状
態に設定される。したがって、図７に示すレギュレータ
回路においても、図２や図５に示すレギュレータ回路と
同様に、出力電圧が目標電圧より高くなる状態が長時間
持続されることを防止できる。また、出力電圧が目標電
圧よりも高くなる過渡状態においてのみｎ型ＭＯＳトラ
ンジスタ７３をオン状態に設定し、出力電圧と目標電圧
とがほぼ等しくなる定常状態においてはオフ状態に設定
することができるので、消費電力の増大を抑えることが
できる。
【００６６】また、図２のレギュレータ回路では、ピー
ク保持回路のブロックにおけるキャパシタ３２の保持電
圧の減衰速度が遅すぎると、負荷電流の急変時などにｎ
型ＭＯＳトランジスタ５０のゲート電圧が振動的に変化
する場合や、ノイズ等によってキャパシタ３２が誤充電
される場合などにおいて、コンパレータ４２の出力が誤
って長期間ハイレベルになり、消費電流を増大させてし
まう可能性があるので、この減衰速度は上述した誤動作
を防止できる程度に速く設定する必要がある。しかしな
がら、この減衰速度が速いと、キャパシタＣＬ１が十分
に放電される前にキャパシタ３２の保持電圧が低下して
しまい、出力電圧が目標電圧より高いまま負荷インピー
ダンスが高インピーダンスに戻ってしまう可能性があ
る。一方、図５に示すレギュレータ回路では、ｎ型ＭＯ
Ｓトランジスタ５０のしきい電圧に製造バラツキがある
ため、電圧源７１の電圧を比較的大きな電圧に設定する
必要があり、そのため図２のレギュレータ回路よりコン
パレータの動作時間が遅くなる可能性がある。これに対
して、図２および図５の構成を組み合わせた図７に示す
レギュレータ回路では、負荷急変時の出力電圧上昇を図
５に示すレギュレータ回路に比べて高速に検出できると
ともに、ピーク保持回路ブロックの減衰速度による時間
制限を受けることなくキャパシタＣＬ１を確実に放電で
きる。
ク保持回路のブロックにおけるキャパシタ３２の保持電
圧の減衰速度が遅すぎると、負荷電流の急変時などにｎ
型ＭＯＳトランジスタ５０のゲート電圧が振動的に変化
する場合や、ノイズ等によってキャパシタ３２が誤充電
される場合などにおいて、コンパレータ４２の出力が誤
って長期間ハイレベルになり、消費電流を増大させてし
まう可能性があるので、この減衰速度は上述した誤動作
を防止できる程度に速く設定する必要がある。しかしな
がら、この減衰速度が速いと、キャパシタＣＬ１が十分
に放電される前にキャパシタ３２の保持電圧が低下して
しまい、出力電圧が目標電圧より高いまま負荷インピー
ダンスが高インピーダンスに戻ってしまう可能性があ
る。一方、図５に示すレギュレータ回路では、ｎ型ＭＯ
Ｓトランジスタ５０のしきい電圧に製造バラツキがある
ため、電圧源７１の電圧を比較的大きな電圧に設定する
必要があり、そのため図２のレギュレータ回路よりコン
パレータの動作時間が遅くなる可能性がある。これに対
して、図２および図５の構成を組み合わせた図７に示す
レギュレータ回路では、負荷急変時の出力電圧上昇を図
５に示すレギュレータ回路に比べて高速に検出できると
ともに、ピーク保持回路ブロックの減衰速度による時間
制限を受けることなくキャパシタＣＬ１を確実に放電で
きる。
【００６７】なお、本発明は上述した第１〜第５の実施
形態に限定されず、当業者に自明な種々の改変が可能で
ある。例えば、図２、図５および図７において使用され
ているＭＯＳトランジスタは、バイポーラトランジスタ
に置き換えても良い。また、図２、図５および図７にお
いて使用されているｎ型ＭＯＳトランジスタは、ｐ型Ｍ
ＯＳトランジスタに置き換えても良い。
形態に限定されず、当業者に自明な種々の改変が可能で
ある。例えば、図２、図５および図７において使用され
ているＭＯＳトランジスタは、バイポーラトランジスタ
に置き換えても良い。また、図２、図５および図７にお
いて使用されているｎ型ＭＯＳトランジスタは、ｐ型Ｍ
ＯＳトランジスタに置き換えても良い。
【００６８】
【発明の効果】本発明によれば、定常状態における消費
電力を増大させることなく、負荷電流が急激に減少した
時の出力電圧の上昇を低減できる。
電力を増大させることなく、負荷電流が急激に減少した
時の出力電圧の上昇を低減できる。
【図１】本発明の第１の実施形態に係るレギュレータ回
路の構成例を示す概略的なブロック図である。
路の構成例を示す概略的なブロック図である。
【図２】本発明の第２の実施形態に係るレギュレータ回
路の構成例を示す概略的な回路図である。
路の構成例を示す概略的な回路図である。
【図３】図２に示すレギュレータ回路の各部における電
圧波形または電流波形のシミュレーション結果の一例を
示す図である。
圧波形または電流波形のシミュレーション結果の一例を
示す図である。
【図４】本発明の第３の実施形態に係るレギュレータ回
路の構成例を示す概略的なブロック図である。
路の構成例を示す概略的なブロック図である。
【図５】本発明の第４の実施形態に係るレギュレータ回
路の構成例を示す概略的な回路図である。
路の構成例を示す概略的な回路図である。
【図６】図５に示すレギュレータ回路の各部における電
圧波形または電流波形のシミュレーション結果の一例を
示す図である。
圧波形または電流波形のシミュレーション結果の一例を
示す図である。
【図７】本発明の第５の実施形態に係るレギュレータ回
路の構成例を示す概略的な回路図である。
路の構成例を示す概略的な回路図である。
【図８】従来のシリーズレギュレータの構成例を示す概
略的な回路図である。
略的な回路図である。
１０…電圧出力回路、１１，４３，５０，８２…ｎ型Ｍ
ＯＳトランジスタ、２０，６０…制御信号出力回路、２
１ａ，２２ｂ，６１ａ，６１ｂ…抵抗、２２，６２…差
動増幅回路、３０…ピーク保持回路、３１…ダイオー
ド、３２，ＣＬ，ＣＬ１…キャパシタ、３３…定電流回
路、４０，７０…負荷制御回路、４１，７１，ＶＲ１，
ＶＲ２…電圧源、４２，７２…コンパレータ、８２…Ｏ
Ｒ回路。
ＯＳトランジスタ、２０，６０…制御信号出力回路、２
１ａ，２２ｂ，６１ａ，６１ｂ…抵抗、２２，６２…差
動増幅回路、３０…ピーク保持回路、３１…ダイオー
ド、３２，ＣＬ，ＣＬ１…キャパシタ、３３…定電流回
路、４０，７０…負荷制御回路、４１，７１，ＶＲ１，
ＶＲ２…電圧源、４２，７２…コンパレータ、８２…Ｏ
Ｒ回路。
Claims (6)
- 【請求項１】 入力される制御信号のレベルに応じた電
圧を出力する電圧出力回路と、 上記電圧出力回路の出力電圧と所望の電圧との誤差に応
じたレベルを有する上記制御信号を出力する制御信号出
力回路と、 上記出力電圧を増大させる極性側における上記制御信号
のピークレベルを、所定の減衰速度で保持するピーク保
持回路と、 上記制御信号のレベルと上記ピーク保持回路の保持ピー
クレベルとを比較し、当該比較結果に応じて上記電圧出
力回路の負荷インピーダンスを変化させる負荷制御回路
と、 を有するレギュレータ回路。 - 【請求項２】 上記ピーク保持回路が、 入力端子と、 出力端子と、 上記入力端子と上記出力端子との間に接続された整流素
子と、 上記出力端子と基準電位との間に接続されたキャパシタ
と、 上記出力端子に所定の定電流を供給する定電流源とを有
する請求項１に記載のレギュレータ回路。 - 【請求項３】 上記負荷制御回路が、 上記制御信号のレベルと上記保持ピークレベルとを比較
して比較信号を出力する比較回路と、 上記比較信号に応じて導通して上記電圧出力回路の電圧
出力端から電流を引き込むトランジスタとを有する請求
項２に記載のレギュレータ回路。 - 【請求項４】 電源電圧入力端子と、 出力電圧供給端子と、 上記電源電圧入力端子と上記出力電圧供給端子との間に
接続され、制御端子に印加される制御信号に応じた出力
電圧を上記出力電圧供給端子に供給する第１のトランジ
スタと、 上記出力電圧と所望の電圧との誤差に応じた電圧を有す
る上記制御信号を出力する制御信号出力回路と、 上記出力電圧供給端子に接続され、その制御端子に印加
される信号に応じて導通して上記出力電圧供給端子から
電流を引き込む第２のトランジスタと、 上記制御信号の電圧と所定の電圧とを比較し、その比較
結果に応じた信号を上記第２のトランジスタの制御端子
に供給する制御回路と、 を有するレギュレータ回路。 - 【請求項５】 上記制御回路が、上記出力電圧供給端子
の電圧を増大させる極性側における上記制御信号のピー
ク電圧を所定の減衰速度で保持するピーク保持回路を有
し、上記制御信号の電圧と上記ピーク電圧との比較結果
に応じた信号を上記第２のトランジスタの制御端子に供
給する請求項４に記載のレギュレータ回路。 - 【請求項６】 上記制御回路が、上記制御信号の電圧と
上記出力電圧供給端子の電圧とを比較し、当該比較結果
に応じた第１の比較信号を出力する第１の比較回路と、 上記出力電圧供給端子の電圧を増大させる極性側におけ
る上記制御信号のピーク電圧を所定の減衰速度で保持す
るピーク保持回路と、 上記ピーク電圧と上記制御信号の電圧とを比較し、当該
比較結果に応じた第２の比較信号を出力する第２の比較
回路とを有し、 上記第１の比較信号又は上記第２の比較信号を上記第２
のトランジスタの制御端子に供給する請求項４に記載の
レギュレータ回路。
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