CN117155123B - 一种适用于ldo的瞬态跳变过冲抑制电路及其控制方法 - Google Patents

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Abstract

本发明公开了一种适用于LDO的瞬态跳变过冲抑制电路及其控制方法，包含运算放大器模块、过冲抑制模块、第一PMOS管MPASS、稳压电容C1、电阻负载R3和电阻反馈网络，当系统处于正常工作状态时，过冲抑制模块不工作，不会增加额外功耗；第二是当系统的负载出现重载跳轻载甚至空载时，PGATE会被两级运放拉到电源，使功率管MPASS关断。由于此时负载很小，导致VOUT下降的很慢，通过增加瞬态跳变过冲抑制模块，可以有效降低过冲电压值以及过冲时间。本发明以简单的电路结构快速实现极限负载跳变下的过冲抑制功能，并且不增加额外的功耗。

Description

一种适用于LDO的瞬态跳变过冲抑制电路及其控制方法
技术领域
本发明涉及一种过冲抑制电路及其控制方法，特别是一种适用于LDO的瞬态跳变过冲抑制电路及其控制方法，属于半导体集成电路技术领域。
背景技术
LDO是一种直流降压型的线性稳压器，其在输入电压或者负载电流发生变化的情况下仍能保持稳定的输出电压，具有尺寸小、低噪声、低纹波、高精度等特点，被广泛应用在手机、平板电脑、智能手表等便携式电子设备中。当LDO为负载提供电源时，负载电流可能会在不同运行模式之间进行快速切换，但LDO不能够对负载电流的剧烈变化做出快速响应，会迫使输出端的稳压电容为负载提供全部电能，从而导致输出电压出现显著波动，对后级电路的可靠性产生不利的影响。因此，改善LDO的瞬态负载跳变性能至关重要，尤其是在满负载到空载这种极端跳变情况下。
在图4结构所示的重载跳轻载过程中，由于功率管栅端电压不能发生突变，因此在跳变瞬间，经功率管流向负载的电流基本不变，而此时负载电流减小，故总电流会向负载电容CL充电，导致VOUT被拉升，产生过冲。与此同时，VFB逐渐增大，经运算放大器模块同相放大作用后，栅端PGATE电压被逐渐抬升，导致管MPASS逐渐关断，流过功率管的电流逐渐减小，VOUT趋于稳定。
中国专利公开号CN 116301181 B公开了一种低压差线性稳压器负载跳变过冲抑制电路，如图5所示，具体包括主负载模块和伪负载模块，它们分别连接到低压差线性稳压器的输出端。当主负载模块从重负载状态转变为轻负载状态时，伪负载模块接收到重负载转轻载的信号，并且伪负载模块的负载由高变为低，从而使低压差线性稳压器的负载变化不会太大。但是该电路结构实现较为复杂，增加电路面积。此外该电路中含有多个逻辑门级结构，不仅对负载切换时的响应时间有所影响，而且额外增加了电路的功耗。
发明内容
本发明所要解决的技术问题是提供一种适用于LDO的瞬态跳变过冲抑制电路及其控制方法，以简单的电路结构快速实现极限负载跳变下的过冲抑制功能，并且不增加额外的功耗。
为解决上述技术问题，本发明所采用的技术方案是：
一种适用于LDO的瞬态跳变过冲抑制电路，包含运算放大器模块A1、过冲抑制模块A2、第一PMOS管MPASS、稳压电容C1、电阻负载R3和电阻反馈网络，运算放大器模块A1的反相输入端输入参考电压VREF，运算放大器模块A1的输出端与过冲抑制模块A2的输入端和第一PMOS管MPASS的栅极连接，第一PMOS管MPASS的源极连接电源VDD，第一PMOS管MPASS的漏极与电阻反馈网络的输入端、过冲抑制模块A2的输出端、稳压电容C1的一端和电阻负载R3的一端连接并输出第一输出信号VOUT，电阻反馈网络的输出端与运算放大器模块A1的同相输入端连接，稳压电容C1的另一端和电阻负载R3的另一端接地。
进一步地，所述运算放大器模块包含第一电流源I1、第二电流源I2、第一NMOS管M7、第二NMOS管M8、第二PMOS管M5、第三PMOS管M6和第四PMOS管M9，第一电流源I1的负极接地，第一电流源I1的正极与第一NMOS管M7的源极和第二NMOS管M8的源极连接，第二电流源I2的负极接地，第二电流源I2的正极与第四PMOS管M9的漏极连接并作为运算放大器模块的输出端输出第二输出信号PGATE，第一NMOS管M7的栅极连接参考电压VREF，第一NMOS管M7的漏极与第二PMOS管M5的漏极、第二PMOS管M5的栅极和第三PMOS管M6的栅极连接，第二NMOS管M8的栅极作为运算放大器模块的输入端并输入反馈信号VFB，第二NMOS管M8的漏极与第三PMOS管M6的漏极和第四PMOS管M9的栅极连接，第二PMOS管M5的源极、第三PMOS管M6的源极和第四PMOS管的源极连接电源VDD。
进一步地，所述过冲抑制模块包含第三电流源I3、第四电流源I4、第三NMOS管M12、第四NMOS管M13，第五PMOS管M10、第六PMOS管M11、第一电阻R4和第二电阻R5，第三电流源I3的负极接地，第三电流源I3的正极连接第五PMOS管M10的漏极，第五PMOS管M10的栅极与第五PMOS管M10的源极、第二电阻R5一端和第六PMOS管M11的栅极连接并输出第三输出信号VP，第二电阻R5的另一端连接电源VDD，第六PMOS管M11的源极作为过冲抑制模块的输入端并输入第二输出信号PGATE，第六PMOS管M11的漏极与第四电流源I4的正极、第一电阻R4的一端和第四NMOS管M13的栅极连接并输出第四输出信号SF，第四电流源I4的负极接地，第一电阻R4的另一端与第三NMOS管M12的漏极和第三NMOS管M12的栅极连接，第三NMOS管M12的源极接地，第四NMOS管M13的漏极作为过冲抑制模块的输出端，第四NMOS管M13的源极接地。
进一步地，所述稳压电容C1采用米勒频率补偿电容。
进一步地，所述电阻反馈网络包含第三电阻R1和第四电阻R2，第三电阻R1的一端与第一PMOS管MPASS的漏极连接并作为电阻反馈网络的输入端，第三电阻R1的另一端与第四电阻R2的一端连接并作为电阻反馈网络的输出端，第四电阻R2的另一端接地。
进一步地，所述第一电流源I1、第二电流源I2、第三电流源I3和第四电流源I4均为模拟描述的电流负载。
进一步地，所述运算放大器模块的级数采用单级运放或者多级运放，运算放大器模块的结构采用二级运放或者共源共栅结构。
一种适用于LDO的瞬态跳变过冲抑制电路的控制方法，包含以下步骤：
当电阻负载R3稳定时，LDO正常工作，此时第一PMOS管MPASS的栅极电压为VDD-VGSMPASS, VGSMPASS是第一PMOS管MPASS的栅源电压，过冲抑制模块中第三输出信号VP的电位为VDD- VGSM10-I3*R5，VGSM10是第五PMOS管M10的栅源电压，第六PMOS管M11的栅源电压VGSM11为VGSM10+I3*R5-VGSMPASS，通过合理设置第三电流源I3和第二电阻R5的值使第六PMOS管M11的栅源电压VGSM11远小于第六PMOS管M11的阈值电压VTHM11,因此LDO正常工作时第六PMOS管M11以及过冲抑制模块关闭，不增加额外功耗；
当LDO的负载从重载跳变到轻载，特别是从重载跳变到空载的过程中，由于系统需要一定的响应时间，会使得第一PMOS管MPASS提供的电流大于输出电流，导致第一输出信号VOUT出现过冲现象，此时在运放放大器模块输入端有VFB>VREF，第一PMOS管MPASS的栅极的第二输出信号PGATE会被运算放大器模块拉升至电源电压值，即VPGATE=VDD，此时第一PMOS管MPASS关断；由于此时输出端负载极小，导致第一输出信号VOUT下降的很慢，此时第六PMOS管M11的栅源电压VGSM11=VGSM10+I3*R5>VTHM11，因此第六PMOS管M11导通；电流流过第三NMOS管M12和第一电阻R4，第四输出信号SF的电压VSF=VGSM12+R4*（I3-I4）, VGSM12是第三NMOS管M12的栅源电压，从而使得第四NMOS管M13导通，为第一输出信号VOUT提供下拉电流，将第一输出信号VOUT快速下拉；直至第一输出信号VOUT下降到参考电压VREF后，由于运算放大器模块作用，第二输出信号PGATE电位被重新拉低，第一PMOS管MPASS重新导通开始正常工作，第一PMOS管MPASS的栅极电压为VDD-VGSMPASS，过冲抑制电路退出工作状态。
本发明与现有技术相比，具有以下优点和效果：本发明提供了一种适用于LDO的瞬态过冲抑制电路，它能够在电流负载从满载跳变至空载的极限跳变过程中，动态调整LDO输出端的下拉电流，从而有效减小过冲电压幅度和过冲持续时间；本发明可以以简单的电路结构快速实现极限负载跳变下的过冲抑制功能，并且不增加额外的功耗。
附图说明
图1是本发明的一种适用于LDO的瞬态跳变过冲抑制电路的示意图。
图2是本发明的运算放大器模块的电路图。
图3是本发明的过冲抑制模块的电路图。
图4是现有技术的LDO的电路结构图。
图5是现有技术的瞬态跳变过冲抑制电路的示意图。
具体实施方式
为了详细阐述本发明为达到预定技术目的而所采取的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清晰、完整地描述，显然，所描述的实施例仅仅是本发明的部分实施例，而不是全部的实施例，并且，在不付出创造性劳动的前提下，本发明的实施例中的技术手段或技术特征可以替换，下面将参考附图并结合实施例来详细说明本发明。
如图1所示，本发明的一种适用于LDO的瞬态跳变过冲抑制电路，包含运算放大器模块A1、过冲抑制模块A2、第一PMOS管MPASS、稳压电容C1、电阻负载R3和电阻反馈网络，运算放大器模块A1的反相输入端输入参考电压VREF，运算放大器模块A1的输出端与过冲抑制模块A2的输入端和第一PMOS管MPASS的栅极连接，第一PMOS管MPASS的源极连接电源VDD，第一PMOS管MPASS的漏极与电阻反馈网络的输入端、过冲抑制模块A2的输出端、稳压电容C1的一端和电阻负载R3的一端连接并输出第一输出信号VOUT，电阻反馈网络的输出端与运算放大器模块A1的同相输入端连接，稳压电容C1的另一端和电阻负载R3的另一端接地。
如图2所示，运算放大器模块A1包含第一电流源I1、第二电流源I2、第一NMOS管M7、第二NMOS管M8、第二PMOS管M5、第三PMOS管M6和第四PMOS管M9，第一电流源I1的负极接地，第一电流源I1的正极与第一NMOS管M7的源极和第二NMOS管M8的源极连接，第二电流源I2的负极接地，第二电流源I2的正极与第四PMOS管M9的漏极连接并作为运算放大器模块的输出端输出第二输出信号PGATE，第一NMOS管M7的栅极连接参考电压VREF，第一NMOS管M7的漏极与第二PMOS管M5的漏极、第二PMOS管M5的栅极和第三PMOS管M6的栅极连接，第二NMOS管M8的栅极作为运算放大器模块的输入端并输入反馈信号VFB，第二NMOS管M8的漏极与第三PMOS管M6的漏极和第四PMOS管M9的栅极连接，第二PMOS管M5的源极、第三PMOS管M6的源极和第四PMOS管的源极连接电源VDD。
如图3所示，过冲抑制模块A2包含第三电流源I3、第四电流源I4、第三NMOS管M12、第四NMOS管M13，第五PMOS管M10、第六PMOS管M11、第一电阻R4和第二电阻R5，第三电流源I3的负极接地，第三电流源I3的正极连接第五PMOS管M10的漏极，第五PMOS管M10的栅极与第五PMOS管M10的源极、第二电阻R5一端和第六PMOS管M11的栅极连接并输出第三输出信号VP，第二电阻R5的另一端连接电源VDD，第六PMOS管M11的源极作为过冲抑制模块的输入端并输入第二输出信号PGATE，第六PMOS管M11的漏极与第四电流源I4的正极、第一电阻R4的一端和第四NMOS管M13的栅极连接并输出第四输出信号SF，第四电流源I4的负极接地，第一电阻R4的另一端与第三NMOS管M12的漏极和第三NMOS管M12的栅极连接，第三NMOS管M12的源极接地，第四NMOS管M13的漏极作为过冲抑制模块的输出端，第四NMOS管M13的源极接地。
过冲抑制模块A2的工作原理第一是当系统处于正常工作状态时，过冲抑制模块不工作，不会增加额外功耗；第二是当系统的负载出现重载跳轻载甚至空载时，PGATE会被两级运放拉到电源，使第一PMOS管MPASS关断。由于此时负载很小，导致VOUT下降的很慢，通过增加瞬态跳变过冲抑制模块，可以有效降低过冲电压值以及过冲时间。
其中，稳压电容C1采用米勒频率补偿电容。
如图1所示，电阻反馈网络包含第三电阻R1和第四电阻R2，第三电阻R1的一端与第一PMOS管MPASS的漏极连接并作为电阻反馈网络的输入端，第三电阻R1的另一端与第四电阻R2的一端连接并作为电阻反馈网络的输出端，第四电阻R2的另一端接地。
本发明中，第一电流源I1、第二电流源I2、第三电流源I3和第四电流源I4均为模拟描述的电流负载。
运算放大器模块A1的级数采用单级运放或者多级运放，运算放大器模块A1的结构采用二级运放或者共源共栅结构。
一种适用于LDO的瞬态跳变过冲抑制电路的控制方法，包含以下步骤：
当电阻负载R3稳定时，LDO正常工作，此时第一PMOS管MPASS的栅极电压为VDD-VGSMPASS, VGSMPASS是第一PMOS管MPASS的栅源电压，过冲抑制模块中第三输出信号VP的电位为VDD- VGSM10-I3*R5，VGSM10是第五PMOS管M10的栅源电压，第六PMOS管M11的栅源电压VGSM11为VGSM10+I3*R5-VGSMPASS，通过合理设置第三电流源I3和第二电阻R5的值使第六PMOS管M11的栅源电压VGSM11远小于第六PMOS管M11的阈值电压VTHM11,因此LDO正常工作时第六PMOS管M11以及过冲抑制模块关闭，不增加额外功耗。
当LDO的负载从重载跳变到轻载，特别是从重载跳变到空载的过程中，由于系统需要一定的响应时间，会使得第一PMOS管MPASS提供的电流大于输出电流，导致第一输出信号VOUT出现过冲现象，此时在运放放大器模块输入端有VFB>VREF，第一PMOS管MPASS的栅极的第二输出信号PGATE会被运算放大器模块拉升至电源电压值，即VPGATE=VDD，此时第一PMOS管MPASS关断；由于此时输出端负载极小，导致第一输出信号VOUT下降的很慢，此时第六PMOS管M11的栅源电压VGSM11=VGSM10+I3*R5>VTHM11，因此第六PMOS管M11导通；电流流过第三NMOS管M12和第一电阻R4，第四输出信号SF的电压VSF=VGSM12+R4*（I3-I4）, VGSM12是第三NMOS管M12的栅源电压，从而使得第四NMOS管M13导通，为第一输出信号VOUT提供下拉电流，将第一输出信号VOUT快速下拉；直至第一输出信号VOUT下降到参考电压VREF后，由于运算放大器模块作用，第二输出信号PGATE电位被重新拉低，第一PMOS管MPASS重新导通开始正常工作，第一PMOS管MPASS的栅极电压为VDD-VGSMPASS，过冲抑制电路退出工作状态。
在重载跳轻载的非极限负载跳变过程中，本发明提出的过冲抑制电路也同样能提供降低过冲电压和过冲时间功能。
本发明提供了一种适用于LDO的瞬态过冲抑制电路，它能够在电流负载从满载跳变至空载的极限跳变过程中，动态调整LDO输出端的下拉电流，从而有效减小过冲电压幅度和过冲持续时间；本发明可以以简单的电路结构快速实现极限负载跳变下的过冲抑制功能，并且不增加额外的功耗。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质，在本发明的精神和原则之内，对以上实施例所作的任何简单的修改、等同替换与改进等，均仍属于本发明技术方案的保护范围之内。

Claims (7)

1.一种适用于LDO的瞬态跳变过冲抑制电路，其特征在于：包含运算放大器模块A1、过冲抑制模块A2、第一PMOS管MPASS、稳压电容C1、电阻负载R3和电阻反馈网络，运算放大器模块A1的反相输入端输入参考电压VREF，运算放大器模块A1的输出端与过冲抑制模块A2的输入端和第一PMOS管MPASS的栅极连接，第一PMOS管MPASS的源极连接电源VDD，第一PMOS管MPASS的漏极与电阻反馈网络的输入端、过冲抑制模块A2的输出端、稳压电容C1的一端和电阻负载R3的一端连接并输出第一输出信号VOUT，电阻反馈网络的输出端与运算放大器模块A1的同相输入端连接，稳压电容C1的另一端和电阻负载R3的另一端接地；所述过冲抑制模块包含第三电流源I3、第四电流源I4、第三NMOS管M12、第四NMOS管M13，第五PMOS管M10、第六PMOS管M11、第一电阻R4和第二电阻R5，第三电流源I3的负极接地，第三电流源I3的正极连接第五PMOS管M10的漏极，第五PMOS管M10的栅极与第五PMOS管M10的源极、第二电阻R5一端和第六PMOS管M11的栅极连接并输出第三输出信号VP，第二电阻R5的另一端连接电源VDD，第六PMOS管M11的源极作为过冲抑制模块的输入端并输入第二输出信号PGATE，第六PMOS管M11的漏极与第四电流源I4的正极、第一电阻R4的一端和第四NMOS管M13的栅极连接并输出第四输出信号SF，第四电流源I4的负极接地，第一电阻R4的另一端与第三NMOS管M12的漏极和第三NMOS管M12的栅极连接，第三NMOS管M12的源极接地，第四NMOS管M13的漏极作为过冲抑制模块的输出端，第四NMOS管M13的源极接地。
2.根据权利要求1所述的一种适用于LDO的瞬态跳变过冲抑制电路，其特征在于：所述运算放大器模块包含第一电流源I1、第二电流源I2、第一NMOS管M7、第二NMOS管M8、第二PMOS管M5、第三PMOS管M6和第四PMOS管M9，第一电流源I1的负极接地，第一电流源I1的正极与第一NMOS管M7的源极和第二NMOS管M8的源极连接，第二电流源I2的负极接地，第二电流源I2的正极与第四PMOS管M9的漏极连接并作为运算放大器模块的输出端输出第二输出信号PGATE，第一NMOS管M7的栅极连接参考电压VREF，第一NMOS管M7的漏极与第二PMOS管M5的漏极、第二PMOS管M5的栅极和第三PMOS管M6的栅极连接，第二NMOS管M8的栅极作为运算放大器模块的输入端并输入反馈信号VFB，第二NMOS管M8的漏极与第三PMOS管M6的漏极和第四PMOS管M9的栅极连接，第二PMOS管M5的源极、第三PMOS管M6的源极和第四PMOS管的源极连接电源VDD。
3.根据权利要求1所述的一种适用于LDO的瞬态跳变过冲抑制电路，其特征在于：所述稳压电容C1采用米勒频率补偿电容。
4.根据权利要求1所述的一种适用于LDO的瞬态跳变过冲抑制电路，其特征在于：所述电阻反馈网络包含第三电阻R1和第四电阻R2，第三电阻R1的一端与第一PMOS管MPASS的漏极连接并作为电阻反馈网络的输入端，第三电阻R1的另一端与第四电阻R2的一端连接并作为电阻反馈网络的输出端，第四电阻R2的另一端接地。
5.根据权利要求2所述的一种适用于LDO的瞬态跳变过冲抑制电路，其特征在于：所述第一电流源I1、第二电流源I2、第三电流源I3和第四电流源I4均为模拟描述的电流负载。
6.根据权利要求1所述的一种适用于LDO的瞬态跳变过冲抑制电路，其特征在于：所述运算放大器模块的级数采用单级运放或者多级运放，运算放大器模块的结构采用二级运放或者共源共栅结构。
7.一种权利要求1-6任一项所述的适用于LDO的瞬态跳变过冲抑制电路的控制方法，其特征在于包含以下步骤：
当电阻负载R3稳定时，LDO正常工作，此时第一PMOS管MPASS的栅极电压为VDD-VGSMPASS,VGSMPASS是第一PMOS管MPASS的栅源电压，过冲抑制模块中第三输出信号VP的电位为VDD-VGSM10-I3*R5，VGSM10是第五PMOS管M10的栅源电压，第六PMOS管M11的栅源电压VGSM11为VGSM10+I3*R5-VGSMPASS，通过合理设置第三电流源I3和第二电阻R5的值使第六PMOS管M11的栅源电压VGSM11远小于第六PMOS管M11的阈值电压VTHM11,因此LDO正常工作时第六PMOS管M11以及过冲抑制模块关闭，不增加额外功耗；
当LDO的负载从重载跳变到轻载，特别是从重载跳变到空载的过程中，由于系统需要一定的响应时间，会使得第一PMOS管MPASS提供的电流大于输出电流，导致第一输出信号VOUT出现过冲现象，此时在运放放大器模块输入端有VFB>VREF，第一PMOS管MPASS的栅极的第二输出信号PGATE会被运算放大器模块拉升至电源电压值，即VPGATE=VDD，此时第一PMOS管MPASS关断；由于此时输出端负载极小，导致第一输出信号VOUT下降的很慢，此时第六PMOS管M11的栅源电压VGSM11=VGSM10+I3*R5>VTH M11，因此第六PMOS管M11导通；电流流过第三NMOS管M12和第一电阻R4，第四输出信号SF的电压VSF=VGSM12+R4*（I3-I4）, VGSM12是第三NMOS管M12的栅源电压，从而使得第四NMOS管M13导通，为第一输出信号VOUT提供下拉电流，将第一输出信号VOUT快速下拉；直至第一输出信号VOUT下降到参考电压VREF后，由于运算放大器模块作用，第二输出信号PGATE电位被重新拉低，第一PMOS管MPASS重新导通开始正常工作，第一PMOS管MPASS的栅极电压为VDD-VGSMPASS，过冲抑制电路退出工作状态。
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