DE102004035151A1

DE102004035151A1 - Spannungserhöhungsschaltung und -verfahren

Info

Publication number: DE102004035151A1
Application number: DE102004035151A
Authority: DE
Inventors: Kyu-Nam Lim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-07-15
Filing date: 2004-07-13
Publication date: 2005-02-17
Also published as: JP2005050503A; US7084675B2; JP4723210B2; KR20050008365A; KR100498505B1; US20050013176A1

Abstract

Die Erfindung bezieht sich auf eine Spannungserhöhungsschaltung mit einer Pumpschaltung (50), die in Reaktion auf ein Treibersignal (PEN) eine erhöhte Spannung (VPP) erzeugt, um z. B. eine Wortleitung eines Halbleiterspeicherbausteins zu steuern, und auf ein zugehöriges Verfahren.
Erfindungsgemäß erzeugt eine Abtastsignalgeneratorschaltung (10) ein Abtastsignal (VPPDET) und eine Pulsgeneratorschaltung (30) erzeugt in Reaktion auf das Abtastsignal (VPPDET) das Treibersignal (PEN). Dadurch kann eine Spannungsdifferenz zwischen der erhöhten Spannung und einer Speicherfeldreferenzspannung konstant gehalten werden.
Verwendung z. B. für Halbleiterspeicherbausteine vom DRAM-Typ.

Description

Die Erfindung betrifft eine Spannungserhöhungsschaltung und ein Verfahren zur Erzeugung einer erhöhten Spannung.

Dynamische Speicherbausteine mit direktem Zugriff (DRAM) benutzen typischerweise eine erhöhte oder angehobene Spannung, die einen höheren Wert als eine externe Versorgungsspannung hat, um Wortleitungen der Speicherzellen in einem Speicherzellenfeld zu steuern. Eine Feldreferenzspannung ist allgemein als Referenzspannung bekannt, die an das Speicherzellenfeld und/oder eine periphere Schaltung des Speicherzellenfelds angelegt wird.

Wird in einer üblichen Generatorschaltung für eine erhöhte Spannung die Rate der erhöhten Spannung so verändert, dass sie größer als diejenige der Feldreferenzspannung ist, dann steigt in einem Testmodus und in einem Voralterungs-Belastungsmodus die erhöhte Spannung auf einen hohen Spannungspegel. Entsprechend wird von Speicherzellentransistoren verlangt, dass sie die höhere erhöhte Spannung verkraften. Zudem soll ein getestetes Bauelement (DUT) in der Lage sein, die zu sätzliche Belastung der höheren erhöhten Spannung zu verkraften, wenn eine Spannungsbelastung an das DUT mit einer gesuchten und/oder gewünschten Feldreferenzspannung angelegt wird.

Da jedoch die Feldreferenzspannung, die verwendet wird, wenn eine Spannungsbelastung angelegt wird, durch die höhere erhöhte Spannung auf einen niedrigeren Spannungspegel als die gesuchte und/oder gewünschte Spannung gesetzt wird, wird relativ viel Zeit verbraucht, um das DUT zu testen.

Es ist Aufgabe der Erfindung, eine Spannungserhöhungsschaltung anzugeben, die eine Anpassung zwischen der erhöhten Spannung und der Feldreferenzspannung ermöglicht, sowie ein zugehöriges Verfahren zur Erzeugung einer erhöhten Spannung anzugeben.

Die Erfindung löst diese Aufgabe durch eine Spannungserhöhungsschaltung mit den Merkmalen des Patentanspruchs 1 und durch ein Verfahren zum Erzeugen einer erhöhten Spannung mit den Merkmalen des Patentanspruchs 14.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Es zeigen:
1 ein Blockschaltbild einer Spannungserhöhungsschaltung,
2 ein Schaltbild einer Abtastsignalgeneratorschaltung aus 1,
3 ein Schaltbild einer Vorspannungsgeneratorschaltung für die Abtastsignalgeneratorschaltung von 2 und
4 ein Diagramm mit Kennlinien einer Feldreferenzspannung und einer erhöhten Spannung der Spannungserhöhungsschaltung aus 1.
1 zeigt ein Blockschaltbild einer Spannungserhöhungsschaltung 100, die eine erhöhte Spannung VPP zum Steuern von Wortleitungen von Speicherzellen erzeugt, beispielsweise in einem Speicherzellenfeld eines Halbleiterspeicherbausteins, und eine Abtastsignalgeneratorschaltung 10, eine Pulsgeneratorschaltung 30 und eine Pumpschaltung 50 beinhaltet. Die Abtastsignalgeneratorschaltung 10 erzeugt ein Abtastsignal VPPDET, und die Pulsgeneratorschaltung 30 erzeugt ein Treibersignal PEN in Reaktion auf das Abtastsignal VPPDET. Die Pulsgeneratorschaltung 30 kann beispielsweise als Ringoszillator ausgeführt sein. Die Pumpschaltung 50 erzeugt die erhöhte Spannung VPP in Reaktion auf das Treibersignal PEN, um die Wortleitungen der Speicherzellen im Halbleiterspeicherbaustein zu steuern.
Die Abtastsignalgeneratorschaltung 10 umfasst einen Komparator 17, einen Widerstand 11 und eine Konstantstromquelle 15. Der Komparator 17 umfasst einen ersten Eingabeanschluss, der mit einem Knoten 13 verbunden ist, einen zweiten Eingabeanschluss zum Empfangen einer Feldreferenzspannung VREFA und einen Ausgabeanschluss zum Ausgeben des Abtastsignals VPPDET.
Der Widerstand 11 ist zwischen der erhöhten Spannung VPP und dem Knoten 13 eingeschleift und die Konstantstromquelle 15 ist zwischen dem Knoten 13 und einer Massespannung VSS eingeschleift. Entsprechend wird eine konstante Spannungsdifferenz zwischen der erhöhten Spannung VPP und der Feldreferenzspannung beibehalten. Die Spannungsdifferenz wird durch den Widerstand 11 und einen konstanten Strom I_CON bestimmt, der durch den Widerstand 11 fließt.
2 zeigt ein Schaltbild einer vorteilhaften schaltungstechnischen Realisierung der Abtastsignalgeneratorschaltung 10 aus 1. Wie aus 2 ersichtlich ist, kann die Konstantstromquelle 15 als ein Metall-Oxid-Halbleiter-Transistor mit negativem Kanal (NMOS-Transistor) ausgeführt sein, der zwischen dem Knoten 13 und der Massespannung VSS eingeschleift ist. Eine Vorspannung VBIAS wird an einen Gateanschluss des NMOS-Transistors 15 angelegt. Für den Fall, dass die Vorspannung VBIAS konstant ist, erlaubt der NMOS-Transistor 15 den konstanten Stormfluss I_CON unabhängig von einer externen Versorgungsspannung VDD.
Der Komparator 17 umfasst einen Differenzverstärker 1700, eine Schalter- bzw. Verknüpfungsschaltung 1717, einen ersten Inverter 1723, einen zweiten Inverter 1731 und eine Stromquelle 1721.
Der Differenzverstärker 1700 verstärkt eine Differenz zwischen einer Spannung Vmid am Knoten 13, die am ersten Eingabeanschluss des Komparators 17 eingegeben wird, und der Feldreferenzspannung VREFA, die am zweiten Eingabeanschluss des Komparators 17 eingegeben wird, und gibt das Verstärkungsergebnis an die Verknüpfungsschaltung 1717 aus.
Ein NMOS-Transistor 1701 ist zwischen einem Knoten 1705 und einem Knoten 1707 eingeschleift und die Referenzspannung VREFA wird am Gateanschluss des NMOS-Transistors 1701 eingegeben, d.h. am zweiten Eingabeanschluss des Komparators 17. Ein NMOS-Transistor 1703 ist zwischen einem Knoten 1715 und dem Knoten 1707 eingeschleift und ein Gateanschluss des NMOS-Transistors 1703, nämlich der erste Eingabeanschluss des Komparators 17, ist mit dem Knoten 13 verbunden.
Ein NMOS-Transistor 1713 ist zwischen dem Knoten 1707 und der Massespannung VSS eingeschleift und die Vorspannung VBIAS wird am Gateanschluss des NMOS-Transistors 1713 eingegeben.
Ein Metall-Oxid-Halbleiter-Transistor 1709 mit positivem Kanal (PMOS-Transistor) ist zwischen dem Knoten 1707 und der externen Versorgungsspannung VDD eingeschleift und ein Gateanschluss des PMOS-Transistors 1709 ist mit dem Knoten 1705 verbunden. Ein PMOS-Transistor 1711 ist zwischen der externen Versorgungsspannung VDD und dem Knoten 1715 eingeschleift und ein Gateanschluss des PMOS-Transistors 1711 ist mit dem Knoten 1705 verbunden.
Der PMOS-Transistor 1709 und der PMOS-Transistor 1711 bilden eine Stromspiegelschaltung. Es versteht sich, dass mehr als ein Anschluss der PMOS-Transistoren 1709 und 1711 mit der externen Versorgungsspannung VDD verbunden sein können.
Die Verknüpfungsschaltung 1717 kann als PMOS-Transistor ausgeführt sein, der zwischen der externen Versorgungsspannung VDD und einem Knoten 1719 eingeschleift ist. Ein Gateanschluss des PMOS-Transistors 1717 ist mit dem Knoten 1715 verbunden. Der Knoten 1715 ist ein Ausgabeanschluss des Differenzverstärkers 1700.
Die Stromquelle 1721 kann ein NMOS-Transistor sein, der zwischen dem Knoten 1719 und der Massespannung VSS eingeschleift ist. Die Vorspannung VBIAS wird an den Gateanschluss des NMOS-Transistors 1721 angelegt.
Der erste Inverter 1723 umfasst einen PMOS-Transistor 1725 und einen NMOS-Transistor 1729. Ein Eingabeanschluss des ersten Inverters 1723 ist mit dem Knoten 1719 verbunden. Ein Eingabeanschluss des zweiten Inverters 1731 ist mit dem Ausgabeanschluss 1727 des ersten Inverters 1723 verbunden und invertiert ein Ausgabesignal des ersten Inverters 1723 und gibt das Abtastsignal VPPDET aus.
3 zeigt ein Schaltbild einer Vorspannungsgeneratorschaltung 300, welche die Abtastsignalgeneratorschaltung 10 aus 2 mit der Vorspannung VBIAS versorgt Die Vorspannungsgeneratorschaltung 300 erzeugt die Vorspannung VBIAS unabhängig von Änderungen im Betrieb, der Spannung und der Temperatur (PVT-Änderungen).
Ein PMOS-Transistor 301 ist zwischen der externen Versorgungsspannung VDD und einem Knoten 303 eingeschleift und ein PMOS-Transistor 311 ist zwischen der externen Versorgungsspannung VDD und einem Knoten 313 eingeschleift. Jeder der beiden PMOS-Transistoren 301, 311 hat jeweils einen Gateanschluss, der mit dem Knoten 303 verbunden sind.
Der Knoten 303 ist über NMOS-Transistoren 305, 306 und einen Widerstand 307 mit der Massespannung VSS verbunden. Ein Gateanschluss des NMOS-Transistors 305 ist mit dem Knoten 313 verbunden. Ein NMOS-Transistor 315 ist zwischen dem Knoten 313 und der Massespannung VSS eingeschleift. Jeder der beiden NMOS-Transistoren 306, 315 hat jeweils einen Gateanschluss, der mit einem Gateanschluss eines NMOS-Transistors 309 verbunden sind. Ein Sourceanschluss und ein Drainanschluss des NMOS-Transistors 309 sind mit der Massespannung VSS verbunden.
Ein PMOS-Transistor 317 ist zwischen der externen Versorgungsspannung VDD und einem Knoten 319 eingeschleift. Ein Gateanschluss des PMOS-Transistors 317 ist mit dem Knoten 303 verbunden. Der Knoten 319 ist über in Reihe geschaltete NMOS-Transistoren 321 und 323 mit der Massespannung VSS verbunden.
Jeder der beiden NMOS-Transistoren 321, 323 hat jeweils einen Gateanschluss, der mit dem Knoten 319 verbunden ist. Ein Gateanschluss eines NMOS-Transistors 325 ist mit dem Knoten 319 verbunden und ein Drainanschluss und ein Sourceanschluss des NMOS-Transistors 325 sind mit der Massespannung VSS verbunden. Die Spannung am Knoten 319 ist die Vorspannung VBIAS.
4 zeigt graphisch Kennlinien für die Feldreferenzspannung VREFA und die erhöhte Spannung VPP der Spannungserhöhungsschaltung 100, wenn der Widerstand 11 einen Widerstandswert von 20kΩ und der konstante Strom I_CON 15 einen Wert von 100μA haben. Wie aus 4 ersichtlich ist, ist eine gleichmäßige Differenz von 2V zwischen der erhöhten Spannung VPP und der Feldreferenzspannung VREFA vorhanden.
Daher wird durch die Spannungserhöhungsschaltung 100 eine konstante Differenz zwischen der erhöhten Spannung VPP und der Feldreferenzspannung VREFA beibehalten, auch wenn die Feldreferenzspannung VREFA von einem anfänglichen Wert von unter 2V auf einen Wert von fast 6V ansteigt. In anderen Worten ausgedrückt, eine Ratenänderung der Feldreferenzspannung VREFA ist gleich einer Ratenänderung der erhöhten Spannung VPP oder entspricht dieser im Wesentlichen. Entsprechend wird eine Überlastung reduziert, die aus der erhöhten Spannung VPP resultiert.
Daher können in einem Halbleiterspeicherbaustein, der die Spannungserhöhungsschaltung 100 aufweist, Transistoren der Speicherzellen, die im Halbleiterspeicherbaustein verwendet werden, mit einer niedrigeren erhöhten Spannung VPP betrieben werden und der Stromverbrauch des Halbleiterspeicherbausteins wird reduziert.
Unter Bezugnahme auf die 1 bis 4 wird nachfolgend die Funktionsweise der Spannungserhöhungsschaltung 100 beschrieben.
Zuerst wird die Vorspannung VBIAS auf einen Wert gesetzt, der höher als eine Schwellwertspannung jedes der Transistoren 15, 1713 und 1721 ist. Ist die Spannung Vmid am Knoten 13 höher als die Vorspannung VBIAS, dann ist der Stromfluss durch den NMOS-Transistor 1703 höher als der Stromfluss durch den NMOS-Transistor 1701. Zudem wird, wenn die Spannung am Knoten 1715 auf den Massespannungspegel VSS abgesenkt wird, der Knoten 1719 auf den Pegel der externen Spannung VDD angehoben. Daher nimmt das Abtastsignal VPPDET wegen der Inverter 1723 und 1731 einen Signalwert mit einem logischen Wert auf einem hohen Zustand an.
Die Pulsgeneratorschaltung 30 erzeugt in Reaktion auf das Abtastsignal VPPDET, das einen logisch hohen Zustand hat, z.B. einen ersten logischen Zustand, ein Treibersignal PEN, das einen inaktiven Zustand hat, z.B. einen logisch niedrigen Zustand. Da die Pumpschaltung 50 in Reaktion auf das Treibersignal PEN mit einem inaktiven Pegel den Pumpvorgang einstellt, bleibt die erhöhte Spannung VPP auf einem konstanten Pegel.
Ist die Spannung Vmid am Knoten 13 niedriger als die Vorspannung VBIAS, dann ist der Stromfluss durch den NMOS-Transistor 1701 höher als der Stromfluss durch den NMOS-Transistor 1703. Zudem wird, wenn eine Spannung am Knoten 1705 auf den Massespannungspegel VSS abgesenkt wird, der Knoten 1715 durch den PMOS-Transistor 1711 auf den Pegel der externen Spannung VDD angehoben. Daher wird der PMOS-Transistor 1717 sperrend geschaltet.
Zieht jedoch der NMOS-Transistor 1721 die Spannung am Knoten 1719 in Reaktion auf die Vorspannung VBIAS auf den Pegel der Massespan nung VSS, dann wird das Abtastsignal VPPDET durch die Inverter 1723 und 1731 zu einem Signal mit einem logisch niedrigen Zustand. Die Pulsgeneratorschaltung 30 erzeugt dann das Treibersignal PEN, d.h. ein gepulstes Treibersignal, durch das Abtastsignal VPPDET mit dem niedrigen logischen Pegel. Da die Pumpschaltung 50 einen Pumpvorgang in Reaktion auf das Treibersignal PEN ausführt, nimmt die erhöhte Spannung VPP allmählich zu.

Claims

Spannungserhöhungsschaltung mit – einer Pumpschaltung (50), die in Reaktion auf ein Treibersignal (PEN) eine erhöhte Spannung (VPP) erzeugt, insbesondere zur Steuerung einer Wortleitung eines Halbleiterspeicherbausteins, gekennzeichnet durch – eine Abtastsignalgeneratorschaltung (10), die ein Abtastsignal (VPPDET) erzeugt, und – eine Pulsgeneratorschaltung (30), die in Reaktion auf das Abtastsignal (VPPDET) das Treibersignal (PEN) erzeugt.
Spannungserhöhungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Abtastsignalgeneratorschaltung (10) folgende Komponenten umfasst: – einen Komparator (17) mit einem ersten Eingabeanschluss, einem zweiten Eingabeanschluss zum Empfangen einer Referenzspannung (VREFA) und einem Ausgabeanschluss zum Ausgeben des Abtastsignals (VPPDET), – einen Widerstand (11), der zwischen der erhöhten Spannung (VPP) und dem ersten Eingabeanschluss eingeschleift ist, und – eine Konstantstromquelle (15), die zwischen dem ersten Eingabeanschluss und einer Massespannung (VSS) eingeschleift ist.
Spannungserhöhungsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Pulsgeneratorschaltung (30) als Ringoszillator ausgeführt ist.
Spannungserhöhungsschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Pulsgeneratorschaltung (30) in Reaktion auf einen ersten logischen Zustand des Abtastsignals (VPPDET) deaktiviert ist.
Spannungserhöhungsschaltung nach Anspruch 4, dadurch gekennzeichnet, dass der erste logische Zustand ein hoher logischer Zustand ist.
Spannungserhöhungsschaltung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass die Konstantstromquelle (15) ein NMOS-Transistor ist, der durch eine Vorspannung (VBIAS) gesteuert wird.
Spannungserhöhungsschaltung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass der Komparator (17) folgende Komponenten umfasst: – einen ersten Inverter (1723), – einen zweiten Inverter (1731), der ein Ausgabesignal des ersten Inverters (1723) empfängt und das Abtastsignal (VPPDET) ausgibt – einen Differenzverstärker (1700), der eine Differenz zwischen einer Spannung (Vmid) am ersten Eingabeanschluss und der Referenzspannung (VREFA) verstärkt, – eine Verknüpfungsschaltung (1717), die mit einer Versorgungsspannung (VDD) und einem Eingabeanschluss des ersten Inverters (1723) verbunden ist und in Reaktion auf ein Ausgabesignal des Differenzverstärkers (1700) umgeschaltet wird, und – eine Stromquelle (1721), die zwischen dem Eingabeanschluss des ersten Inverters (1723) und der Massespannung (VSS) eingeschleift ist und in Reaktion auf eine Vorspannung (VBIAS) leitend geschaltet wird.
Spannungserhöhungsschaltung nach Anspruch 7, dadurch gekennzeichnet, dass die Verknüpfungsschaltung (1717) ein PMOS-Transistor ist, der durch die Vorspannung (VBIAS) gesteuert wird.
Spannungserhöhungsschaltung nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass die Stromquelle (1721) ein NMOS-Transistor ist, der durch die an einen Gateanschluss angelegte Vorspannung (VBIAS) gesteuert wird.
Spannungserhöhungsschaltung nach einem der Ansprüche 1 bis 9, gekennzeichnet durch eine Vorspannungsgeneratorschaltung (300) zur Versorgung der Abtastsignalgeneratorschaltung (10) mit einer Vorspannung (VBIAS).
Spannungserhöhungsschaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass sie zum Steuern einer Wortleitung eines Speicherzellenfelds in einem Halbleiterspeicherbaustein eingerichtet ist, wobei – die von der Pumpschaltung (50) in Reaktion auf das Treibersignal (PEN) erzeugte erhöhte Spannung (VPP) die Wortleitung steuert und – die Abtastsignalgeneratorschaltung (10) vor einer Übertragung des Abtastsignals (VPPDET) eine erste Spannung mit einer Feldreferenzspannung vergleicht, wobei die erste Spannung zum Erzeugen des Abtastsignals (VPPDET) in Verbindung mit der Feldreferenzspannung genutzt wird und gleich oder im Wesentlichen gleich einer Spannungsdifferenz zwischen der erhöhten Spannung (VPP) und der Feldreferenzspannung ist und wobei die Spannungsdifferenz über eine Zeitdauer hinweg konstant bleibt.
Spannungserhöhungsschaltung nach Anspruch 11, dadurch gekennzeichnet, dass die Abtastsignalgeneratorschaltung (10) einen Widerstand (11) und eine Konstantstromquelle (15) umfasst, um die Spannungsdifferenz zu erzeugen.
Spannungserhöhungsschaltung nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass die Spannungsdifferenz während eines Normalbetriebs und/oder eines Testmodus des Halbleiterspeicherbausteins beibehalten wird.
Verfahren zur Erzeugung einer erhöhten Spannung, insbesondere zum Steuern einer Wortleitung in einem Halbleiterspeicherbaustein, gekennzeichnet durch folgende Schritte: – Vergleichen einer ersten Spannung (Vmid) mit einer Feldreferenzspannung (VREFA) und Ausgeben eines Abtastsignals (VPPDET) als Vergleichsergebnis, – Erzeugen eines Treibersignals (PEN) in Reaktion auf das Abtastsignal (VPPDET) und – Erzeugen der erhöhten Spannung (VPP) in Reaktion auf das Treibersignal (PEN), – wobei die erste Spannung (Vmid) auf einer Differenz zwischen der erhöhten Spannung (VPP) und der Feldreferenzspannung (VREFA) basiert und die Differenz im Wesentlichen konstant ist.
Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die Spannungsdifferenz durch einen Widerstand (11) und einen konstanten Stromfluss (I_CON) durch den Widerstand (11) erzeugt wird.