JP2002270778A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2002270778A JP2002270778A JP2001071672A JP2001071672A JP2002270778A JP 2002270778 A JP2002270778 A JP 2002270778A JP 2001071672 A JP2001071672 A JP 2001071672A JP 2001071672 A JP2001071672 A JP 2001071672A JP 2002270778 A JP2002270778 A JP 2002270778A
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Abstract
(57)【要約】
【課題】 外部電源電圧が低電位になると、昇圧電位Ｖ
ppの設定電位が昇圧電位発生回路２の最大能力を超えて
しまい、正常にパワーオン動作しなくなることがある。
本発明は、外部電源電圧が低電圧であってもパワーオン
動作を正常に開始させることを目的とする。 【解決手段】 外部電源電位が低電位の場合には、基準
電位の定数倍に設定される昇圧電位Ｖppが昇圧電位発生
回路の最大能力を超えないように、基準電位を所定の電
位に補正する。
ppの設定電位が昇圧電位発生回路２の最大能力を超えて
しまい、正常にパワーオン動作しなくなることがある。
本発明は、外部電源電圧が低電圧であってもパワーオン
動作を正常に開始させることを目的とする。 【解決手段】 外部電源電位が低電位の場合には、基準
電位の定数倍に設定される昇圧電位Ｖppが昇圧電位発生
回路の最大能力を超えないように、基準電位を所定の電
位に補正する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に半導体メモリ等に使用される昇圧電位生成の
回路系に関する。
係り、特に半導体メモリ等に使用される昇圧電位生成の
回路系に関する。
【０００２】
【従来の技術】近年、半導体メモリでは電源電圧の低電
圧化が進んでいる。そのため、内部電圧発生回路に対し
て、外部電源電圧が低くなっても安定して動作すること
が求められてきている。図１に従来の昇圧電位生成のた
めの回路系を示す。まず、定電位発生回路１によって、
外部電源電圧ＶDDに依存しない定電位Ｖrefが生成され
る。この定電位Ｖrefは昇圧電位発生回路２及びパワー
オン時昇圧電位判定回路３へ入力される。昇圧電位発生
回路２では、定電位Ｖrefを基準として、外部電源電圧
ＶDDから昇圧された昇圧電位Ｖppが生成される。この昇
圧電位Ｖppはパワーオン時昇圧電位判定回路３に入力さ
れる。このパワーオン時昇圧電位判定回路３では、昇圧
電位Ｖppが設定電位に達したかどうかを判定し、設定電
位に達していればパワーオン回路（図示せず）を停止さ
せるパワーオン信号Ｖppokを出力する。図２は、パワー
オン時昇圧電位判定回路３の一例を示したものである。
昇圧Ｖppを抵抗分割によりＶrefnom／Ｖppnomに内分し
た電位Ｖpp’を差動アンプ４の一方の入力端に入力し、
これを基準電位Ｖrefと比較する。ここで、Ｖrefnomは
電源が投入され定常状態になってからの基準電位Ｖref
の設定電位のことであり、Ｖppnomは電源が投入され定
常状態となってからの昇圧電位Ｖppの設定電位のことで
ある。
圧化が進んでいる。そのため、内部電圧発生回路に対し
て、外部電源電圧が低くなっても安定して動作すること
が求められてきている。図１に従来の昇圧電位生成のた
めの回路系を示す。まず、定電位発生回路１によって、
外部電源電圧ＶDDに依存しない定電位Ｖrefが生成され
る。この定電位Ｖrefは昇圧電位発生回路２及びパワー
オン時昇圧電位判定回路３へ入力される。昇圧電位発生
回路２では、定電位Ｖrefを基準として、外部電源電圧
ＶDDから昇圧された昇圧電位Ｖppが生成される。この昇
圧電位Ｖppはパワーオン時昇圧電位判定回路３に入力さ
れる。このパワーオン時昇圧電位判定回路３では、昇圧
電位Ｖppが設定電位に達したかどうかを判定し、設定電
位に達していればパワーオン回路（図示せず）を停止さ
せるパワーオン信号Ｖppokを出力する。図２は、パワー
オン時昇圧電位判定回路３の一例を示したものである。
昇圧Ｖppを抵抗分割によりＶrefnom／Ｖppnomに内分し
た電位Ｖpp’を差動アンプ４の一方の入力端に入力し、
これを基準電位Ｖrefと比較する。ここで、Ｖrefnomは
電源が投入され定常状態になってからの基準電位Ｖref
の設定電位のことであり、Ｖppnomは電源が投入され定
常状態となってからの昇圧電位Ｖppの設定電位のことで
ある。
【０００３】ここで、パワーオンし始めたばかりの状態
では昇圧電位Ｖppがまだ充分に昇圧されておらず、昇圧
電位ＶppがＶppnomに達するまではパワーオン信号Ｖppo
kとしてＬレベルが出力されている。そして、昇圧電位
ＶppがＶppnomに達した時、パワーオン信号Ｖppokとし
てＨレベルが出力される。図３に、差動アンプ４の一例
を示す。電位Ｖpp’が基準電位Ｖrefより高い電位の場
合には、出力電位ＶoutとしてＨレベルが出力され、電
位Ｖpp’が基準電位Ｖrefより低い電位の場合には、出
力電位ＶoutにＬレベルが出力される。図４に、昇圧電
位発生回路２の一例を示す。昇圧電位発生回路２は、昇
圧用のキャパシタＱcと、そのキャパシタＱcの一方電極
端Ｎ４と外部電源電位ＶDDとの間に電流経路が挟まれた
トランジスタＴn1と、キャパシタＱcの一方電極端Ｎ４
とＶpp出力端側との間に電流経路が挟まれたトランジス
タＴn2とを具備する。また、トランジスタＴn1及びトラ
ンジスタＴn2のバックゲートとキャパシタＱcの他方電
極端とは共通のノードＮ１に接続される。各ノードＮ１
〜Ｎ３に供給される信号について説明する。まず、昇圧
電圧Ｖppを所定の比で内分した電位Ｖpp''と基準電位Ｖ
refとを差動アンプに入力して得られた信号bACPLMTがＮ
ＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３のそれぞれの一方入
力端に入力される。ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ
３のそれぞれの他方入力端には、それぞれ昇圧電位発生
回路２を制御する基となる信号Ｎ１０、Ｎ２０、Ｎ３０
が入力される。そして、各ＮＡＮＤ１〜３の出力がイン
バータを介して各ノードＮ１〜Ｎ３に接続される。ここ
で、基準電位Ｖrefと電位Ｖpp''とを比較し、前者が大
きい場合には信号bACPLMTがハイレベルとなり、各ノー
ドＮ１〜Ｎ３にそれぞれ信号Ｎ１０〜Ｎ３０がそのまま
出力される。これにより、昇圧電位発生回路２が動作
し、昇圧電位Ｖppを上昇させることとなる。一方、基準
電位Ｖrefよりも電位Ｖpp''の方が高い場合には、信号b
ACPLMTはロウレベルとなるため、各ノードＮ１〜Ｎ３は
すべてロウレベルとなる。これにより、昇圧電位発生回
路２の動作が停止し、昇圧電位Ｖppの上昇が止まる。
では昇圧電位Ｖppがまだ充分に昇圧されておらず、昇圧
電位ＶppがＶppnomに達するまではパワーオン信号Ｖppo
kとしてＬレベルが出力されている。そして、昇圧電位
ＶppがＶppnomに達した時、パワーオン信号Ｖppokとし
てＨレベルが出力される。図３に、差動アンプ４の一例
を示す。電位Ｖpp’が基準電位Ｖrefより高い電位の場
合には、出力電位ＶoutとしてＨレベルが出力され、電
位Ｖpp’が基準電位Ｖrefより低い電位の場合には、出
力電位ＶoutにＬレベルが出力される。図４に、昇圧電
位発生回路２の一例を示す。昇圧電位発生回路２は、昇
圧用のキャパシタＱcと、そのキャパシタＱcの一方電極
端Ｎ４と外部電源電位ＶDDとの間に電流経路が挟まれた
トランジスタＴn1と、キャパシタＱcの一方電極端Ｎ４
とＶpp出力端側との間に電流経路が挟まれたトランジス
タＴn2とを具備する。また、トランジスタＴn1及びトラ
ンジスタＴn2のバックゲートとキャパシタＱcの他方電
極端とは共通のノードＮ１に接続される。各ノードＮ１
〜Ｎ３に供給される信号について説明する。まず、昇圧
電圧Ｖppを所定の比で内分した電位Ｖpp''と基準電位Ｖ
refとを差動アンプに入力して得られた信号bACPLMTがＮ
ＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３のそれぞれの一方入
力端に入力される。ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ
３のそれぞれの他方入力端には、それぞれ昇圧電位発生
回路２を制御する基となる信号Ｎ１０、Ｎ２０、Ｎ３０
が入力される。そして、各ＮＡＮＤ１〜３の出力がイン
バータを介して各ノードＮ１〜Ｎ３に接続される。ここ
で、基準電位Ｖrefと電位Ｖpp''とを比較し、前者が大
きい場合には信号bACPLMTがハイレベルとなり、各ノー
ドＮ１〜Ｎ３にそれぞれ信号Ｎ１０〜Ｎ３０がそのまま
出力される。これにより、昇圧電位発生回路２が動作
し、昇圧電位Ｖppを上昇させることとなる。一方、基準
電位Ｖrefよりも電位Ｖpp''の方が高い場合には、信号b
ACPLMTはロウレベルとなるため、各ノードＮ１〜Ｎ３は
すべてロウレベルとなる。これにより、昇圧電位発生回
路２の動作が停止し、昇圧電位Ｖppの上昇が止まる。
【０００４】図５は、図４に示した昇圧電位生成回路２
の動作を簡単に示したものである。まず、時刻ｔ１にノ
ードＮ１が外部電源電位ＶDDまで昇圧される。これによ
り、トランジスタＴn1がオフされる。それと同時に、キ
ャパシタＱcの容量カップリングによりノードＮ４が２
×ＶDDに昇圧される。次に、時刻ｔ２にトランジスタＴ
n2のゲートＮ３を２×ＶDDよりも高い電圧ＶAに昇圧す
る。これにより、トランジスタＴn2がオンされ、ノード
Ｎ４の電荷がＶpp出力端に転送される。次に、時刻ｔ２
でノードＮ３をＶDDまで下げるとともに、ノードＮ１も
ＶDDまで下げる。これにより、トランジスタＴn2はオフ
し、ノードＮ４はＶpp出力端と切り離され、ノードＮ４
の電位はＶDDよりも低い電位まで下がる。それと同時に
ノードＮ１の電位もＶDDまで低下する。次に、時刻ｔ４
でトランジスタＴn1のゲートＮ２を２×ＶDDまで昇圧す
る。これによりトランジスタＴn1がオンとなり、ノード
Ｎ４はＶDDまで充電される。このようにして、昇圧電位
生成回路２により昇圧電位Ｖppが生成される。図６は、
基準電位Ｖref、昇圧電位Ｖppの設定電位、及び昇圧電
位発生回路２の最大能力の関係を示したものである。図
４に示したような昇圧電位発生回路２を用いた場合、昇
圧電位Ｖppの最大電位は２×ＶDDである。一方、基準電
位Ｖrefとしては、定電圧発生回路１の出力を用いてい
る。ここで、昇圧電位Ｖppの設定電位を、基準電位Ｖre
fの定数倍として設定した場合（ここでは、Ｖrefを１．
３Ｖとして、Ｖppを３．５Ｖとする）、出力される昇圧
電位Ｖppは外部電源電位ＶDDによらず一定の電位とな
る。
の動作を簡単に示したものである。まず、時刻ｔ１にノ
ードＮ１が外部電源電位ＶDDまで昇圧される。これによ
り、トランジスタＴn1がオフされる。それと同時に、キ
ャパシタＱcの容量カップリングによりノードＮ４が２
×ＶDDに昇圧される。次に、時刻ｔ２にトランジスタＴ
n2のゲートＮ３を２×ＶDDよりも高い電圧ＶAに昇圧す
る。これにより、トランジスタＴn2がオンされ、ノード
Ｎ４の電荷がＶpp出力端に転送される。次に、時刻ｔ２
でノードＮ３をＶDDまで下げるとともに、ノードＮ１も
ＶDDまで下げる。これにより、トランジスタＴn2はオフ
し、ノードＮ４はＶpp出力端と切り離され、ノードＮ４
の電位はＶDDよりも低い電位まで下がる。それと同時に
ノードＮ１の電位もＶDDまで低下する。次に、時刻ｔ４
でトランジスタＴn1のゲートＮ２を２×ＶDDまで昇圧す
る。これによりトランジスタＴn1がオンとなり、ノード
Ｎ４はＶDDまで充電される。このようにして、昇圧電位
生成回路２により昇圧電位Ｖppが生成される。図６は、
基準電位Ｖref、昇圧電位Ｖppの設定電位、及び昇圧電
位発生回路２の最大能力の関係を示したものである。図
４に示したような昇圧電位発生回路２を用いた場合、昇
圧電位Ｖppの最大電位は２×ＶDDである。一方、基準電
位Ｖrefとしては、定電圧発生回路１の出力を用いてい
る。ここで、昇圧電位Ｖppの設定電位を、基準電位Ｖre
fの定数倍として設定した場合（ここでは、Ｖrefを１．
３Ｖとして、Ｖppを３．５Ｖとする）、出力される昇圧
電位Ｖppは外部電源電位ＶDDによらず一定の電位とな
る。
【０００５】
【発明が解決しようとする課題】ここで、図６に示した
ように、外部電源電圧ＶDDが低い領域では、昇圧電位Ｖ
ppの設定電位が、昇圧電位発生回路２の最大能力を超え
てしまう（図６中の※印）。具体的に、図６の場合、Ｖ
DD＝Ｖpp／２＝１．７５Ｖ以下の領域では、図４に示し
た昇圧電位発生回路２では、昇圧電位Ｖppの設定電位に
達することはできない。この時、パワーオン時昇圧電位
判定回路３の出力ＶppokがＬレベルのままで、パワーオ
ン動作が開始されないという問題が生じることが考えら
れる。本発明は上記問題に鑑みてなされたものであり、
外部電源電圧が低電圧であってもパワーオン動作を正常
に開始させることが可能となる半導体集積回路を提供す
ることを目的とする。
ように、外部電源電圧ＶDDが低い領域では、昇圧電位Ｖ
ppの設定電位が、昇圧電位発生回路２の最大能力を超え
てしまう（図６中の※印）。具体的に、図６の場合、Ｖ
DD＝Ｖpp／２＝１．７５Ｖ以下の領域では、図４に示し
た昇圧電位発生回路２では、昇圧電位Ｖppの設定電位に
達することはできない。この時、パワーオン時昇圧電位
判定回路３の出力ＶppokがＬレベルのままで、パワーオ
ン動作が開始されないという問題が生じることが考えら
れる。本発明は上記問題に鑑みてなされたものであり、
外部電源電圧が低電圧であってもパワーオン動作を正常
に開始させることが可能となる半導体集積回路を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明にかかる半導体集
積回路は、第1の基準電位を生成する基準電位発生回路
と、外部電源電位を内分した所定の電位と前記第１の基
準電位のうち、低い方の電位を第２の基準電位として出
力する基準電位補正回路と、前記第２の基準電位に基づ
いて昇圧電位を生成する昇圧電位発生回路と、を具備す
ることを特徴とする。好ましくは、前記昇圧電位は前記
第２の基準電位の定数倍に設定され、前記基準電位補正
回路は前記昇圧電位が昇圧電位発生回路の最大能力を超
えないように前記第２の基準電位が前記第１の基準電位
より低電位になるように補正する。好ましくは、前記第
２の基準電位と前記昇圧電位とを比較して、前記昇圧電
位が所望の設定電位に達したかどうかを判定する判定回
路を更に具備する。好ましくは、前記基準電位補正回路
は、パワーオン動作時以外は非活性化される。好ましく
は、前記所定の電位ＶrefAは、ＶrefA＝ＶDD×２×Ｖre
fnom／Ｖpp（ＶDD：外部電源電位、Ｖrefnom：定常状態
における前記基準電位の設定電位、Ｖpp：定常状態にお
ける前記昇圧電位の設定電位）である。
積回路は、第1の基準電位を生成する基準電位発生回路
と、外部電源電位を内分した所定の電位と前記第１の基
準電位のうち、低い方の電位を第２の基準電位として出
力する基準電位補正回路と、前記第２の基準電位に基づ
いて昇圧電位を生成する昇圧電位発生回路と、を具備す
ることを特徴とする。好ましくは、前記昇圧電位は前記
第２の基準電位の定数倍に設定され、前記基準電位補正
回路は前記昇圧電位が昇圧電位発生回路の最大能力を超
えないように前記第２の基準電位が前記第１の基準電位
より低電位になるように補正する。好ましくは、前記第
２の基準電位と前記昇圧電位とを比較して、前記昇圧電
位が所望の設定電位に達したかどうかを判定する判定回
路を更に具備する。好ましくは、前記基準電位補正回路
は、パワーオン動作時以外は非活性化される。好ましく
は、前記所定の電位ＶrefAは、ＶrefA＝ＶDD×２×Ｖre
fnom／Ｖpp（ＶDD：外部電源電位、Ｖrefnom：定常状態
における前記基準電位の設定電位、Ｖpp：定常状態にお
ける前記昇圧電位の設定電位）である。
【０００７】本発明にかかる半導体集積回路は、第1の
基準電位を生成する基準電位発生回路と、外部電源電位
を内分した第１の内分電位及び前記第１の基準電位のう
ち低い方の電位と、前記外部電源電位を内分した第１の
内分電位と異なる第２の内分電位とで高い方の電位を第
２の基準電位として出力する基準電位補正回路と、前記
第２の基準電位に基づいて昇圧電位を生成する昇圧電位
発生回路と、を具備することを特徴とする。好ましく
は、前記昇圧電位は前記第２の基準電位の定数倍に設定
され、前記基準電位補正回路は前記昇圧電位が昇圧電位
発生回路の最大能力を超えないように前記第２の基準電
位が前記第１の基準電位より低電位になるように補正す
る。好ましくは、前記第２の内分電位は、前記外部電源
電位が所定の電位以上になると前記第２の基準電位とし
て出力されるように設定される。好ましくは、前記第２
の基準電位と前記昇圧電位とを比較して、前記昇圧電位
が所望の設定電位に達したかどうかを判定する判定回路
を更に具備する。好ましくは、前記基準電位補正回路
は、パワーオン動作時以外は非活性化される。本発明は
上記構成をとることにより、外部電源電圧が低電圧であ
ってもパワーオン動作を正常に開始させることが可能と
なる半導体集積回路を提供することができる。
基準電位を生成する基準電位発生回路と、外部電源電位
を内分した第１の内分電位及び前記第１の基準電位のう
ち低い方の電位と、前記外部電源電位を内分した第１の
内分電位と異なる第２の内分電位とで高い方の電位を第
２の基準電位として出力する基準電位補正回路と、前記
第２の基準電位に基づいて昇圧電位を生成する昇圧電位
発生回路と、を具備することを特徴とする。好ましく
は、前記昇圧電位は前記第２の基準電位の定数倍に設定
され、前記基準電位補正回路は前記昇圧電位が昇圧電位
発生回路の最大能力を超えないように前記第２の基準電
位が前記第１の基準電位より低電位になるように補正す
る。好ましくは、前記第２の内分電位は、前記外部電源
電位が所定の電位以上になると前記第２の基準電位とし
て出力されるように設定される。好ましくは、前記第２
の基準電位と前記昇圧電位とを比較して、前記昇圧電位
が所望の設定電位に達したかどうかを判定する判定回路
を更に具備する。好ましくは、前記基準電位補正回路
は、パワーオン動作時以外は非活性化される。本発明は
上記構成をとることにより、外部電源電圧が低電圧であ
ってもパワーオン動作を正常に開始させることが可能と
なる半導体集積回路を提供することができる。
【０００８】
【発明の実施の形態】≪本発明の第１の実施形態≫本発
明の第１の実施形態にかかる昇圧電位生成のための回路
系を図７に示す。まず、定電位発生回路１１によって、
外部電源電圧ＶDDに依存しない定電位Ｖrefが生成され
る。この定電位Ｖrefは基準電位補正回路１２へ入力さ
れる。この基準電位補正回路１２からは補正された基準
電位ＶrefAが出力され、昇圧電位発生回路１３及びパワ
ーオン時昇圧電位判定回路１４へとそれぞれ入力され
る。この補正された基準電位ＶrefAは、低電位側で折れ
曲がり特性を有する（詳細は図９において説明）。昇圧
電位発生回路１３では、補正された基準電位ＶrefAに基
づいて、外部電源電圧ＶDDから昇圧された昇圧電位Ｖpp
が発生される。この昇圧電位Ｖppはパワーオン時昇圧電
位判定回路１４に入力される。このパワーオン時昇圧電
位判定回路１４では、昇圧電位Ｖppが設定電位に達した
かどうかを判定し、図示せぬパワーオン回路を動作させ
るパワーオン信号Ｖppokを出力する。ここで、パワーオ
ン時昇圧電位判定回路１４は図２に示した回路図と同じ
構成を有するものとする。また、昇圧電位発生回路１３
は図４に示した回路図と同じ構成を有するものとする。
明の第１の実施形態にかかる昇圧電位生成のための回路
系を図７に示す。まず、定電位発生回路１１によって、
外部電源電圧ＶDDに依存しない定電位Ｖrefが生成され
る。この定電位Ｖrefは基準電位補正回路１２へ入力さ
れる。この基準電位補正回路１２からは補正された基準
電位ＶrefAが出力され、昇圧電位発生回路１３及びパワ
ーオン時昇圧電位判定回路１４へとそれぞれ入力され
る。この補正された基準電位ＶrefAは、低電位側で折れ
曲がり特性を有する（詳細は図９において説明）。昇圧
電位発生回路１３では、補正された基準電位ＶrefAに基
づいて、外部電源電圧ＶDDから昇圧された昇圧電位Ｖpp
が発生される。この昇圧電位Ｖppはパワーオン時昇圧電
位判定回路１４に入力される。このパワーオン時昇圧電
位判定回路１４では、昇圧電位Ｖppが設定電位に達した
かどうかを判定し、図示せぬパワーオン回路を動作させ
るパワーオン信号Ｖppokを出力する。ここで、パワーオ
ン時昇圧電位判定回路１４は図２に示した回路図と同じ
構成を有するものとする。また、昇圧電位発生回路１３
は図４に示した回路図と同じ構成を有するものとする。
【０００９】図８は、基準電位補正回路１２の回路構成
図である。外部電源電位ＶDDと補正された基準電位Ｖre
fAとの間にそれぞれ電流経路が挟まれたＰＭＯＳトラン
ジスタＱp1及びＰＭＯＳトランジスタＱp2とが直列に配
置される。ＰＭＯＳトランジスタＱp1のゲートには差動
アンプ１５の出力が接続され、ＰＭＯＳトランジスタＱ
p2のゲートには比較回路１６の出力が接続されている。
差動アンプ１５には、補正された基準電位ＶrefAと基準
電位Ｖrefとが入力される。ＶrefA＜Ｖrefの場合、差動
アンプ１５からはＬレベルが出力され、ＰＭＯＳトラン
ジスタＱp1はオンとなる。差動アンプ１６には、外部電
源電位ＶDDを（（Ｖpp／２）−Ｖrefnom）とＶrefnomと
に内分した電位ＶDD’（＝ＶDD×Ｖrefnom／（Ｖpp／
２））を差動アンプ１６の一方の入力端に入力し、これ
を補正された基準電位ＶrefAと比較する。ＶrefA＜ＶD
D’の場合、差動アンプ１６からはＬレベルが出力さ
れ、ＰＭＯＳトランジスタＱp2はオンとなる。ここで、
上記ＰＭＯＳトランジスタＱp1及びＱp2とが共にオンと
なった場合、補正された基準電位ＶrefAが外部電源電位
ＶDDから充電されることになる。VrefA＞Ｖref、又は、
ＶrefA＞ＶDD×Ｖrefnom／（Ｖpp／２）、の場合には、
補正された基準電位ＶrefAが外部電源電位ＶDDから充電
されない。その結果、補正された基準電位ＶrefAは、Ｖ
refとＶDD×Ｖrefnom／（Ｖpp／２）のどちらか低い方
の電位に設定されることとなる（ＶrefAがどちらか一方
の電位よりも高くなれば、ＶDDから充電されなくなるか
ら）。
図である。外部電源電位ＶDDと補正された基準電位Ｖre
fAとの間にそれぞれ電流経路が挟まれたＰＭＯＳトラン
ジスタＱp1及びＰＭＯＳトランジスタＱp2とが直列に配
置される。ＰＭＯＳトランジスタＱp1のゲートには差動
アンプ１５の出力が接続され、ＰＭＯＳトランジスタＱ
p2のゲートには比較回路１６の出力が接続されている。
差動アンプ１５には、補正された基準電位ＶrefAと基準
電位Ｖrefとが入力される。ＶrefA＜Ｖrefの場合、差動
アンプ１５からはＬレベルが出力され、ＰＭＯＳトラン
ジスタＱp1はオンとなる。差動アンプ１６には、外部電
源電位ＶDDを（（Ｖpp／２）−Ｖrefnom）とＶrefnomと
に内分した電位ＶDD’（＝ＶDD×Ｖrefnom／（Ｖpp／
２））を差動アンプ１６の一方の入力端に入力し、これ
を補正された基準電位ＶrefAと比較する。ＶrefA＜ＶD
D’の場合、差動アンプ１６からはＬレベルが出力さ
れ、ＰＭＯＳトランジスタＱp2はオンとなる。ここで、
上記ＰＭＯＳトランジスタＱp1及びＱp2とが共にオンと
なった場合、補正された基準電位ＶrefAが外部電源電位
ＶDDから充電されることになる。VrefA＞Ｖref、又は、
ＶrefA＞ＶDD×Ｖrefnom／（Ｖpp／２）、の場合には、
補正された基準電位ＶrefAが外部電源電位ＶDDから充電
されない。その結果、補正された基準電位ＶrefAは、Ｖ
refとＶDD×Ｖrefnom／（Ｖpp／２）のどちらか低い方
の電位に設定されることとなる（ＶrefAがどちらか一方
の電位よりも高くなれば、ＶDDから充電されなくなるか
ら）。
【００１０】図９は、本実施形態における、補正された
基準電位ＶrefA、昇圧電位Ｖppの設定電位及び昇圧電位
発生回路１３の最大能力の関係を示したものである。図
９から分かるように、外部電源電位ＶDDが（Ｖppの設定
電位）／２よりも高い範囲では、補正された基準電位Ｖ
refAは定電位発生回路１１によって生成される基準電位
Ｖrefと一致する。また、外部電源電位ＶDDがＶpp／２
よりもひくい範囲では、原点を通る比例定数２×Ｖrefn
om／Ｖppnomの直線となっている。昇圧電位Ｖppの電位
は、この補正された基準電位ＶrefAの定数倍の電位に設
定される。このようにすると、従来では昇圧電位発生回
路１３の最大能力を超えてしまう範囲（ＶDDがＶpp／２
以下の範囲）であっても、本発明の第１の実施形態にあ
っては、昇圧電位発生回路１３の最大能力を超えないよ
うにできる。その結果、外部電源電位ＶDDがＶpp／２よ
り低い範囲にあっても、パワーオン動作を正常に開始さ
せることが可能となる。このように、本発明において
は、外部電源電圧が低い領域において折れ曲がり特性を
もつ基準電位を用いることにより、この領域においても
適当な昇圧電位を得ることができる。その結果、昇圧電
位発生回路を立ち上げる動作が低い外部電源電圧で可能
となる。
基準電位ＶrefA、昇圧電位Ｖppの設定電位及び昇圧電位
発生回路１３の最大能力の関係を示したものである。図
９から分かるように、外部電源電位ＶDDが（Ｖppの設定
電位）／２よりも高い範囲では、補正された基準電位Ｖ
refAは定電位発生回路１１によって生成される基準電位
Ｖrefと一致する。また、外部電源電位ＶDDがＶpp／２
よりもひくい範囲では、原点を通る比例定数２×Ｖrefn
om／Ｖppnomの直線となっている。昇圧電位Ｖppの電位
は、この補正された基準電位ＶrefAの定数倍の電位に設
定される。このようにすると、従来では昇圧電位発生回
路１３の最大能力を超えてしまう範囲（ＶDDがＶpp／２
以下の範囲）であっても、本発明の第１の実施形態にあ
っては、昇圧電位発生回路１３の最大能力を超えないよ
うにできる。その結果、外部電源電位ＶDDがＶpp／２よ
り低い範囲にあっても、パワーオン動作を正常に開始さ
せることが可能となる。このように、本発明において
は、外部電源電圧が低い領域において折れ曲がり特性を
もつ基準電位を用いることにより、この領域においても
適当な昇圧電位を得ることができる。その結果、昇圧電
位発生回路を立ち上げる動作が低い外部電源電圧で可能
となる。
【００１１】なお、本実施形態においては、理想的な昇
圧電位発生回路１３によって、昇圧電位Ｖppを外部電源
電位ＶDDの２倍の電位まで発生可能であるとして説明し
た。しかし、実際には寄生容量などにより、昇圧電位Ｖ
ppとして、外部電源電位ＶDDの２倍の電位まで昇圧させ
ることは困難である。そこで、図８に示した基準電位補
正回路１２の差動アンプ１６の一方に入力される電位Ｖ
DD’が、ＶDD×Ｖrefnom／（Ｖpp／２）よりも低い値に
設定されるようにすればよい。 ≪本発明の第２の実施形態≫本発明の第２の実施形態に
かかる基準電位補正回路１２の回路構成図を図１０に示
す。その他の構成は第１の実施形態と同様である。図１
０に示した基準電位補正回路１２では、図８に示したも
のに、外部電源電位ＶDDと補正された基準電位ＶrefAと
の間にそれぞれ電流経路が挟まれたＰＭＯＳトランジス
タＱp3と、そのゲートに接続された差動アンプ１７とを
さらに付加したものである。差動アンプ１７には、外部
電源電位ＶDDを（２．５−Ｖrefnom）とＶrefnomとに内
分した電位ＶDD”（＝ＶDD×Ｖrefnom／２．５）を差動
アンプ１６の一方の入力端に入力し、これを補正された
基準電位ＶrefAと比較する。具体的に、ここでは外部電
源電位ＶDDを１．２と１．３とに内分することとする
（Ｚ：Ｗ＝１．２：１．３）。ＶrefA＜ＶDD”（＝１．
３ＶDD／２．５）の場合、差動アンプ１７からはＬレベ
ルが出力され、ＰＭＯＳトランジスタＱp3はオンとな
る。
圧電位発生回路１３によって、昇圧電位Ｖppを外部電源
電位ＶDDの２倍の電位まで発生可能であるとして説明し
た。しかし、実際には寄生容量などにより、昇圧電位Ｖ
ppとして、外部電源電位ＶDDの２倍の電位まで昇圧させ
ることは困難である。そこで、図８に示した基準電位補
正回路１２の差動アンプ１６の一方に入力される電位Ｖ
DD’が、ＶDD×Ｖrefnom／（Ｖpp／２）よりも低い値に
設定されるようにすればよい。 ≪本発明の第２の実施形態≫本発明の第２の実施形態に
かかる基準電位補正回路１２の回路構成図を図１０に示
す。その他の構成は第１の実施形態と同様である。図１
０に示した基準電位補正回路１２では、図８に示したも
のに、外部電源電位ＶDDと補正された基準電位ＶrefAと
の間にそれぞれ電流経路が挟まれたＰＭＯＳトランジス
タＱp3と、そのゲートに接続された差動アンプ１７とを
さらに付加したものである。差動アンプ１７には、外部
電源電位ＶDDを（２．５−Ｖrefnom）とＶrefnomとに内
分した電位ＶDD”（＝ＶDD×Ｖrefnom／２．５）を差動
アンプ１６の一方の入力端に入力し、これを補正された
基準電位ＶrefAと比較する。具体的に、ここでは外部電
源電位ＶDDを１．２と１．３とに内分することとする
（Ｚ：Ｗ＝１．２：１．３）。ＶrefA＜ＶDD”（＝１．
３ＶDD／２．５）の場合、差動アンプ１７からはＬレベ
ルが出力され、ＰＭＯＳトランジスタＱp3はオンとな
る。
【００１２】ここで、上記ＰＭＯＳトランジスタＱp3が
オンとなった場合、補正された基準電位ＶrefAが外部電
源電位ＶDDから充電されることになる。以上をまとめる
と、VrefA＜ＶrefかつＶrefA＜ＶDD×Ｖrefnom／（Ｖ
pp／２）であるか、VrefA＞ＶDD×Ｖrefnom／２．５
のどちらか一方の条件を満たす場合には（双方の条件を
満たす場合にも）、補正された基準電位ＶrefAが外部電
源電位ＶDDから充電される。逆に、VrefA＞Ｖref又は
ＶrefA＞ＶDD×Ｖrefnom／（Ｖpp／２）、VrefA＞ＶD
D×Ｖrefnom／２．５の双方の条件を満たす場合には、
ＶrefAはＶDDから充電されない。図１１は、本実施形態
における、補正された基準電位ＶrefA、昇圧電位Ｖppの
設定電位の関係を示したものである。図１１から分かる
ように、外部電源電位ＶDDが（Ｖppの設定電位）／２よ
りも高く、２．５（Ｖ）よりも低い範囲では、補正され
た基準電位ＶrefAは定電位発生回路１１によって生成さ
れる基準電位Ｖrefと一致する。外部電源電位ＶDDがＶp
p／２よりも低い範囲では、原点を通る比例定数２×Ｖr
efnom／Ｖppnomの直線となっている。外部電源電位ＶDD
が２．５（Ｖ）よりも高い範囲でも所定の比例定数の直
線となっている。そして、昇圧電位Ｖppの電位は、この
補正された基準電位ＶrefAの定数倍の電位に設定され
る。
オンとなった場合、補正された基準電位ＶrefAが外部電
源電位ＶDDから充電されることになる。以上をまとめる
と、VrefA＜ＶrefかつＶrefA＜ＶDD×Ｖrefnom／（Ｖ
pp／２）であるか、VrefA＞ＶDD×Ｖrefnom／２．５
のどちらか一方の条件を満たす場合には（双方の条件を
満たす場合にも）、補正された基準電位ＶrefAが外部電
源電位ＶDDから充電される。逆に、VrefA＞Ｖref又は
ＶrefA＞ＶDD×Ｖrefnom／（Ｖpp／２）、VrefA＞ＶD
D×Ｖrefnom／２．５の双方の条件を満たす場合には、
ＶrefAはＶDDから充電されない。図１１は、本実施形態
における、補正された基準電位ＶrefA、昇圧電位Ｖppの
設定電位の関係を示したものである。図１１から分かる
ように、外部電源電位ＶDDが（Ｖppの設定電位）／２よ
りも高く、２．５（Ｖ）よりも低い範囲では、補正され
た基準電位ＶrefAは定電位発生回路１１によって生成さ
れる基準電位Ｖrefと一致する。外部電源電位ＶDDがＶp
p／２よりも低い範囲では、原点を通る比例定数２×Ｖr
efnom／Ｖppnomの直線となっている。外部電源電位ＶDD
が２．５（Ｖ）よりも高い範囲でも所定の比例定数の直
線となっている。そして、昇圧電位Ｖppの電位は、この
補正された基準電位ＶrefAの定数倍の電位に設定され
る。
【００１３】このようにすると、本発明の第１の実施形
態が奏する効果に加えて、外部電源電位ＶDDがバーンイ
ン時などに使用される４（Ｖ）以上になった場合にも内
部電源電位レベルを所望の値に設定することが可能とな
る。 ≪本発明の第３の実施形態≫本発明の第３の実施形態に
かかる基準電位補正回路１２の回路構成図を図１２に示
す。その他の構成は第１の実施形態と同様である。図１
２に示した基準電位補正回路１２では、図８に示したも
のに、外部電源電位ＶDDとＰＭＯＳトランジスタＱp1と
の間と、外部電源電位ＶDDとＰＭＯＳトランジスタＱp3
との間に、それぞれＰＭＯＳトランジスタＱp4及びＰＭ
ＯＳトランジスタＱp5を挿入している。ＰＭＯＳトラン
ジスタＱp4のゲートにはパワーオン信号Ｖppokを反転さ
せた信号が入力されている。ＰＭＯＳトランジスタＱp5
のゲートにはパワーオン信号Ｖppokが入力されている。
そして、図示せぬパワーオン回路が動作しているとき
（パワーオン信号ＶppokがＬレベル）、ＰＭＯＳトラン
ジスタＱp4がオンとなり、ＰＭＯＳトランジスタＱp5は
オフとなる。また、図示せぬパワーオン回路の動作が停
止しているとき（パワーオン信号ＶppokがＨレベル）、
ＰＭＯＳトランジスタＱp4がオフとなり、ＰＭＯＳトラ
ンジスタＱp5はオンとなる。
態が奏する効果に加えて、外部電源電位ＶDDがバーンイ
ン時などに使用される４（Ｖ）以上になった場合にも内
部電源電位レベルを所望の値に設定することが可能とな
る。 ≪本発明の第３の実施形態≫本発明の第３の実施形態に
かかる基準電位補正回路１２の回路構成図を図１２に示
す。その他の構成は第１の実施形態と同様である。図１
２に示した基準電位補正回路１２では、図８に示したも
のに、外部電源電位ＶDDとＰＭＯＳトランジスタＱp1と
の間と、外部電源電位ＶDDとＰＭＯＳトランジスタＱp3
との間に、それぞれＰＭＯＳトランジスタＱp4及びＰＭ
ＯＳトランジスタＱp5を挿入している。ＰＭＯＳトラン
ジスタＱp4のゲートにはパワーオン信号Ｖppokを反転さ
せた信号が入力されている。ＰＭＯＳトランジスタＱp5
のゲートにはパワーオン信号Ｖppokが入力されている。
そして、図示せぬパワーオン回路が動作しているとき
（パワーオン信号ＶppokがＬレベル）、ＰＭＯＳトラン
ジスタＱp4がオンとなり、ＰＭＯＳトランジスタＱp5は
オフとなる。また、図示せぬパワーオン回路の動作が停
止しているとき（パワーオン信号ＶppokがＨレベル）、
ＰＭＯＳトランジスタＱp4がオフとなり、ＰＭＯＳトラ
ンジスタＱp5はオンとなる。
【００１４】これにより、パワーオン回路が動作してい
るときは、ＰＭＯＳトランジスタＱp1、Ｑp2を通して補
正された基準電位ＶrefAを充電することで確実にその電
位を高めるとともに、パワーオンシーケンスが進みパワ
ーオン回路の動作が停止した後は、ＰＭＯＳトランジス
タＱp3を通じて、補正された基準電位ＶrefAを充電す
る。このように、パワーオン時には、本発明の第1の実
施形態に示したＶpp設定電位に従って動作し、パワーオ
ン後は、従来のＶpp設定電位に従って動作させることが
できる。
るときは、ＰＭＯＳトランジスタＱp1、Ｑp2を通して補
正された基準電位ＶrefAを充電することで確実にその電
位を高めるとともに、パワーオンシーケンスが進みパワ
ーオン回路の動作が停止した後は、ＰＭＯＳトランジス
タＱp3を通じて、補正された基準電位ＶrefAを充電す
る。このように、パワーオン時には、本発明の第1の実
施形態に示したＶpp設定電位に従って動作し、パワーオ
ン後は、従来のＶpp設定電位に従って動作させることが
できる。
【００１５】
【発明の効果】本発明は、外部電源電圧が低電圧であっ
てもパワーオン動作を正常に開始させることが可能とな
る半導体集積回路を提供することができる。
てもパワーオン動作を正常に開始させることが可能とな
る半導体集積回路を提供することができる。
【図１】 従来の昇圧電位生成の回路系を示す図。
【図２】 パワーオン時昇圧電位判定回路３の一例を示
す構成図。
す構成図。
【図３】 差動アンプ４の一例を示す構成図。
【図４】 昇圧電位発生回路２の一例を示す構成図。
【図５】 昇圧電位生成回路２の動作図。
【図６】 基準電位Ｖref、昇圧電位Ｖppの設定電位及
び昇圧電位発生回路２の最大能力の関係を示した図。
び昇圧電位発生回路２の最大能力の関係を示した図。
【図７】 本発明の第１の実施形態にかかる昇圧電位生
成の回路系を示す図。
成の回路系を示す図。
【図８】 基準電位補正回路１２の回路構成図。
【図９】 補正された基準電位ＶrefA、昇圧電位Ｖppの
設定電位及び昇圧電位発生回路１３の最大能力の関係を
示した図。
設定電位及び昇圧電位発生回路１３の最大能力の関係を
示した図。
【図１０】 本発明の第２の実施形態にかかる基準電位
補正回路１２の回路構成図。
補正回路１２の回路構成図。
【図１１】 補正された基準電位ＶrefA、昇圧電位Ｖpp
の設定電位の関係を示した図。
の設定電位の関係を示した図。
【図１２】 本発明の第３の実施形態にかかる基準電位
補正回路１２の回路構成図。
補正回路１２の回路構成図。
１…定電位発生回路、２…昇圧電位発生回路、３…パワ
ーオン時昇圧電位判定回路、４…差動アンプ、１１…定
電位発生回路、１２…基準電位補正回路、１３…昇圧電
位発生回路、１４…パワーオン時昇圧電位判定回路、１
５…差動アンプ、１６…差動アンプ、１７…差動アン
プ。
ーオン時昇圧電位判定回路、４…差動アンプ、１１…定
電位発生回路、１２…基準電位補正回路、１３…昇圧電
位発生回路、１４…パワーオン時昇圧電位判定回路、１
５…差動アンプ、１６…差動アンプ、１７…差動アン
プ。
フロントページの続き Ｆターム(参考） 5B015 HH05 JJ11 JJ15 KB63 KB65 KB74 NN02 QQ01 5F038 BB04 BB10 BG03 DF05 DT12 EZ20 5M024 AA24 AA37 AA40 BB29 BB32 FF03 FF07 FF20 GG12 HH01 PP01 PP02 PP03 PP09 PP10
Claims (10)
- 【請求項１】 第1の基準電位を生成する基準電位発生
回路と、 外部電源電位を内分した所定の電位と前記第１の基準電
位のうち、低い方の電位を第２の基準電位として出力す
る基準電位補正回路と、 前記第２の基準電位に基づいて昇圧電位を生成する昇圧
電位発生回路と、 を具備することを特徴とする半導体集積回路。 - 【請求項２】 前記基準電位補正回路は前記第２の基準
電位として前記第１の基準電位又は前記第１の基準電位
以下の電位を出力することを特徴とする請求項１記載の
半導体集積回路。 - 【請求項３】 前記第２の基準電位と前記昇圧電位とを
比較して、前記昇圧電位が所望の設定電位に達したかど
うかを判定する判定回路を更に具備することを特徴とす
る請求項１又は２記載の半導体集積回路。 - 【請求項４】 前記基準電位補正回路は、パワーオン動
作時以外は非活性化されることを特徴とする請求項１乃
至３記載の半導体集積回路。 - 【請求項５】 前記昇圧電位は前記第２の基準電位の定
数倍に設定されることを特徴とする請求項１乃至４記載
の半導体集積回路。 - 【請求項６】 第1の基準電位を生成する基準電位発生
回路と、 外部電源電位を内分した第１の内分電位及び前記第１の
基準電位の低い方の電位と、前記第１の内分電位と異な
る第２の内分電位とのうち、高い方の電位を第２の基準
電位として出力する基準電位補正回路と、 前記第２の基準電位に基づいて昇圧電位を生成する昇圧
電位発生回路と、を具備することを特徴とする半導体集
積回路。 - 【請求項７】 前記基準電位補正回路は前記第２の基準
電位として前記第１の基準電位又は前記第１の基準電位
以下の電位を出力することを特徴とする請求項６記載の
半導体集積回路。 - 【請求項８】 前記第２の基準電位と前記昇圧電位とを
比較して、前記昇圧電位が所望の設定電位に達したかど
うかを判定する判定回路を更に具備することを特徴とす
る請求項６又は７記載の半導体集積回路。 - 【請求項９】 前記基準電位補正回路は、パワーオン動
作時以外は非活性化されることを特徴とする請求項６乃
至８記載の半導体集積回路。 - 【請求項１０】 前記昇圧電位は前記第２の基準電位の
定数倍に設定されることを特徴とする請求項６乃至９記
載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001071672A JP2002270778A (ja) | 2001-03-14 | 2001-03-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001071672A JP2002270778A (ja) | 2001-03-14 | 2001-03-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002270778A true JP2002270778A (ja) | 2002-09-20 |
Family
ID=18929361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001071672A Pending JP2002270778A (ja) | 2001-03-14 | 2001-03-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002270778A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050503A (ja) * | 2003-07-15 | 2005-02-24 | Samsung Electronics Co Ltd | 昇圧電圧発生回路及び昇圧電圧発生方法 |
-
2001
- 2001-03-14 JP JP2001071672A patent/JP2002270778A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050503A (ja) * | 2003-07-15 | 2005-02-24 | Samsung Electronics Co Ltd | 昇圧電圧発生回路及び昇圧電圧発生方法 |
| JP4723210B2 (ja) * | 2003-07-15 | 2011-07-13 | 三星電子株式会社 | 昇圧電圧発生回路及び昇圧電圧発生方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050401 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050414 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080331 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080822 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081212 |