KR20120041112A - 신호 처리 회로 및 그 구동 방법 - Google Patents
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Abstract
복잡한 제작 공정을 필요로 하지 않고, 소비 전력을 억제할 수 있는 신호 처리 회로의 제공을 목적의 하나로 한다.
입력된 신호의 위상을 반전시켜 출력하는 논리 소자를 2개(제1 위상 반전 소자 및 제2 위상 반전 소자)와, 제1 선택 트랜지스터와, 제2 선택 트랜지스터를 갖는 기억 소자이며, 산화물 반도체층에 채널이 형성되는 트랜지스터와 용량 소자의 조를 2개(제1 트랜지스터와 제1 용량 소자의 조 및 제2 트랜지스터와 제2 용량 소자의 조) 갖는다. 그리고, 신호 처리 회로가 갖는 기억 장치에 상기 기억 소자를 사용한다. 예를 들어, 신호 처리 회로가 갖는 레지스터, 캐시 메모리 등의 기억 장치에 상기 기억 소자를 사용한다.
입력된 신호의 위상을 반전시켜 출력하는 논리 소자를 2개(제1 위상 반전 소자 및 제2 위상 반전 소자)와, 제1 선택 트랜지스터와, 제2 선택 트랜지스터를 갖는 기억 소자이며, 산화물 반도체층에 채널이 형성되는 트랜지스터와 용량 소자의 조를 2개(제1 트랜지스터와 제1 용량 소자의 조 및 제2 트랜지스터와 제2 용량 소자의 조) 갖는다. 그리고, 신호 처리 회로가 갖는 기억 장치에 상기 기억 소자를 사용한다. 예를 들어, 신호 처리 회로가 갖는 레지스터, 캐시 메모리 등의 기억 장치에 상기 기억 소자를 사용한다.
Description
전원을 꺼도 기억하고 있는 논리 상태가 지워지지 않는 불휘발성의 기억 장치 및 그것을 사용한 신호 처리 회로에 관한 것이다. 또한, 당해 기억 장치 및 당해 신호 처리 회로의 구동 방법에 관한 것이다. 또한 당해 신호 처리 회로를 사용한 전자 기기에 관한 것이다.
중앙 연산 처리 장치(CPU: Central Processing Unit) 등의 신호 처리 회로는, 그 용도에 따라 다종다양한 구성을 갖고 있지만, 일반적으로 데이터나 프로그램을 기억하기 위한 메인 메모리 외에, 레지스터, 캐시 메모리 등, 각종 기억 장치가 설치되어 있다. 레지스터는, 연산 처리나 프로그램의 실행 상태의 유지 등을 위하여 일시적으로 데이터를 유지하는 역할을 담당하고 있다. 또한, 캐시 메모리는, 연산 회로와 메인 메모리 사이에 개재하여, 저속의 메인 메모리에 대한 액세스를 저감시켜 연산 처리를 고속화시키는 것을 목적으로 하여 설치되어 있다.
레지스터나 캐시 메모리 등의 기억 장치는, 메인 메모리보다 고속으로 데이터의 기입을 행할 필요가 있다. 따라서, 통상은 레지스터로서 플립플롭이, 캐시 메모리로서 SRAM(Static Random Access Memory) 등이 사용된다. 즉, 이들 레지스터, 캐시 메모리 등에는 전원 전압의 공급이 중단되면 데이터를 소실해 버리는 휘발성의 기억 장치가 사용되고 있다.
소비 전력을 억제하기 위해서, 데이터의 입출력이 행해지지 않는 기간에서 신호 처리 회로에 대한 전원 전압의 공급을 일시적으로 정지한다는 방법이 제안되어 있다. 그 방법에서는, 레지스터, 캐시 메모리 등의 휘발성의 기억 장치 주변에 불휘발성의 기억 장치를 배치하고, 상기 데이터를 그 불휘발성의 기억 장치에 일시적으로 기억시킨다. 이렇게 해서, 신호 처리 회로에 있어서 전원 전압의 공급을 정지하는 동안에도 레지스터, 캐시 메모리 등은 데이터를 유지한다(예를 들어, 특허문헌 1 참조).
또한, 신호 처리 회로에 있어서 장시간의 전원 전압의 공급 정지를 행할 때에는 전원 전압의 공급 정지 전에, 휘발성의 기억 장치 내의 데이터를 하드 디스크, 플래시 메모리 등의 외부 기억 장치로 옮김으로써, 데이터의 소실을 방지할 수도 있다.
신호 처리 회로에 있어서 전원 전압의 공급을 정지하는 동안, 휘발성의 기억 장치 주변에 배치한 불휘발성의 기억 장치에 휘발성의 기억 장치의 데이터를 기억시키는 방법에서는, 이들 불휘발성의 기억 장치로서 주로 자기 소자나 강유전체가 사용되고 있기 때문에, 신호 처리 회로의 제작 공정이 복잡하다. 또한, 이들 불휘발성의 기억 장치에서는, 데이터의 기입이나 소거를 반복하는 것에 의한 기억 소자의 열화 때문에, 정보의 재기입 횟수가 제한된다.
또한, 신호 처리 회로에 있어서 전원 전압의 공급을 정지하는 동안, 외부 기억 장치에 휘발성의 기억 장치의 데이터를 기억시키는 방법에서는, 외부 기억 장치로부터 휘발성의 기억 장치로 데이터를 복귀시키는 데 시간을 필요로 한다. 따라서, 외부 기억 장치에 의한 데이터의 백업은, 소비 전력의 저감을 목적으로 한 단시간의 전원 정지에는 적합하지 않다.
상술한 과제를 감안하여, 본 발명은, 소비 전력을 억제할 수 있는 신호 처리 회로, 당해 신호 처리 회로의 구동 방법의 제공을 목적의 하나로 한다. 특히, 단시간의 전원 정지에 의해 소비 전력을 억제할 수 있는 신호 처리 회로, 당해 신호 처리 회로의 구동 방법의 제공을 목적의 하나로 한다.
입력된 신호의 위상을 반전시켜 출력하는 논리 소자(이하, 위상 반전 소자라고 칭한다)를 2개(제1 위상 반전 소자 및 제2 위상 반전 소자)와, 제1 선택 트랜지스터와, 제2 선택 트랜지스터를 갖는 기억 소자이며, 산화물 반도체층에 채널이 형성되는 트랜지스터와 용량 소자의 조를 2개(제1 트랜지스터와 제1 용량 소자의 조 및 제2 트랜지스터와 제2 용량 소자의 조) 갖는다.
산화물 반도층에는, 예를 들어 In-Ga-Zn-O계의 산화물 반도체 재료를 사용할 수 있다.
제1 위상 반전 소자의 출력 단자의 전위는 온 상태로 된 제1 트랜지스터를 통하여 제2 위상 반전 소자의 입력 단자에 부여되고, 제2 위상 반전 소자의 출력 단자의 전위는 온 상태로 된 제2 트랜지스터를 통하여 제1 위상 반전 소자의 입력 단자에 부여된다. 제1 트랜지스터와 제2 위상 반전 소자의 입력 단자 사이에는, 제1 용량 소자의 한 쌍의 전극 중 한쪽의 전극이 전기적으로 접속되어 있다. 즉, 제1 트랜지스터가 오프 상태로 되어도, 제2 위상 반전 소자의 입력 단자의 전위를 제1 용량 소자는 유지한다. 제2 트랜지스터와 제1 위상 반전 소자의 입력 단자 사이에는, 제2 용량 소자의 한 쌍의 전극 중 한쪽의 전극이 전기적으로 접속되어 있다. 즉, 제2 트랜지스터가 오프 상태로 되어도 제1 위상 반전 소자의 입력 단자의 전위를 제2 용량 소자는 유지한다.
또한, 제1 용량 소자의 한 쌍의 전극 중 다른 쪽의 전극과, 제2 용량 소자의 한 쌍의 전극 중 다른 쪽의 전극에는, 일정한 전위가 부여되어 있다. 예를 들어, 기준 전위(GND)가 부여되어 있다.
기억 소자에 대한 입력 신호(데이터)의 전위는, 온 상태로 된 제1 선택 트랜지스터 및 제2 트랜지스터를 통하여 제1 위상 반전 소자의 입력 단자에 부여된다. 또한, 제1 위상 반전 소자의 출력 단자의 전위가, 온 상태로 된 제2 선택 트랜지스터를 통하여 기억 소자의 출력 신호로서 출력된다.
여기서, 제1 트랜지스터와 제2 트랜지스터는, 한쪽이 온 상태일 때 다른 쪽도 온 상태로 되도록 제어된다. 예를 들어, 제1 트랜지스터와 제2 트랜지스터가 동일한 도전형의 트랜지스터인 경우에, 제1 트랜지스터의 게이트에 입력되는 제1 제어 신호와, 제2 트랜지스터의 게이트에 입력되는 제2 제어 신호는, 동일한 신호를 사용할 수 있다.
상기 기억 소자에 있어서, 전원 전압의 공급 후, 데이터의 유지 시의 소비 전력을 삭감하기 위하여 전원 전압의 공급을 정지하고, 다시 전원 전압을 공급하는 경우의 구동 방법은 이하와 같이 할 수 있다.
우선, 기억 소자에 전원 전압이 공급되어 있는 경우에 대하여 설명한다. 즉, 제1 위상 반전 소자 및 제2 위상 반전 소자에 전원 전압이 공급되어 있는 경우에 대하여 설명한다. 제1 트랜지스터 및 제2 트랜지스터를 온 상태로 한 상태에서, 제1 선택 트랜지스터를 온 상태로 한다. 이렇게 해서, 제1 위상 반전 소자의 입력 단자에 입력 신호(데이터)를 입력한다. 그 후, 제1 선택 트랜지스터를 오프 상태로 함으로써 제1 위상 반전 소자 및 제2 위상 반전 소자로 이루어지는 귀환 루프에 의해 그 데이터가 유지된다. 또한, 제2 위상 반전 소자의 입력 단자의 전위는 제1 용량 소자에 유지되고, 제1 위상 반전 소자의 입력 단자의 전위는 제2 용량 소자에 유지된다. 또한, 데이터의 입력 및 유지 동안, 제2 선택 트랜지스터는 오프 상태이다. 또한, 데이터의 유지가 완료된 후, 제2 선택 트랜지스터를 온 상태로 함으로써, 기억 소자로부터 데이터를 판독할 수 있다.
데이터의 유지가 완료된 후, 기억 소자에 대한 전원 전압의 공급을 정지하는 경우에 대하여 설명한다. 즉, 제1 위상 반전 소자 및 제2 위상 반전 소자에 대한 전원 전압의 공급을 정지하는 경우에 대하여 설명한다. 전원 전압의 공급을 정지하기 전에, 상기 제1 트랜지스터 및 제2 트랜지스터를 오프 상태로 한다. 여기서, 제2 위상 반전 소자의 입력 단자의 전위는 제1 용량 소자에 유지되고 있으며, 제1 위상 반전 소자의 입력 단자의 전위는 제2 용량 소자에 유지되고 있다. 그로 인해, 제1 위상 반전 소자 및 제2 위상 반전 소자에 대한 전원 전압의 공급을 정지해도, 기억 소자에 데이터를 계속 유지시키는 것이 가능하다. 제1 위상 반전 소자 및 제2 위상 반전 소자에 대한 전원 전압의 공급을 정지하고 있는 동안은, 제1 트랜지스터 및 제2 트랜지스터는 오프 상태이다. 제1 위상 반전 소자 및 제2 위상 반전 소자에 대한 전원 전압의 공급을 정지하고 있는 동안은, 기억 소자로부터 출력 신호를 출력할 수 없고, 또한 기억 소자에 새로운 입력 신호(데이터)를 입력하여 유지할 수 없다.
이어서 다시 기억 소자에 전원 전압을 공급하는 경우에 대하여 설명한다. 제1 위상 반전 소자 및 제2 위상 반전 소자에 전원 전압을 공급한 후, 제1 트랜지스터 및 제2 트랜지스터를 온 상태로 한다. 이렇게 해서, 기억 소자는 출력 신호를 출력 가능한 상태로 되고, 새로운 입력 신호(데이터)를 유지 가능한 상태로 된다.
이상이, 상기 기억 소자에 있어서, 전원 전압의 공급 후, 데이터의 유지 시의 소비 전력을 삭감하기 위하여 전원 전압의 공급을 정지하고, 다시 전원 전압을 공급하는 경우의 구동 방법이다.
또한, 제1 위상 반전 소자나 제2 위상 반전 소자로서는, 예를 들어 인버터나 클록된 인버터 등을 사용할 수 있다.
그리고, 신호 처리 회로가 갖는 기억 장치에 상기 기억 소자를 사용한다. 기억 장치는 1개 또는 복수의 기억 소자를 사용하여 구성할 수 있다. 예를 들어, 신호 처리 회로가 갖는 레지스터, 캐시 메모리 등의 기억 장치에 상기 기억 소자를 사용한다.
또한, 신호 처리 회로는, 상기 기억 장치 외에, 기억 장치와 데이터의 교환을 행하는 연산 회로 등의 각종 논리 회로를 가져도 좋다. 그리고, 기억 장치에 전원 전압의 공급을 정지함과 함께, 당해 기억 장치와 데이터의 교환을 행하는 연산 회로에 대한 전원 전압의 공급을 정지하도록 해도 좋다.
그리고, 상기 기억 장치는, 기억 소자에 대한 전원 전압의 공급을 제어하는 스위칭 소자를 갖고 있어도 좋다. 또한, 연산 회로에 대한 전원 전압의 공급을 정지하는 경우에는, 연산 회로는, 전원 전압의 공급을 제어하는 스위칭 소자를 갖고 있어도 좋다.
산화물 반도체층에 채널이 형성되는 트랜지스터는 오프 전류가 지극히 작다. 예를 들어, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류는, 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비하여 현저하게 낮다. 그로 인해, 당해 트랜지스터를 제1 트랜지스터 및 제2 트랜지스터로서 사용함으로써, 기억 소자에 전원 전압이 공급되지 않는 동안에도 제1 용량 소자 및 제2 용량 소자에 유지된 전위는 유지된다. 이렇게 해서, 기억 소자는 전원 전압의 공급이 정지한 동안에도 기억 내용을 유지하는 것이 가능하다.
기억 소자는 전원 전압의 공급이 정지한 동안에도, 제1 용량 소자에 유지된 전위에 의해 제2 위상 반전 소자의 입력 단자의 전위가 유지되고, 제2 용량 소자에 유지된 전위에 의해 제1 위상 반전 소자의 입력 단자의 전위가 유지되고 있다. 즉, 제1 위상 반전 소자의 입력 단자의 전위와 제2 위상 반전 소자의 입력 단자의 전위 양쪽이 유지되고 있다.
한편, 예를 들어 기억 소자가 제1 용량 소자와 제1 트랜지스터를 갖고, 제2 용량 소자와 제2 트랜지스터를 갖지 않는 구성의 경우를 생각할 수 있다. 즉, 제2 위상 반전 소자의 출력 단자가 제1 위상 반전 소자의 입력 단자에 직접 접속되어 있는 경우를 생각한다. 이 구성에서는, 제1 용량 소자에 유지된 전위에 의해 제2 위상 반전 소자의 입력 단자의 전위는 유지되지만, 제1 위상 반전 소자의 입력 단자의 전위는 유지되지 않는다. 그로 인해, 기억 소자에 대한 전원 전압의 공급이 재개된 후, 제1 트랜지스터를 온 상태로 하면, 제1 위상 반전 소자의 입력 단자의 전위가 소정의 전위(제2 위상 반전 소자의 출력에 의해 정해지는 전위)로 되도록 전하의 이동이 발생한다. 이 전하의 이동이 완료될 때까지 기억 소자는 데이터를 출력할 수 없다. 그로 인해, 기억 소자가 데이터를 출력할 수 있게 될 때까지의 시간(이하, 구동 시간이라고도 한다)이 길어진다. 즉, 전원 공급 정지 전의 상태로 복귀하기 위하여 시간이 걸린다.
본 발명에서는, 기억 소자는 전원 전압의 공급이 정지한 동안에도, 제1 위상 반전 소자의 입력 단자의 전위와 제2 위상 반전 소자의 입력 단자의 전위 양쪽이 유지되고 있다. 그로 인해, 기억 소자에 대한 전원 전압의 공급이 재개된 후, 제1 트랜지스터 및 제2 트랜지스터를 온 상태로 해도, 제2 위상 반전 소자의 입력 단자나 제1 위상 반전 소자의 입력 단자의 전위가 소정의 전위로 되도록 전하가 이동할 필요가 없어, 구동 시간을 짧게 할 수 있다.
이러한 기억 소자를, 신호 처리 회로가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 사용함으로써, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 신호 처리 회로 전체, 혹은 신호 처리 회로를 구성하는 1개 또는 복수의 논리 회로에 있어서, 짧은 시간으로도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있는 신호 처리 회로, 소비 전력을 억제할 수 있는 당해 신호 처리 회로의 구동 방법을 제공할 수 있다.
도 1a 및 도 1b는 기억 소자의 회로도.
도 2는 기억 소자의 동작을 나타내는 타이밍 차트.
도 3a 및 도 3b는 기억 장치의 구성을 도시하는 도면.
도 4는 신호 처리 회로의 블록도.
도 5는 기억 장치를 사용한 CPU의 블록도.
도 6은 기억 소자의 구성을 도시하는 단면도.
도 7은 기억 소자의 구성을 도시하는 단면도.
도 8은 기억 소자의 구성을 도시하는 단면도.
도 9는 기억 소자의 구성을 도시하는 단면도.
도 10a 내지 도 10e는 기억 소자의 제작 방법을 도시하는 도면.
도 11a 내지 도 11c는 기억 소자의 제작 방법을 도시하는 도면.
도 12a 내지 도 12d는 기억 소자의 제작 방법을 도시하는 도면.
도 13a 내지 도 13d는 기억 소자의 제작 방법을 도시하는 도면.
도 14a 내지 도 14d는 기억 소자의 제작 방법을 도시하는 도면.
도 15a 내지 도 15d는 기억 소자의 제작 방법을 도시하는 도면.
도 16a 내지 도 16c는 기억 소자의 제작 방법을 도시하는 도면.
도 17a 및 도 17b는 트랜지스터의 구성을 도시하는 단면도.
도 18a 내지 도 18f는 전자 기기의 구성을 도시하는 도면.
도 19a 내지 도 19e는 산화물 재료의 구조를 설명하는 도면.
도 20은 산화물 재료의 구조를 설명하는 도면.
도 21은 산화물 재료의 구조를 설명하는 도면.
도 22는 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 23a 내지 도 23c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 24a 내지 도 24c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 25a 내지 도 25c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 26a 및 도 26b는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 27a 내지 도 27c는 산화물 반도체막을 사용한 트랜지스터 특성의 그래프.
도 28a 및 도 28b는 시료 1의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 도시하는 도면.
도 29a 및 도 29b는 시료 2의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 도시하는 도면.
도 30은 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면.
도 31은 트랜지스터의 오프 전류와 측정 시 기판 온도의 관계를 도시하는 도면.
도 32는 Id 및 전계 효과 이동도의 Vg 의존성을 도시하는 도면.
도 33a 및 도 33b는 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 도시하는 도면.
도 34a 및 도 34b는 트랜지스터의 상면도 및 단면도.
도 35a 및 도 35b는 트랜지스터의 상면도 및 단면도.
도 2는 기억 소자의 동작을 나타내는 타이밍 차트.
도 3a 및 도 3b는 기억 장치의 구성을 도시하는 도면.
도 4는 신호 처리 회로의 블록도.
도 5는 기억 장치를 사용한 CPU의 블록도.
도 6은 기억 소자의 구성을 도시하는 단면도.
도 7은 기억 소자의 구성을 도시하는 단면도.
도 8은 기억 소자의 구성을 도시하는 단면도.
도 9는 기억 소자의 구성을 도시하는 단면도.
도 10a 내지 도 10e는 기억 소자의 제작 방법을 도시하는 도면.
도 11a 내지 도 11c는 기억 소자의 제작 방법을 도시하는 도면.
도 12a 내지 도 12d는 기억 소자의 제작 방법을 도시하는 도면.
도 13a 내지 도 13d는 기억 소자의 제작 방법을 도시하는 도면.
도 14a 내지 도 14d는 기억 소자의 제작 방법을 도시하는 도면.
도 15a 내지 도 15d는 기억 소자의 제작 방법을 도시하는 도면.
도 16a 내지 도 16c는 기억 소자의 제작 방법을 도시하는 도면.
도 17a 및 도 17b는 트랜지스터의 구성을 도시하는 단면도.
도 18a 내지 도 18f는 전자 기기의 구성을 도시하는 도면.
도 19a 내지 도 19e는 산화물 재료의 구조를 설명하는 도면.
도 20은 산화물 재료의 구조를 설명하는 도면.
도 21은 산화물 재료의 구조를 설명하는 도면.
도 22는 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 23a 내지 도 23c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 24a 내지 도 24c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 25a 내지 도 25c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 26a 및 도 26b는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 27a 내지 도 27c는 산화물 반도체막을 사용한 트랜지스터 특성의 그래프.
도 28a 및 도 28b는 시료 1의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 도시하는 도면.
도 29a 및 도 29b는 시료 2의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 도시하는 도면.
도 30은 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면.
도 31은 트랜지스터의 오프 전류와 측정 시 기판 온도의 관계를 도시하는 도면.
도 32는 Id 및 전계 효과 이동도의 Vg 의존성을 도시하는 도면.
도 33a 및 도 33b는 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 도시하는 도면.
도 34a 및 도 34b는 트랜지스터의 상면도 및 단면도.
도 35a 및 도 35b는 트랜지스터의 상면도 및 단면도.
이하에서는, 본 발명의 실시 형태에 대하여 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 이하에 기재하는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 「소스」나 「드레인」의 기능은, 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서에 있어서는, 「소스」나 「드레인」의 용어는, 교체하여 사용할 수 있는 것으로 한다.
「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상간에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한은 없다. 예를 들어, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 캐패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
회로도 상은 독립되어 있는 구성 요소끼리 전기적으로 접속하고 있도록 도시되어 있는 경우에도, 실제로는, 예를 들어 배선의 일부가 전극으로서도 기능하는 경우 등, 1개의 도전막이, 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 본 명세서에 있어서 전기적으로 접속한다는 것은, 이러한, 1개의 도전막이, 복수의 구성 요소의 기능을 겸비하고 있는 경우도, 그 범주에 포함한다.
「상」이나 「하」의 용어는, 구성 요소의 위치 관계가 「바로 위」 또는 「바로 아래」임을 한정하는 것이 아니다. 예를 들어, 「게이트 절연층 상의 게이트 전극」의 표현이면, 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
도면 등에 있어서 나타내는 각 구성의, 위치, 크기, 범위 등은, 이해의 간단화를 위하여, 실제의 위치, 크기, 범위 등을 나타내고 있지 않은 경우가 있다. 이로 인해, 개시하는 발명은, 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
「제1」, 「제2」, 「제3」 등의 서수사는, 구성 요소의 혼동을 피하기 위하여 붙이는 것이다.
(실시 형태 1)
신호 처리 회로는 기억 장치를 갖고, 기억 장치는 1비트의 데이터를 기억할 수 있는 기억 소자를, 단수 또는 복수 갖는다.
또한, CPU, 마이크로프로세서, 화상 처리 회로, DSP(Digital Signal Processor), FPGA(Field Programmable Gate Array) 등의 LSI(Large Scale Integrated Circuit) 등이, 본 발명의 신호 처리 회로의 범주에 포함된다.
도 1a에, 기억 소자의 회로도의 일례를 나타낸다. 도 1a 및 도 1b에 도시된 기억 소자(100)는, 입력된 신호의 위상을 반전시켜 출력하는 위상 반전 소자(101) 및 위상 반전 소자(102)와, 선택 트랜지스터(103)와, 선택 트랜지스터(104)와, 트랜지스터(111)와, 트랜지스터(112)와, 용량 소자(121)와, 용량 소자(122)를 갖는다. 트랜지스터(111)와 트랜지스터(112)는 산화물 반도체층에 채널이 형성되는 트랜지스터이다. 또한, 기억 소자(100)는, 필요에 따라, 다이오드, 저항 소자, 인덕터 등의 그 밖의 회로 소자를 더 갖고 있어도 좋다. 도 1a의 회로도에 있어서, 트랜지스터(111)와 트랜지스터(112)는 산화물 반도체층에 채널이 형성되는 트랜지스터인 것을 나타내기 위하여 OS의 부호를 붙인다.
기억 소자(100)에 입력된 데이터를 포함하는 신호 IN은, 온 상태로 된 선택 트랜지스터(103) 및 트랜지스터(111)를 통하여 위상 반전 소자(101)의 입력 단자에 부여된다. 또한, 위상 반전 소자(101)의 출력 단자의 전위가, 온 상태로 된 선택 트랜지스터(104)를 통하여 기억 소자의 출력 신호 OUT으로서 출력된다. 신호 OUT은, 후단의 기억 소자, 혹은 다른 회로에 출력된다.
위상 반전 소자(101)의 출력 단자의 전위는 온 상태로 된 트랜지스터(112)를 통하여 위상 반전 소자(102)의 입력 단자에 부여되고, 위상 반전 소자(102)의 출력 단자의 전위는 온 상태로 된 트랜지스터(111)를 통하여 위상 반전 소자(101)의 입력 단자에 부여된다. 트랜지스터(112)와 위상 반전 소자(102)의 입력 단자 사이에는, 용량 소자(122)의 한 쌍의 전극 중 한쪽의 전극이 전기적으로 접속되어 있다. 즉, 트랜지스터(112)가 오프 상태로 되어도, 위상 반전 소자(102)의 입력 단자의 전위를 용량 소자(122)는 유지한다. 트랜지스터(111)와 위상 반전 소자(101)의 입력 단자 사이에는, 용량 소자(121)의 한 쌍의 전극 중 한쪽의 전극이 전기적으로 접속되어 있다. 즉, 트랜지스터(111)가 오프 상태로 되어도 위상 반전 소자(101)의 입력 단자의 전위를 용량 소자(121)는 유지한다.
또한, 용량 소자(121)의 한 쌍의 전극 중 다른 쪽의 전극과, 용량 소자(122)의 한 쌍의 전극 중 다른 쪽의 전극에는, 일정한 전위 VSS가 부여되고 있다. 예를 들어, 전위 VSS는 기준 전위(GND)로 할 수 있다.
또한, 트랜지스터(111)의 게이트에는 제어 신호 S1이 입력되고, 트랜지스터(112)의 게이트에는 제어 신호 S2가 입력되고, 선택 트랜지스터(103)의 게이트에는 제어 신호 S3이 입력되고, 선택 트랜지스터(104)의 게이트에는 제어 신호 S4가 입력되어 있다. 예를 들어, 트랜지스터(111)와 트랜지스터(112)가 동일한 도전형의 트랜지스터인 경우에, 제어 신호 S1과 제어 신호 S2는 동일한 신호로 할 수 있다. 즉, 트랜지스터(111)와 트랜지스터(112)는, 한쪽이 온 상태일 때 다른 쪽도 온 상태로 되도록 제어된다.
또한, 도 1a에서는, 위상 반전 소자(101) 및 위상 반전 소자(102)로서, 인버터를 사용하는 예를 나타내고 있다. 그러나, 위상 반전 소자(101) 및 위상 반전 소자(102)는, 입력된 신호의 위상을 반전시켜 출력하는 소자이면 무엇이든 좋고, 클록된 인버터 등을 사용할 수도 있다.
도 1a에 있어서의 위상 반전 소자(101)와 위상 반전 소자(102)를, ｎ 채널형 트랜지스터와 p 채널형 트랜지스터로 이루어지는 인버터로 한 예를 도 1b에 도시한다. 위상 반전 소자(101)는 ｎ 채널형 트랜지스터(131)와 p 채널형 트랜지스터(132)를 갖고, 위상 반전 소자(102)는 ｎ 채널형 트랜지스터(133)와 p 채널형 트랜지스터(134)를 갖는다.
ｎ 채널형 트랜지스터(131)의 소스 및 드레인의 한쪽에는 전위 V1이 부여되고, p 채널형 트랜지스터(132)의 소스 및 드레인의 한쪽에는 전위 V2가 부여된다. ｎ 채널형 트랜지스터(131)의 소스 및 드레인의 다른 쪽과 p 채널형 트랜지스터(132)의 소스 및 드레인의 다른 쪽은 전기적으로 접속되어 있다. ｎ 채널형 트랜지스터(131)의 게이트와 p 채널형 트랜지스터(132)의 게이트가 위상 반전 소자(101)의 입력 단자로 된다. ｎ 채널형 트랜지스터(131)의 소스 및 드레인의 다른 쪽과 p 채널형 트랜지스터(132)의 소스 및 드레인의 다른 쪽이, 위상 반전 소자(101)의 출력 단자로 된다.
ｎ 채널형 트랜지스터(133)의 소스 및 드레인의 한쪽에는 전위 V1이 부여되고, p 채널형 트랜지스터(134)의 소스 및 드레인의 한쪽에는 전위 V2가 부여된다. ｎ 채널형 트랜지스터(133)의 소스 및 드레인의 다른 쪽과 p 채널형 트랜지스터(134)의 소스 및 드레인의 다른 쪽은 전기적으로 접속되어 있다. ｎ 채널형 트랜지스터(133)의 게이트와 p 채널형 트랜지스터(134)의 게이트가 위상 반전 소자(102)의 입력 단자로 된다. ｎ 채널형 트랜지스터(133)의 소스 및 드레인의 다른 쪽과 p 채널형 트랜지스터(134)의 소스 및 드레인의 다른 쪽이, 위상 반전 소자(102)의 출력 단자로 된다.
위상 반전 소자(101) 및 위상 반전 소자(102)에 있어서 전원 전압의 공급이 있는 경우에는 전위 V2>전위 V1로 된다. 전위 V1과 전위 V2의 차가 위상 반전 소자(101) 및 위상 반전 소자(102)의 전원 전압이다. 예를 들어, 위상 반전 소자(101) 및 위상 반전 소자(102)에 있어서 전원 전압의 공급이 있는 경우에, 전위 V2를 전위 VDD로 하고, 전위 V1을 전위 VSS로 할 수 있다. 또한, 전위 VSS는 기준 전위(GND)로 할 수 있다. 한편, 위상 반전 소자(101) 및 위상 반전 소자(102)에 있어서 전원 전압의 공급이 정지한 경우는, 예를 들어 전위 V1과 전위 V2의 한쪽 또는 양쪽이 공급되지 않게 된 경우에 대응한다. 또한 예를 들어, 전위 V1과 전위 V2가 모두 기준 전위(GND)로 된 경우에 대응한다.
또한, 본 발명의 일 형태에서는, 적어도, 트랜지스터(111)와 트랜지스터(112)가, 산화물 반도체층에 채널이 형성되는 트랜지스터이면 된다. 따라서, 위상 반전 소자(101) 및 위상 반전 소자(102)에 사용되는 트랜지스터, 선택 트랜지스터(103), 선택 트랜지스터(104)는, 산화물 반도체 이외의 반도체로 이루어지는 반도체층 또는 반도체 기판에 채널이 형성되는 트랜지스터를 사용할 수 있다. 산화물 반도층에는, 예를 들어 In-Ga-Zn-O계의 산화물 반도체 재료를 사용할 수 있다. 또한, 산화물 반도체 이외의 반도체는, 비정질, 미결정, 다결정 또는 단결정으로 할 수 있고, 실리콘 또는 게르마늄으로 할 수 있다.
트랜지스터(111)와 트랜지스터(112)에 사용되고 있는 트랜지스터는, 고순도화된 산화물 반도체층에 채널이 형성되는 트랜지스터로 할 수 있다. 당해 트랜지스터는, 그 오프 전류 밀도를 100zA/㎛ 이하, 바람직하게는 10zA/㎛ 이하, 더욱 바람직하게는 1zA/㎛ 이하로 할 수 있다. 따라서, 이 오프 전류가, 결정성을 갖는 실리콘을 사용한 트랜지스터의 오프 전류에 비하여 현저하게 낮다. 그 결과, 트랜지스터(111)와 트랜지스터(112)가 오프 상태일 때, 용량 소자(121) 및 용량 소자(122)에 축적된 전하는 거의 방전하지 않기 때문에, 기억 소자(100)의 데이터는 유지된다.
또한, 상기에 있어서, 산화물 반도체 재료 대신 산화물 반도체 재료와 동등한 오프 전류 특성을 실현할 수 있는 재료, 예를 들어 탄화 실리콘을 비롯한 와이드 갭 재료(보다 구체적으로는, 예를 들어 에너지 갭 Eg가 3eV보다 큰 반도체 재료) 등을 적용해도 좋다.
이어서, 도 1a나 도 1b에 도시된 기억 소자(100)의 동작의 일례에 대하여 설명한다. 전원 전압의 공급 후, 데이터의 유지 시의 소비 전력을 삭감하기 위하여 전원 전압의 공급을 정지하고, 다시 전원 전압을 공급하는 경우의 기억 소자(100)의 동작에 대해서, 도 2의 타이밍 차트를 참조하여 설명한다.
또한, 타이밍 차트에서는, 선택 트랜지스터(103), 선택 트랜지스터(104), 트랜지스터(111), 트랜지스터(112) 모두 ｎ 채널형 트랜지스터의 경우를 예로 하고, 게이트에 하이 레벨의 전위가 입력되었을 때에 트랜지스터가 온 상태로 되고, 게이트에 로우 레벨의 전위가 입력되었을 때에 트랜지스터가 오프 상태로 되는 예를 나타내고 있지만 이것에 한정되지 않는다. 선택 트랜지스터(103), 선택 트랜지스터(104), 트랜지스터(111), 트랜지스터(112)는 ｎ 채널형 트랜지스터이어도 좋고 p 채널형 트랜지스터이어도 좋다. 트랜지스터의 상태(온 상태인지 오프 상태인지)가 하기 설명과 마찬가지로 되도록, 각 신호의 전위를 정하면 된다.
또한, 신호 IN이 하이 레벨의 경우를 데이터 "1"에 대응시키고, 로우 레벨의 경우를 데이터 "0"에 대응시킨 예를 나타내지만 이것에 한정되지 않는다. 신호 IN이 로우 레벨의 경우를 데이터 "1"에 대응시키고, 하이 레벨의 경우를 데이터 "0"에 대응시켜도 좋다.
우선, 기억 소자(100)에 전원 전압(도 2 중, V로 나타낸다)이 공급되어 있는 경우에 대하여 설명한다. 즉, 위상 반전 소자(101) 및 위상 반전 소자(102)에 전원 전압이 공급되어 있는 경우에 대하여 설명한다. 이 경우는 도 2 중의 기간 1에 대응한다. 제어 신호 S1 및 제어 신호 S2를 하이 레벨로 하고 트랜지스터(111) 및 트랜지스터(112)를 온 상태로 한 상태에서, 제어 신호 S3을 하이 레벨로 함으로써 선택 트랜지스터(103)를 온 상태로 한다. 이렇게 해서, 위상 반전 소자(101)의 입력 단자에 신호 IN을 입력한다. 신호 IN은, 선택 트랜지스터(103)가 온 상태 동안(즉, 제어 신호 S3이 하이 레벨 동안)에는 기억하는 데이터에 대응한 전위를 갖는다. 여기에서는, 예를 들어 데이터 "1"에 대응하는 하이 레벨의 전위로 한다. 이 하이 레벨의 전위가 위상 반전 소자(101)의 입력 단자에 입력된다. 그 후, 제어 신호 S3을 로우 레벨로 하고 선택 트랜지스터(103)를 오프 상태로 함으로써 위상 반전 소자(101) 및 위상 반전 소자(102)로 이루어지는 귀환 루프에 의해 입력된 데이터가 유지된다. 또한, 위상 반전 소자(102)의 입력 단자의 전위는 용량 소자(122)에 유지되고, 위상 반전 소자(101)의 입력 단자의 전위는 용량 소자(121)에 유지된다. 또한, 데이터의 입력 및 유지 동안, 제어 신호 S4는 로우 레벨이며, 선택 트랜지스터(104)는 오프 상태이다. 또한, 데이터의 유지가 완료된 후, 제어 신호 S4를 하이 레벨로 하고 선택 트랜지스터(104)를 온 상태로 함으로써, 신호 OUT을 출력한다. 신호 OUT은, 위상 반전 소자(101) 및 위상 반전 소자(102)에 의해 유지되고 있는 데이터가 반영된다. 따라서, 신호 OUT의 전위를 판독함으로써 기억 소자(100)로부터 데이터를 판독할 수 있다. 도 2의 타이밍 차트의 기간 1에서는, 위상 반전 소자(101) 및 위상 반전 소자(102)에 의해 데이터 "1"이 유지되었기 때문에, 제어 신호 S4를 하이 레벨로 하고 선택 트랜지스터(104)를 온 상태로 한 동안은, 신호 OUT은 로우 레벨이 된다.
이어서, 데이터의 유지가 완료된 후, 데이터의 유지 시의 소비 전력을 삭감하기 위하여 기억 소자(100)에 대한 전원 전압의 공급을 정지하는 경우에 대하여 설명한다. 즉, 위상 반전 소자(101) 및 위상 반전 소자(102)에 대한 전원 전압의 공급을 정지하는 경우에 대하여 설명한다. 이 경우는 도 2 중의 기간 2에 대응한다. 전원 전압의 공급을 정지하기 전에, 제어 신호 S1 및 제어 신호 S2를 로우 레벨로 하고 트랜지스터(111) 및 트랜지스터(112)를 오프 상태로 한다(도 2 중, 기간 2의 개시 직전을 참조). 여기서, 트랜지스터(111) 및 트랜지스터(112)는 오프 전류가 매우 작기 때문에, 위상 반전 소자(102)의 입력 단자의 전위는 용량 소자(122)에 유지되고 있으며, 위상 반전 소자(101)의 입력 단자의 전위는 용량 소자(121)에 유지되고 있다. 이렇게 해서, 위상 반전 소자(101) 및 위상 반전 소자(102)에 대한 전원 전압의 공급을 정지해도, 기억 소자(100)에 데이터를 계속 유지시키는 것이 가능하다. 위상 반전 소자(101) 및 위상 반전 소자(102)에 대한 전원 전압의 공급을 정지하고 있는 동안은, 제어 신호 S1 및 제어 신호 S2는 로우 레벨이며, 트랜지스터(111) 및 트랜지스터(112)는 오프 상태이다. 위상 반전 소자(101) 및 위상 반전 소자(102)에 대한 전원 전압의 공급을 정지하고 있는 동안은, 기억 소자(100)로부터 신호 OUT을 출력할 수 없고, 또한 기억 소자(100)에 새로운 신호 IN을 입력하여 유지할 수 없다.
또한, 기억 소자(100)에 대한 전원 전압의 공급을 정지하는 경우에는, 기억 소자(100)에 대한 전원 전압의 공급을 정지하기 전에, 트랜지스터(111) 및 트랜지스터(112)를 오프 상태로 할 필요가 있다. 가령, 기억 소자(100)에 대한 전원 전압의 공급을 정지한 후, 트랜지스터(111) 및 트랜지스터(112)를 오프 상태로 하면 이하와 같은 문제가 발생한다. 기억 소자(100)에 대한 전원 전압의 공급 정지에 의해, 위상 반전 소자(101) 및 위상 반전 소자(102)로 이루어지는 귀환 루프에 있어서 데이터를 유지할 수 없게 된다. 그로 인해, 기억 소자(100)에 대한 전원 전압의 공급 정지 후에 트랜지스터(111) 및 트랜지스터(112)를 오프 상태로 해도, 용량 소자(121) 및 용량 소자(122)에 데이터를 유지할 수 없다. 따라서, 기억 소자(100)에 대한 전원 전압의 공급을 정지하는 경우에는, 기억 소자(100)에 대한 전원 전압의 공급을 정지하기 전에, 트랜지스터(111) 및 트랜지스터(112)를 오프 상태로 할 필요가 있다.
또한, 도 2에서는, 기간 1에 있어서 기억 소자(100)에 데이터를 유지시켜, 당해 데이터를 판독한 후, 기간 2의 동작을 행하는 예를 나타냈지만 이것에 한정되지 않는다. 기간 1에 있어서 기억 소자(100)에 데이터를 유지시켜, 당해 데이터를 판독하지 않고 기간 2의 동작을 행해도 좋다.
이어서 다시 기억 소자에 전원 전압을 공급하는 경우에 대하여 설명한다. 이 경우는 도 2 중의 기간 3에 대응한다. 위상 반전 소자(101) 및 위상 반전 소자(102)에 전원 전압을 공급한 후, 제어 신호 S1 및 제어 신호 S2를 하이 레벨로 하고 트랜지스터(111) 및 트랜지스터(112)를 온 상태로 한다. 위상 반전 소자(102)의 입력 단자의 전위는 용량 소자(122)에 유지되고 있으며, 위상 반전 소자(101)의 입력 단자의 전위는 용량 소자(121)에 유지되고 있기 때문에, 기억 소자에 대한 전원 전압의 공급 정지 전의 상태가 재현된다. 여기서, 제어 신호 S4를 하이 레벨로 하면 신호 OUT은 로우 레벨이 된다. 이와 같이 하여 기억 소자에 대한 전원 전압의 공급을 정지해도, 데이터를 유지하는 것이 가능하다. 그 후, 상기 기간 1에 있어서의 동작과 마찬가지의 동작에 의해, 데이터를 입력하고, 유지하고, 출력할 수 있다.
또한, 기억 소자(100)에 대한 전원 전압의 공급을 재개하는 경우에는, 기억 소자(100)에 대한 전원 전압의 공급을 재개한 후에, 트랜지스터(111) 및 트랜지스터(112)를 온 상태로 할 필요가 있다. 가령, 기억 소자(100)에 대한 전원 전압의 공급을 재개하기 전에, 트랜지스터(111) 및 트랜지스터(112)를 온 상태로 하면 이하와 같은 문제가 발생한다. 트랜지스터(111) 및 트랜지스터(112)를 온 상태로 해도, 기억 소자(100)에 대한 전원 전압의 공급 재개가 되어 있지 않기 때문에, 위상 반전 소자(101) 및 위상 반전 소자(102)로 이루어지는 귀환 루프에 있어서 데이터를 유지할 수 없다. 따라서, 기억 소자(100)에 대한 전원 전압의 공급을 재개하는 경우에는, 기억 소자(100)에 대한 전원 전압의 공급을 재개한 후에, 트랜지스터(111) 및 트랜지스터(112)를 온 상태로 할 필요가 있다.
이상이, 기억 소자(100)에 있어서, 전원 전압의 공급 후, 전원 전압의 공급을 정지하고, 다시 전원 전압을 공급하는 경우의 구동 방법이다.
산화물 반도체층에 채널이 형성되는 트랜지스터는 오프 전류가 지극히 작다. 예를 들어, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류는, 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비하여 현저하게 낮다. 그로 인해, 당해 트랜지스터를 트랜지스터(111) 및 트랜지스터(112)로서 사용함으로써, 기억 소자(100)에 전원 전압이 공급되지 않는 동안에도 용량 소자(121) 및 용량 소자(122)에 유지된 전위는 유지된다. 이렇게 해서, 기억 소자(100)는 전원 전압의 공급이 정지한 동안에도 기억 내용을 유지하는 것이 가능하다.
기억 소자(100)는 전원 전압의 공급이 정지한 동안에도, 용량 소자(122)에 유지된 전위에 의해 위상 반전 소자(102)의 입력 단자의 전위가 유지되고, 용량 소자(121)에 유지된 전위에 의해 위상 반전 소자(101)의 입력 단자의 전위가 유지되고 있다. 즉, 위상 반전 소자(101)의 입력 단자의 전위와 위상 반전 소자(102)의 입력 단자의 전위 양쪽이 유지되고 있다.
한편, 예를 들어 기억 소자(100)가 용량 소자(122)와 트랜지스터(112)를 갖고, 용량 소자(121)와 트랜지스터(111)를 갖지 않는 구성의 경우를 생각한다. 즉, 위상 반전 소자(102)의 출력 단자가 위상 반전 소자(101)의 입력 단자에 직접 접속되어 있는 경우를 생각한다. 이 구성에서는, 용량 소자(122)에 유지된 전위에 의해 위상 반전 소자(102)의 입력 단자의 전위는 유지되지만, 위상 반전 소자(101)의 입력 단자의 전위는 유지되지 않는다. 그로 인해, 기억 소자(100)에 대한 전원 전압의 공급이 재개된 후, 트랜지스터(112)를 온 상태로 하면, 위상 반전 소자(101)의 입력 단자의 전위가 소정의 전위(위상 반전 소자(102)의 출력에 의해 정해지는 전위)로 되도록 전하의 이동이 발생한다. 이 전하의 이동이 완료될 때까지 기억 소자(100)는 데이터를 출력할 수 없다. 그로 인해, 기억 소자(100)가 데이터를 출력할 수 있게 될 때까지의 시간(이하, 구동 시간이라고도 한다)이 길어진다. 즉, 전원 공급 정지 전의 상태로 복귀하기 위하여 시간이 걸린다.
도 1a 및 도 1b에 도시한 구성에서는, 기억 소자(100)는 전원 전압의 공급이 정지한 동안에도, 위상 반전 소자(101)의 입력 단자의 전위와 위상 반전 소자(102)의 입력 단자의 전위 양쪽이 유지되고 있다. 그로 인해, 기억 소자(100)에 대한 전원 전압의 공급이 재개된 후, 트랜지스터(111) 및 트랜지스터(112)를 온 상태로 해도, 위상 반전 소자(102)의 입력 단자나 위상 반전 소자(101)의 입력 단자의 전위가 소정의 전위로 되도록 전하가 이동할 필요가 없어, 구동 시간을 짧게 할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1에서 기재한 기억 소자를 복수 사용한 기억 장치의 구성에 대하여 설명한다.
도 3a에, 본 실시 형태에 있어서의 기억 장치의 구성을 일례로서 나타낸다. 도 3a에 도시된 기억 장치는, 스위칭 소자(401)와, 기억 소자(402)를 복수 갖는 기억 소자군(403)을 갖고 있다. 구체적으로, 각 기억 소자(402)에는, 실시 형태 1에 기재되어 있는 구성을 갖는 기억 소자(100)를 사용할 수 있다. 기억 소자군(403)이 갖는 각 기억 소자(402)에는, 스위칭 소자(401)를 통하여, 하이 레벨의 전원 전위 VDD가 공급되어 있다. 또한, 기억 소자군(403)이 갖는 각 기억 소자(402)에는, 신호 IN의 전위와, 로우 레벨의 전원 전위 VSS의 전위가 부여되고 있다.
도 3a에서는, 스위칭 소자(401)로서, 트랜지스터를 사용하고 있으며, 상기 트랜지스터는, 그 게이트 전극에 부여되는 제어 신호 SigA에 의해 스위칭이 제어된다.
또한, 도 3a에서는, 스위칭 소자(401)가 트랜지스터를 1개만 갖는 구성을 도시하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 일 형태에서는, 스위칭 소자(401)가, 트랜지스터를 복수 갖고 있어도 좋다. 스위칭 소자(401)가, 스위칭 소자로서 기능하는 트랜지스터를 복수 갖고 있는 경우, 상기 복수의 트랜지스터는 병렬로 전기적으로 접속되어 있어도 좋고, 직렬로 전기적으로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 전기적으로 접속되어 있어도 좋다.
또한, 도 3a에서는, 스위칭 소자(401)에 의해, 기억 소자군(403)이 갖는 각 기억 소자(402)에 대한, 하이 레벨의 전원 전위 VDD의 공급이 제어되고 있지만, 스위칭 소자(401)에 의해, 로우 레벨의 전원 전위 VSS의 공급이 제어되고 있어도 좋다. 도 3b에, 기억 소자군(403)이 갖는 각 기억 소자(402)에, 스위칭 소자(401)를 통하여, 로우 레벨의 전원 전위 VSS가 공급되어 있는 기억 장치의 일례를 나타낸다. 스위칭 소자(401)에 의해, 기억 소자군(403)이 갖는 각 기억 소자(402)에 대한, 로우 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
본 실시 형태는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 3)
본 실시 형태에서는, 실시 형태 1에 기재한 기억 소자나, 실시 형태 2에 기재한 기억 장치를 사용한 신호 처리 회로의 구성에 대하여 설명한다.
도 4에, 본 발명의 일 형태에 관한 신호 처리 회로의 일례를 나타낸다. 신호 처리 회로는, 1개 또는 복수의 연산 회로와, 1개 또는 복수의 기억 장치를 적어도 갖는다. 구체적으로, 도 4에 도시하는 신호 처리 회로(150)는, 연산 회로(151), 연산 회로(152), 기억 장치(153), 기억 장치(154), 기억 장치(155), 제어 장치(156), 전원 제어 회로(157)를 갖는다.
연산 회로(151), 연산 회로(152)는, 단순한 논리 연산을 행하는 논리 회로를 비롯하여, 가산기, 승산기, 나아가 각종 연산 회로 등을 포함한다. 그리고, 기억 장치(153)는, 연산 회로(151)에 있어서의 연산 처리 시에 데이터를 일시적으로 유지하는 레지스터로서 기능한다. 기억 장치(154)는, 연산 회로(152)에 있어서의 연산 처리 시에 데이터를 일시적으로 유지하는 레지스터로서 기능한다.
또한, 기억 장치(155)는 메인 메모리로서 사용할 수 있고, 제어 장치(156)가 실행하는 프로그램을 데이터로서 기억하거나, 혹은 연산 회로(151), 연산 회로(152)로부터의 데이터를 기억할 수 있다.
제어 장치(156)는, 신호 처리 회로(150)가 갖는 연산 회로(151), 연산 회로(152), 기억 장치(153), 기억 장치(154), 기억 장치(155)의 동작을 통괄적으로 제어하는 회로이다. 또한, 도 4에서는, 제어 장치(156)가 신호 처리 회로(150)의 일부인 구성을 도시하고 있지만, 제어 장치(156)는 신호 처리 회로(150)의 외부에 설치되어 있어도 좋다.
실시 형태 1에 기재한 기억 소자나, 실시 형태 2에 기재한 기억 장치를 기억 장치(153), 기억 장치(154), 기억 장치(155)로 사용함으로써, 기억 장치(153), 기억 장치(154), 기억 장치(155)에 대한 전원 전압의 공급을 정지해도, 데이터를 유지할 수 있다. 따라서, 신호 처리 회로(150) 전체에 대한 전원 전압의 공급을 정지하여, 소비 전력을 억제할 수 있다. 혹은, 기억 장치(153), 기억 장치(154) 또는 기억 장치(155) 중 어느 1개 또는 복수에 대한 전원 전압의 공급을 정지하여, 신호 처리 회로(150)의 소비 전력을 억제할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다.
또한, 기억 장치에 대한 전원 전압의 공급이 정지되는 데 맞추어, 당해 기억 장치와 데이터의 교환을 행하는 연산 회로 또는 제어 회로에 대한, 전원 전압의 공급을 정지하도록 해도 좋다. 예를 들어, 연산 회로(151)와 기억 장치(153)에 있어서, 동작이 행해지지 않는 경우, 연산 회로(151) 및 기억 장치(153)에 대한 전원 전압의 공급을 정지하도록 해도 좋다.
또한, 전원 제어 회로(157)는, 신호 처리 회로(150)가 갖는 연산 회로(151), 연산 회로(152), 기억 장치(153), 기억 장치(154), 기억 장치(155), 제어 장치(156)에 공급하는 전원 전압의 크기를 제어한다. 그리고, 전원 전압의 공급을 정지하는 경우, 전원 전압의 공급을 정지하기 위한 스위칭 소자는, 전원 제어 회로(157)에 설치되어 있어도 좋고, 연산 회로(151), 연산 회로(152), 기억 장치(153), 기억 장치(154), 기억 장치(155), 제어 장치(156) 각각에 설치되어 있어도 좋다. 후자의 경우, 전원 제어 회로(157)는, 반드시 본 발명의 신호 처리 회로에 설치할 필요는 없다.
또한, 메인 메모리인 기억 장치(155)와, 연산 회로(151), 연산 회로(152), 제어 장치(156) 사이에, 캐시 메모리로서 기능하는 기억 장치를 설치해도 좋다. 캐시 메모리를 설치함으로써, 저속의 메인 메모리에 대한 액세스를 저감시켜 연산 처리 등의 신호 처리를 고속화시킬 수 있다. 캐시 메모리로서 기능하는 기억 장치에도, 상술한 기억 소자를 사용함으로써, 신호 처리 회로(150)의 소비 전력을 억제할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다.
본 실시 형태는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 4)
본 실시 형태에서는, 본 발명의 일 형태에 관한 신호 처리 회로의 하나인, CPU의 구성에 대하여 설명한다.
도 5에, 본 실시 형태의 CPU의 구성을 도시한다. 도 5에 도시하는 CPU는, 기판(900) 상에 ALU(901), ALU 컨트롤러(902), 명령 디코더(903), 인터럽트 컨트롤러(904), 타이밍 컨트롤러(905), 레지스터(906), 레지스터 컨트롤러(907), Bus I/F(908), 재기입 가능한 ROM(909), ROM I/F(920)를 주로 갖고 있다. 또한, ALU는 산술 논리 장치(Arithmetic logic unit)이며, Bus I/F는 버스 인터페이스이며, ROM I/F는 ROM 인터페이스이다. ROM(909) 및 ROM I/F(920)는, 별도의 칩에 설치해도 좋다. 물론, 도 5에 도시하는 CPU는, 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖고 있다.
Bus I/F(908)를 통하여 CPU에 입력된 명령은, 명령 디코더(903)에 입력되고, 디코드된 후, ALU 컨트롤러(902), 인터럽트 컨트롤러(904), 레지스터 컨트롤러(907), 타이밍 컨트롤러(905)에 입력된다.
ALU 컨트롤러(902), 인터럽트 컨트롤러(904), 레지스터 컨트롤러(907), 타이밍 컨트롤러(905)는, 디코드된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(902)는, ALU(901)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(904)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여, 처리한다. 레지스터 컨트롤러(907)는, 레지스터(906)의 어드레스를 생성하고, CPU의 상태에 따라서 레지스터(906)의 판독이나 기입을 행한다.
또한 타이밍 컨트롤러(905)는, ALU(901), ALU 컨트롤러(902), 명령 디코더(903), 인터럽트 컨트롤러(904), 레지스터 컨트롤러(907)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(905)는, 기준 클록 신호 CLK1을 바탕으로, 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호 CLK2를 상기 각종 회로에 공급한다.
본 실시 형태의 CPU에서는, 레지스터(906)에, 상기 실시 형태에서 기재한 구성을 갖는 기억 소자가 설치되어 있다. 레지스터 컨트롤러(907)는, ALU(901)로부터의 지시에 따라, 레지스터(906)가 갖는 기억 소자에 있어서, 위상 반전 소자의 귀환 루프에 의한 데이터의 유지(트랜지스터(111) 및 트랜지스터(112)가 온 상태인 경우에 대응)를 행할지, 용량 소자에 의한 데이터의 유지(트랜지스터(111) 및 트랜지스터(112)를 오프 상태로 하는 경우에 대응)를 행할지 선택한다. 위상 반전 소자의 귀환 루프에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(906) 내의 기억 소자에 대한 전원 전압의 공급이 행해진다. 용량 소자에 있어서의 데이터의 유지가 선택되어 있는 경우, 레지스터(906) 내의 기억 소자에 대한 전원 전압의 공급을 정지할 수 있다. 전원 정지에 관해서는, 도 3a 및 도 3b에 도시한 바와 같이, 기억 소자군과, 전원 전위 VDD 또는 전원 전위 VSS가 부여되어 있는 노드간에, 스위칭 소자를 설치함으로써 행할 수 있다.
이와 같이 하고, 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에도 데이터를 유지하는 것이 가능하고, 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들어 퍼스널 컴퓨터의 유저가, 키보드 등의 입력 장치에 대한 정보의 입력을 정지하고 있는 동안에도, CPU를 정지할 수 있고, 그에 의해 소비 전력을 저감시킬 수 있다.
본 실시 형태에서는, CPU를 예로 들어 설명했지만, 본 발명의 신호 처리 회로는 CPU에 한정되지 않고, 마이크로프로세서, 화상 처리 회로, DSP, FPGA 등의 LSI에도 응용 가능하다.
본 실시 형태는, 상기 실시 형태와 조합하여 실시하는 것이 가능하다.
(실시 형태 5)
본 실시 형태에서는, 신호 처리 회로를 구성하는 트랜지스터 등의 구성에 대해서, 도 6 내지 도 9, 도 17a 및 도 17b를 참조하여 설명한다.
도 6은, 도 1a 및 도 1b의 회로도에서 도시한 기억 소자(100)의 구성의 일례이다. 도 6에서는 기억 소자(100)를 구성하는 소자 중, 2개의 트랜지스터(트랜지스터(660) 및 트랜지스터(662)), 1개의 용량 소자(664)의 단면을 도시한다. 트랜지스터(662)는 산화물 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(662)는 도 1a 및 도 1b에 있어서의 트랜지스터(111)나 트랜지스터(112)로 할 수 있다. 트랜지스터(660)는 산화물 반도체 이외의 반도체(예를 들어 실리콘 등)에 채널이 형성되는 트랜지스터이다. 트랜지스터(660)는 도 1a 및 도 1b에 있어서의 선택 트랜지스터(103), 선택 트랜지스터(104), 위상 반전 소자를 구성하는 트랜지스터(도 1b에 있어서의 ｎ 채널형 트랜지스터(131), p 채널형 트랜지스터(132), ｎ 채널형 트랜지스터(133), p 채널형 트랜지스터(134))로 할 수 있다. 용량 소자(664)는 도 1a 및 도 1b에 있어서의 용량 소자(121), 용량 소자(122)로 할 수 있다.
도 6에 도시한 구성에서는, 트랜지스터(660)의 소스와 드레인의 한쪽이 트랜지스터(662)의 소스와 드레인의 한쪽과 접속되고, 트랜지스터(662)의 소스와 드레인의 다른 쪽이 용량 소자(664)의 한 쌍의 전극 중 한쪽과 접속되어 있는 예를 나타낸다. 이와 같은 구성의 일례로서, 트랜지스터(660)를 도 1a 및 도 1b에 있어서의 선택 트랜지스터(103)로 하고 트랜지스터(662)를 도 1a 및 도 1b에 있어서의 트랜지스터(111)로 하고, 용량 소자(664)를 도 1a 및 도 1b에 있어서의 용량 소자(121)로 한 경우에 대하여 설명한다.
또한, 트랜지스터(660) 및 트랜지스터(662)는, 모두 ｎ 채널형 트랜지스터인 것으로서 설명하지만, p 채널형 트랜지스터를 사용할 수 있는 것은 말할 필요도 없다.
도 6에 있어서의 트랜지스터(660)는, 반도체 재료(예를 들어 실리콘 등)를 포함하는 기판(600)에 형성된 채널 형성 영역(616)과, 채널 형성 영역(616)을 사이에 두도록 형성된 불순물 영역(620a) 및 불순물 영역(620b)과, 불순물 영역(620a) 및 불순물 영역(620b)에 접하는 금속 화합물 영역(624a) 및 금속 화합물 영역(624b)과, 채널 형성 영역(616) 상에 형성된 게이트 절연층(608)과, 게이트 절연층(608) 상에 형성된 게이트 전극(610)을 갖는다. 또한, 기판(600) 상에는 소자 분리 절연층(606)이 형성되어 있다.
또한, 도면에 있어서 명시적으로는 소스 전극이나 드레인 전극을 갖지 않는 경우가 있지만, 편의상, 이러한 상태를 포함하여 트랜지스터라고 칭하는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해서, 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극으로 표현하는 경우가 있다. 즉, 본 명세서에 있어서, 소스 전극이라는 기재에는 소스 영역이, 드레인 전극이라는 기재에는 드레인 영역이 포함될 수 있다.
또한, 본 명세서 중에 있어서, 불순물 영역(620a), 불순물 영역(620b)을 통합하여, 불순물 영역(620)이라고 기재하는 경우가 있다. 본 명세서 중에 있어서, 금속 화합물 영역(624a), 금속 화합물 영역(624b)을 통합하여, 금속 화합물 영역(624)이라고 기재하는 경우가 있다.
트랜지스터(660) 상에 절연층(628)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 6에 도시한 바와 같이 트랜지스터(660)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(660)의 특성을 중시하는 경우에는, 게이트 전극(610)의 측면에 사이드 월 절연층을 형성하고, 불순물 농도가 서로 상이한 복수의 영역을 포함하는 불순물 영역(620)을 형성해도 좋다. 절연층(628)은, 평탄성이 양호한 표면을 갖고 있는 것이 바람직하고, 예를 들어 절연층(628)의 표면은, 제곱 평균 평방근(RMS) 거칠기를 1㎚ 이하로 하는 것이 바람직하다. 이와 같이, 제곱 평균 평방근(RMS) 거칠기가 1㎚ 이하로 하는 지극히 평탄한 영역에 트랜지스터(662)의 채널 형성 영역(산화물 반도체층(644))을 형성함으로써, 트랜지스터(662)가 미세화되는 상황에 있어서도, 단채널 효과 등의 문제를 방지하여, 양호한 특성을 갖는 트랜지스터(662)를 제공하는 것이 가능하다.
도 6에 있어서의 트랜지스터(662)는, 절연층(628) 상에 형성된 산화물 반도체층(644)과, 산화물 반도체층(644)과 일부와 접하는 전극(642a) 및 전극(642b)과, 산화물 반도체층(644)과 전극(642a)과 전극(642b)을 덮는 게이트 절연층(646)과, 게이트 절연층(646) 상에 산화물 반도체층(644)과 중첩하도록 형성된 게이트 전극(648)을 갖는다. 전극(642a)은, 절연층(628)에 형성된 개구부에 형성된 전극(503)에 의해 트랜지스터(660)의 금속 화합물 영역(624b)과 접속되어 있다.
또한, 본 명세서 중에 있어서, 전극(642a), 전극(642b)을 통합하여, 전극(642)이라고 기재하는 경우가 있다.
여기서, 산화물 반도체층(644)은 수소 등의 불순물이 충분히 제거됨으로써 또는 충분한 산소가 공급됨으로써 고순도화된 것이 바람직하다. 구체적으로는, 예를 들어 산화물 반도체층(644)의 수소 농도는 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하로 한다. 또한, 산화물 반도체층(644)의 알칼리 금속 원소의 농도를 저감시키면 된다. 예를 들어, Na의 농도는 5×1016atoms/㎤ 이하, 바람직하게는 1×1016atoms/㎤ 이하, 더욱 바람직하게는 1×1015atoms/㎤ 이하로 하고, Li의 농도는 5×1015atoms/㎤ 이하, 바람직하게는 1×1015atoms/㎤ 이하로 하고, K의 농도는 5×1015atoms/㎤ 이하, 바람직하게는 1×1015atoms/㎤ 이하로 하면 된다.
산화물 반도체는 불순물에 대하여 둔감하며, 막 중에는 상당한 금속 불순물이 포함되어 있는 것, 염가의 소다석회 유리도 쓸 수 있다고 지적되어 있다(가미야, 노무라, 호소노, 「아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현상」, 고체 물리, 2009년 9월호, Vol.44, pp.621-633.). 그러나, 이와 같은 지적은 적절하지 않다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체층(644)에 있어서는 악성 불순물이며, 적은 편이 좋다. 특히 알칼리 금속 중, Na는 산화물 반도체층에 접하는 절연막이 산화물인 경우, 그 안으로 확산되어, Na+로 된다. 또한, 산화물 반도체층 내에서, 금속과 산소의 결합을 분단하거나, 혹은 결합 중에 인터럽트된다. 그 결과, 트랜지스터 특성의 열화(예를 들어, 노멀리 온화(임계값의 부(-)에 대한 시프트), 이동도의 저하 등)를 초래한다. 그 외에, 트랜지스터의 특성의 편차의 원인이 된다. 이러한 문제는, 특히 산화물 반도체층 중의 수소의 농도가 충분히 낮은 경우에 현저해진다. 따라서, 산화물 반도체층 중의 수소의 농도가 5×1019atoms/㎤ 이하, 특히 5×1018atoms/㎤ 이하인 경우에는, 알칼리 금속 원소의 농도를 상기의 값으로 하는 것이 강하게 요구된다.
또한, 상술한 산화물 반도체층(644) 중의 수소 농도, 알칼리 금속 원소의 농도는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 측정되는 것이다. 이와 같이, 알칼리 금속 원소 농도나 수소 농도가 충분히 저감되어 고순도화되고, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층(644)에서는, 알칼리 금속 원소나 수소 등의 도너에 기인하는 캐리어 밀도가 1×1012/㎤ 미만, 바람직하게는, 1×1011/㎤ 미만, 보다 바람직하게는 1.45×1010/㎤ 미만으로 된다. 또한, 예를 들어 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1㎛)당의 값)는 100zA(1zA(젭토 암페어)는 1×10-21A) 이하, 바람직하게는 10zA 이하로 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써, 지극히 우수한 오프 전류 특성의 트랜지스터(662)를 얻을 수 있다.
도 6에 있어서의 용량 소자(664)는, 절연층(628) 상에 형성된 전극(642b)과, 게이트 절연층(646)과, 전극(649)을 갖는다. 즉, 용량 소자(664)는, 전극(642b)을 한쪽의 전극으로 하고, 전극(649)을 다른 쪽의 전극으로 하고, 게이트 절연층(646)을 유전체층으로 한다.
트랜지스터(662) 상에는, 절연층(650)이 형성되어 있고, 절연층(650) 상에는 절연층(654)이 형성되어 있다. 그리고, 절연층(654) 상에는 배선(658)이 형성된다. 여기서, 배선(658)은, 도 1a 및 도 1b에 도시된 회로에 있어서의 신호 IN이 입력되는 배선으로 할 수 있다.
배선(658)은, 절연층(654), 절연층(650), 게이트 절연층(646)에 형성된 개구부(501)에 있어서, 전극(504)과 접속되어 있다. 또한, 전극(504)은, 절연층(628)에 형성된 개구부에 형성된 전극(502)에 의해, 트랜지스터(660)의 금속 화합물 영역(624a)과 접속되어 있다. 이렇게 해서, 배선(658)은, 트랜지스터(660)의 소스 또는 드레인의 한쪽과 전기적으로 접속되어 있다.
또한, 개시하는 발명에 관한 기억 소자의 구성은, 도 6에 도시된 것에 한정되지 않는다. 도 6에 도시된 구성에 있어서 전극의 접속 관계 등의 상세에 대해서는 적절히 변경할 수 있다.
예를 들어, 도 6에 도시한 구성에서는, 산화물 반도체층(644)이 전극(642) 아래에 배치되는 예를 나타냈다. 그러나 이것에 한정되지 않고, 산화물 반도체층(644)을 전극(642) 상에 형성해도 좋다. 산화물 반도체층(644)을 전극(642) 상에 형성한 예를 도 7에 도시한다. 또한, 도 7에 있어서 도 6과 동일한 부분은 동일 부호를 사용하여 도시한다.
도 7에 도시한 구성에 있어서, 전극(642a) 및 전극(642b)의 단부는, 테이퍼 형상인 것이 바람직하다. 전극(642a) 및 전극(642b)의 단부를 테이퍼 형상으로 함으로써, 산화물 반도체층(644)의 피복성을 향상시켜, 절단(disconnection)을 방지할 수 있기 때문이다. 여기서, 테이퍼각은, 예를 들어 30° 이상 60° 이하로 한다. 또한, 테이퍼각이란, 테이퍼 형상을 갖는 층(예를 들어, 전극(642a))을, 그 단면(기판의 표면과 직교하는 면)에 수직인 방향으로부터 관찰했을 때에, 당해 층의 측면과 저면이 이루는 경사각을 나타낸다.
또한, 산화물 반도체층(644)의 전체가 게이트 전극(648)이나 배선(658)과 겹쳐지는(게이트 전극(648)이나 배선(658)으로 덮인) 구성으로 함으로써, 상방으로부터의 광이 산화물 반도체층(644)에 들어가는 것을 억제할 수도 있다. 이렇게 하여, 산화물 반도체층(644)의 광 열화를 억제할 수 있다.
또한, 도 6이나 도 7에 도시한 구성에서는, 게이트 전극(648)이 산화물 반도체층(644) 상에 배치되는 예를 나타냈다. 그러나 이것에 한정되지 않고, 게이트 전극(648)은 산화물 반도체층(644) 아래에 형성해도 좋다. 게이트 전극(648)을 산화물 반도체층(644) 아래에 형성한 예를 도 8에 도시한다. 또한, 도 8에 있어서 도 6이나 도 7과 동일한 부분은 동일 부호를 사용하여 도시한다.
도 8에 있어서, 전극(642a)은 게이트 절연층(646)에 형성된 개구부에 있어서 전극(503)과 접속되어 있다.
도 8에 도시한 구성에 있어서, 게이트 전극(648) 및 전극(649)의 단부는, 테이퍼 형상인 것이 바람직하다. 게이트 전극(648) 및 전극(649)의 단부를 테이퍼 형상으로 함으로써, 게이트 절연층(646)의 피복성을 향상시켜, 전극(642a)과 게이트 전극(648)의 쇼트나, 전극(642b)과 게이트 전극(648) 및 전극(649)의 쇼트 등을 방지할 수 있다. 여기서, 테이퍼각은, 예를 들어 30° 이상 60° 이하로 한다.
또한, 도 8에 도시된 구성에 있어서, 산화물 반도체층(644)을 전극(642) 상에 형성해도 좋다. 도 8에 도시한 구성에 있어서, 산화물 반도체층(644)을 전극(642) 상에 형성한 예를 도 9에 도시한다. 또한, 도 9에 있어서 도 6 내지 도 8과 동일한 부분은 동일 부호를 사용하여 도시한다.
도 8 및 도 9에서는, 게이트 전극(648)이 산화물 반도체층(644)의 하방에 배치되는 구성을 도시했다. 이 구성에 있어서, 산화물 반도체층(644) 전체가 게이트 전극(648)과 겹쳐짐으로써, 하방으로부터의 광이 산화물 반도체층(644)에 들어가는 것을 억제할 수 있다. 이렇게 해서, 산화물 반도체층(644)의 광 열화를 억제할 수 있다. 또한, 산화물 반도체층(644) 전체가 배선(658)과 겹쳐지는(배선(658)으로 덮인) 구성으로 함으로써, 상방으로부터의 광이 산화물 반도체층(644)에 들어가는 것을 억제할 수도 있다. 이렇게 해서, 산화물 반도체층(644)의 광 열화를 더욱 억제할 수 있다.
또한, 도 6과 도 8에 도시한 구성(산화물 반도체층(644) 상에 전극(642a) 및 전극(642b)이 배치되는 구성)에 있어서, 산화물 반도체층(644)과 전극(642a) 및 전극(642b) 사이에, 소스 영역 및 드레인 영역이 되는 산화물 도전층을 형성할 수도 있다. 도 6의 트랜지스터(662)에 산화물 도전층을 형성한 트랜지스터를 도 17a 및 도 17b에 도시한다. 또한, 도 17a 및 도 17b에 있어서 트랜지스터(662) 이외의 구성은 기재를 생략했다.
도 17a와 도 17b의 트랜지스터는, 산화물 반도체층(644)과 전극(642a) 및 전극(642b) 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층(404a) 및 산화물 도전층(404b)이 형성되어 있다. 도 17a와 도 17b에서는 제작 공정에 의해 산화물 도전층(404a) 및 산화물 도전층(404b)의 형상이 다른 예이다.
도 17a의 트랜지스터에서는, 산화물 반도체막과 산화물 도전막의 적층을 형성하고, 산화물 반도체막과 산화물 도전막의 적층을 동일한 포토리소그래피 공정에 의해 가공하여 섬 형상의 산화물 반도체층(644)과 산화물 도전막을 형성한다. 산화물 반도체층 및 산화물 도전막 상에 전극(642a) 및 전극(642b)을 형성한 후, 전극(642a) 및 전극(642b)을 마스크로 하여, 섬 형상의 산화물 도전막을 에칭하여, 소스 영역 및 드레인 영역이 되는 산화물 도전층(404a), 산화물 도전층(404b)을 형성한다.
도 17b의 트랜지스터에서는, 섬 형상의 산화물 반도체층(644)을 형성하고, 그 위에 산화물 도전막을 형성하고, 당해 산화물 도전막 상에 금속 도전막을 형성하고, 산화물 도전막 및 금속 도전막을 동일한 포토리소그래피 공정에 의해 가공하여, 소스 영역 및 드레인 영역이 되는 산화물 도전층(404a), 산화물 도전층(404b), 전극(642a) 및 전극(642b)을 형성한다.
또한, 산화물 도전층(404a) 및 산화물 도전층(404b)을 형성하기 위한 에칭 처리 시, 산화물 반도체층(644)이 과잉으로 에칭되지 않도록, 에칭 조건(에칭재의 종류, 농도, 에칭 시간 등)을 적절히 조정한다.
산화물 도전층의 재료로서는, 산화아연을 성분으로서 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것이 바람직하다. 그러한 산화물 도전층으로서, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등을 적용할 수 있다.
금속 전극(몰리브덴, 텅스텐 등)과 산화물 반도체층의 접촉에 비해, 금속 전극(몰리브덴, 텅스텐 등)과 산화물 도전층의 접촉은, 접촉 저항을 내릴 수 있다. 그로 인해, 상기 산화물 도전층을 산화물 반도체층(644)과 전극(642a) 및 전극(642b) 사이에 형성함으로써, 전극(642a) 및 전극(642b)과 산화물 도전층의 접촉 저항을 저감시킬 수 있다. 이렇게 해서, 소스 및 드레인의 저저항화를 도모할 수 있어, 트랜지스터(662)의 고속 동작을 실현할 수 있다. 또한, 트랜지스터(662)의 내압을 향상시킬 수도 있다.
또한, 도 6 내지 도 9에 도시한 구성에서는, 용량 소자(664)의 유전체층으로서 트랜지스터(662)의 게이트 절연층(646)을 사용하는 예를 나타냈지만, 이것에 한정되지 않는다. 용량 소자(664)의 유전체층으로서 게이트 절연층(646)과는 다른 절연층을 사용해도 좋다. 또한, 도 6 내지 도 9에 도시한 구성에서는, 용량 소자(664)의 한 쌍의 전극 중 한쪽으로 하여, 트랜지스터(662)의 소스 전극 또는 드레인 전극으로서 기능하는 전극(642b)을 사용하는 예를 나타냈지만, 이것에 한정되지 않는다. 용량 소자(664)의 한 쌍의 전극 중 한쪽으로 하여, 전극(642b)과는 다른 전극, 예를 들어 전극(642b)과는 다른 층에 형성된 전극을 사용해도 좋다. 또한, 도 6 내지 도 9에 도시한 구성에서는, 용량 소자(664)의 한 쌍의 전극 중 다른 쪽으로 하여, 트랜지스터(662)의 게이트 전극(648)과 동일한 층에 형성된 전극(649)을 사용하는 예를 나타냈지만, 이것에 한정되지 않는다. 용량 소자(664)의 한 쌍의 전극 중 다른 쪽으로 하여, 게이트 전극(648)과는 다른 층에 형성된 전극을 사용해도 좋다.
도 6 내지 도 9에 도시한 구성에서는, 트랜지스터(660)가 반도체 기판에 형성되는 예를 나타냈다. 그러나 이것에 한정되지 않는다. 트랜지스터(660)는 SOI 기판 상에 형성해도 좋다. 또한, 일반적으로 「SOI 기판」은, 절연 표면 상에 실리콘 반도체층이 형성된 구성의 기판을 말하지만, 본 명세서 등에 있어서는, 절연 표면 상에 실리콘 이외의 재료로 이루어지는 반도체층이 형성된 구성의 기판도 포함하는 개념으로서 사용한다. 즉, 「SOI 기판」이 갖는 반도체층은, 실리콘 반도체층에 한정되지 않는다. 또한, 트랜지스터(660)는, 절연 표면을 갖는 기판 상에 형성된 실리콘 등의 반도체층을 사용하여 형성해도 좋다. 당해 반도체층은, 절연 표면 상에 형성된 비정질 반도체 박층을 결정화함으로써 형성된 것이어도 좋다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 개시하는 발명의 일 형태에 관한 기억 소자의 제작 방법에 대해서, 도 10a 내지 도 15d를 참조하여 설명한다.
도 6에 도시한 기억 소자의 제작 방법의 일례에 대하여 설명한다. 이하에서는, 우선 하부의 트랜지스터(660)의 제작 방법에 대하여 도 10a 내지 도 11c를 참조하여 설명하고, 그 후, 상부의 트랜지스터(662) 및 용량 소자(664)의 제작 방법에 대하여 도 12a 내지 도 15d를 참조하여 설명한다.
<하부의 트랜지스터의 제작 방법>
우선, 반도체 재료를 포함하는 기판(600)을 준비한다(도 10a 참조). 반도체 재료를 포함하는 기판(600)으로서는, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 여기에서는, 반도체 재료를 포함하는 기판(600)으로서, 단결정 실리콘 기판을 사용하는 경우의 일례에 대하여 나타내는 것으로 한다. 반도체 재료를 포함하는 기판(600)으로서, 특히 실리콘 등의 단결정 반도체 기판을 사용하는 경우에는, 기억 소자의 판독 동작을 고속화할 수 있기 때문에 적합하다.
또한, 트랜지스터의 임계값 전압을 제어하기 위해서, 후에 트랜지스터(660)의 채널 형성 영역(616)이 되는 영역에, 도전형을 부여하는 불순물 원소를 첨가하여도 좋다. 여기에서는, 트랜지스터(660)의 임계값 전압이 정(+)으로 되도록 도전성을 부여하는 불순물 원소를 첨가한다. 반도체 재료가 실리콘인 경우, 당해 도전성을 부여하는 불순물로서, 예를 들어 붕소, 알루미늄, 갈륨 등을 사용할 수 있다. 또한, 도전형을 부여하는 불순물 원소의 첨가 후에는 가열 처리를 행하여, 불순물 원소의 활성화나 불순물 원소의 첨가 시에 기판(600) 중에 발생하는 결함의 개선 등을 도모하는 것이 바람직하다.
기판(600) 상에는, 소자 분리 절연층을 형성하기 위한 마스크가 되는 보호층(602)을 형성한다(도 10a 참조). 보호층(602)으로서는, 예를 들어 산화실리콘이나 질화실리콘, 산질화실리콘 등을 재료로 하는 절연층을 사용할 수 있다.
이어서, 보호층(602)을 마스크로 하여 기판(600)의 에칭을 행하여, 기판(600)의 보호층(602)에 덮여 있지 않은 영역(노출되어 있는 영역)의 일부를 제거한다(도 10b 참조). 당해 에칭에는, 건식 에칭을 사용하는 것이 적합하지만, 습식 에칭을 사용해도 좋다. 에칭 가스나 에칭액에 대해서는 피에칭 재료에 따라 적절히 선택할 수 있다.
이어서, 기판(600)을 덮도록 절연층을 형성하고, 당해 절연층을 선택적으로 제거함으로써 소자 분리 절연층(606)을 형성한다(도 10c 참조). 당해 절연층은, 산화실리콘이나 질화실리콘, 산질화실리콘 등을 사용하여 형성된다. 절연층의 제거 방법으로서는, CMP(화학적 기계적 연마) 처리 등의 연마 처리나 에칭 처리 등이 있지만, 그 어느 것을 사용해도 좋다. 이에 의해 다른 반도체 영역과 분리된 반도체 영역(604)이 형성된다. 또한, 보호층(602)을 마스크로 한 기판(600)의 에칭 후 또는 소자 분리 절연층(606)의 형성 후에는 보호층(602)을 제거한다.
이어서, 반도체 영역(604)의 표면에 절연층을 형성하고, 당해 절연층 상에 도전 재료를 포함하는 층을 형성한다.
절연층은 후의 게이트 절연층으로 되는 것이며, 예를 들어 반도체 영역(604) 표면의 열처리(열산화 처리나 열질화 처리 등)에 의해 형성할 수 있다. 열처리 대신에, 고밀도 플라즈마 처리를 적용해도 좋다. 고밀도 플라즈마 처리는, 예를 들어 He, Ar, Kr, Xe 등의 희가스, 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 사용하여 절연층을 형성해도 좋다. 당해 절연층은, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하는 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 또한, 절연층의 두께는, 예를 들어 1㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 50㎚ 이하로 할 수 있다.
도전 재료를 포함하는 층은, 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여, 도전 재료를 포함하는 층을 형성해도 좋다. 도전 재료를 포함하는 층의 형성 방법도 특별히 한정되지 않고 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법을 사용할 수 있다. 또한, 본 실시 형태에서는, 도전 재료를 포함하는 층을 금속 재료를 사용하여 형성하는 경우의 일례에 대하여 나타내는 것으로 한다.
그 후, 절연층 및 도전 재료를 포함하는 층을 선택적으로 에칭하여, 게이트 절연층(608) 및 게이트 전극(610)을 형성한다(도 10d 참조).
이어서, 반도체 영역(604)에 인(P)이나 비소(As) 등을 첨가하여, 채널 형성 영역(616) 및 불순물 영역(620a), 불순물 영역(620b)을 형성한다(도 10e 참조). 또한, 여기에서는, 트랜지스터(660)는 ｎ 채널형 트랜지스터로 하고 ｎ 채널형 트랜지스터를 형성하기 위하여 반도체 영역(604)에 인이나 비소 등의 도전형을 부여하는 불순물 원소를 첨가하고 있다. 그러나, 트랜지스터(660)를 p 채널형 트랜지스터로 하는 경우에는, 반도체 영역(604)에 붕소(B)나 알루미늄(Al) 등의 도전형을 부여하는 불순물 원소를 첨가하여, 채널 형성 영역(616) 및 불순물 영역(620a), 불순물 영역(620b)을 형성하면 된다. 여기서, 첨가하는 도전형을 부여하는 불순물 원소의 농도는 적절히 설정할 수 있지만, 트랜지스터(660)가 고도로 미세화되는 경우에는, 그 농도를 높게 하는 것이 바람직하다.
또한, 게이트 전극(610) 주위에 사이드 월 절연층을 형성하고, 도전형을 부여하는 불순물 원소가 다른 농도로 첨가된 복수의 불순물 영역(예를 들어, 사이드 월 절연층과 겹치지 않는 고농도 불순물 영역과, 사이드 월 절연층과 겹치는 저농도 불순물 영역)을 반도체 영역(604)에 형성해도 좋다.
이어서, 게이트 전극(610), 불순물 영역(620a) 및 불순물 영역(620b)을 덮도록 금속층(622)을 형성한다(도 11a 참조). 금속층(622)은, 진공 증착법이나 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법을 사용하여 형성할 수 있다. 금속층(622)은, 반도체 영역(604)을 구성하는 반도체 재료와 반응함으로써 저저항의 금속 화합물이 되는 금속 재료를 사용하여 형성하는 것이 바람직하다. 이러한 금속 재료로서는, 예를 들어 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다.
이어서, 열처리를 실시하여, 금속층(622)과 반도체 영역(604)의 표면의 반도체 재료를 반응시킨다. 이에 의해, 불순물 영역(620a) 및 불순물 영역(620b)에 접하는 금속 화합물 영역(624a) 및 금속 화합물 영역(624b)이 형성된다(도 11a 참조). 또한, 게이트 전극(610)으로서 다결정 실리콘 등을 사용하는 경우에는, 게이트 전극(610)의 금속층(622)과 접촉하는 부분에도, 금속 화합물 영역이 형성되게 된다. 상기의 금속 화합물 영역은 충분히 도전성이 높여진 영역이다. 당해 금속 화합물 영역을 형성함으로써, 소스 및 드레인 등의 전기 저항을 충분히 저감시켜, 트랜지스터(660)의 소자 특성을 향상시킬 수 있다.
상기 열처리로서는, 예를 들어 플래시 램프의 조사에 의한 열처리를 사용할 수 있다. 물론, 그 밖의 열처리 방법을 사용해도 좋지만, 금속 화합물의 형성에 관한 화학 반응의 제어성을 향상시키기 위해서는, 지극히 단시간의 열처리를 실현할 수 있는 방법을 사용하는 것이 바람직하다. 또한, 금속 화합물 영역(624a) 및 금속 화합물 영역(624b)을 형성한 후에는 금속층(622)은 제거한다.
이렇게 해서, 반도체 재료를 포함하는 기판(600)을 사용한 트랜지스터(660)가 형성된다(도 11b 참조). 이러한 트랜지스터(660)는 고속 동작이 가능하다는 특징을 갖는다. 이로 인해, 트랜지스터(660)를 사용함으로써, 기억 소자는 정보의 판독을 고속으로 행할 수 있다.
이어서, 상술한 공정에 의해 형성된 트랜지스터(660)를 덮도록, 절연층(628)을 형성한다(도 11c 참조). 절연층(628)은, 산화실리콘, 산질화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다. 특히, 절연층(628)에 유전율이 낮은(low-k) 재료를 사용함으로써, 각종 전극이나 배선의 겹침에 기인하는 용량을 충분히 저감시키는 것이 가능하게 되기 때문에 바람직하다. 또한, 절연층(628)에는, 이들 재료를 사용한 다공질의 절연층을 적용해도 좋다. 다공질의 절연층에서는, 밀도가 높은 절연층과 비교하여 유전율이 저하되기 때문에, 전극이나 배선에 기인하는 용량을 더 저감시키는 것이 가능하다. 또한, 절연층(628)은, 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성하는 것도 가능하다. 또한, 여기에서는, 절연층(628)을 단층 구조로 하고 있지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 절연층(628)을 2층 이상의 적층 구조로 해도 좋다. 예를 들어, 유기 절연 재료를 사용한 층과 무기 절연 재료를 사용한 층의 적층 구조로 해도 좋다.
절연층(628)에 금속 화합물 영역(624a) 및 금속 화합물 영역(624b)에 도달하는 개구부를 형성하고, 도전층을 사용하여 전극(502) 및 전극(503)을 형성한다. 도전층은, 스퍼터법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 1개 또는 이들을 복수 조합한 재료를 사용해도 좋다. 도전층은, 단층 구조이어도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들어, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 상에 티타늄막이 적층된 2층 구조, 질화티타늄막 상에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다.
그 후, 트랜지스터(662) 및 용량 소자(664)의 형성 전의 처리로서, 절연층(628)의 표면에 CMP 처리를 실시한다(도 11c 참조). CMP 처리 외에 에칭 처리 등을 적용하는 것도 가능하다. 또한, 트랜지스터(662)의 특성을 향상시키기 위하여 절연층(628)의 표면, 전극(502)의 표면 및 전극(503)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하고, 예를 들어 절연층(628)의 표면은, 제곱 평균 평방근(RMS) 거칠기를 1㎚ 이하로 하는 것이 바람직하다.
또한, 도 10a 내지 도 11c를 참조하여 설명한 각 공정 전후에는, 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 더 포함하고 있어도 좋다. 예를 들어, 배선의 구조로서, 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여, 고도로 집적화된 기억 소자를 실현하는 것도 가능하다.
<상부의 트랜지스터의 제작 방법>
이어서, 상부 트랜지스터(662) 및 용량 소자(664)의 제작 방법에 대하여 설명한다. 도 6에 도시한 구성에 대응하는 제작 방법을 도 12a 내지 도 12d를 참조하여 설명한다. 도 7에 도시한 구성에 대응하는 제작 방법을 도 13a 내지 도 13d를 참조하여 설명한다. 도 8에 도시한 구성에 대응하는 제작 방법을 도 14a 내지 도 14d를 참조하여 설명한다. 도 9에 도시한 구성에 대응하는 제작 방법을 도 15a 내지 도 15d를 참조하여 설명한다.
우선, 도 6에 도시한 구성에 대응하는 제작 방법을 도 12a 내지 도 12d를 참조하여 설명한다.
절연층(628), 전극(502) 및 전극(503) 상에 산화물 반도체층을 형성하고, 당해 산화물 반도체층을 선택적으로 에칭하여 산화물 반도체층(644)을 형성한다(도 12a 참조).
산화물 반도체층(644)에 사용하는 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서, 그들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 혹은 복수종을 가져도 좋다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO로도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn 계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn- Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기에서, 예를 들어 In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 된다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라서 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 저감시킴으로써 이동도를 올릴 수 있다.
또한, 예를 들어 In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이라는 것은, a, b, c가,
(a-A)2+(b-B)2+(c-C)2≤r2
를 만족하는 것을 의미하고, r은 예를 들어 0.05로 하면 된다. 다른 산화물이어도 마찬가지이다.
산화물 반도체는 단결정이어도 좋고, 비단결정이어도 좋다. 후자의 경우, 아몰퍼스이어도 좋고, 다결정이어도 좋다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조이어도 좋고, 비아몰퍼스이어도 좋다.
아몰퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있어, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크 내 결함을 저감시킬 수 있어, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 상에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균면 거칠기(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하의 표면 상에 형성하면 된다.
또한, Ra는, JIS B0601에 의해 정의되어 있는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, 「기준면부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 수학식으로 정의된다.
[수학식 1]
또한, 상기에 있어서, S0은, 측정면(좌표(x1, y1)(x1, y2)(x2, y1)(x2, y2)로 표현되는 4점에 의해 둘러싸이는 직사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)을 사용하여 평가 가능하다.
In-Ga-Zn-O계의 산화물 반도체 재료의 대표예로서는, InGaO3(ZnO)m(m>0)로 표기되는 것이 있다. 또한, Ga 대신에 M의 표기를 사용하여, InMO3(ZnO)m(m>0)과 같이 표기되는 산화물 반도체 재료가 있다. 여기서, M은, 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 1개의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서는, Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등을 적용할 수 있다. 또한, 상술한 조성은 결정 구조로부터 도출되는 것이며, 어디까지나 일례에 지나지 않음을 부기한다.
산화물 반도체층(644)을 스퍼터법으로 제작하기 위한 타깃으로서는, In:Ga:Zn=1:x:y(x는 0 이상, y는 0.5 이상 5 이하)의 조성비로 표현되는 것을 사용하는 것이 적합하다. 예를 들어, In:Ga:Zn=1:1:1[atom비](x=1, y=1), (즉, In2O3:Ga2O3:ZnO=1:1:2[mol수비])의 조성비를 갖는 타깃 등을 사용할 수 있다. 또한, In:Ga:Zn=1:1:0.5[atom비](x=1, y=0.5)의 조성비를 갖는 타깃이나, In:Ga:Zn=1:1:2[atom비](x=1, y=2)의 조성비를 갖는 타깃이나, In:Ga:Zn=1:0:1 [atom비](x=0, y=1)의 조성비를 갖는 타깃을 사용할 수도 있다. 금속 산화물 타깃중의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상이다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 치밀한 구조의 산화물 반도체층(644)을 형성하는 것이 가능하다.
또한, In-Sn-Zn계 산화물을 사용하여 산화물 반도체층(644)을 형성할 수도 있다. In-Sn-Zn계 산화물은, ITZO라고 칭할 수 있고, 사용하는 타깃의 조성비는, In:Sn:Zn이 원자수비로, 1:2:2, 2:1:3, 1:1:1 또는 20:45:35 등으로 되는 산화물 타깃을 사용할 수 있다.
산화물 반도체층(644)의 형성 분위기는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기 또는 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기로 하는 것이 적합하다. 구체적으로는, 예를 들어 수소, 물, 수산기, 수소화물 등의 불순물이, 농도 1ppm 이하(바람직하게는 농도 10ppb 이하)로까지 제거된 고순도 가스 분위기를 사용하는 것이 적합하다.
산화물 반도체층(644)의 형성 시에는, 예를 들어 감압 상태로 유지된 처리실 내에 피처리물을 유지하고, 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상, 400℃ 이하로 되도록 피처리물을 뜨겁게 한다. 또는, 산화물 반도체층(644)의 형성 시의 피처리물의 온도는, 실온(25℃±10℃)으로 해도 좋다. 그리고, 처리실 내의 수분을 제거하면서, 수소나 물 등이 제거된 스퍼터 가스를 도입하여, 상기 타깃을 사용하여 산화물 반도체층(644)을 형성한다. 피처리물을 뜨겁게 하면서 산화물 반도체층(644)을 형성함으로써, 산화물 반도체층(644)에 포함되는 불순물을 저감시킬 수 있다. 또한, 스퍼터에 의한 산화물 반도체층(644)의 손상을 경감시킬 수 있다. 처리실 내의 수분을 제거하기 위해서는 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오 펌프(cryopump), 이온 펌프, 티타늄 사브리메이션 펌프 등을 사용할 수 있다. 또한, 터보 펌프에 콜드트랩을 구비한 것을 사용해도 좋다. 크라이오 펌프 등을 사용하여 배기함으로써, 처리실로부터 수소나 물 등을 제거할 수 있기 때문에, 산화물 반도체층(644) 중의 불순물 농도를 저감시킬 수 있다.
산화물 반도체층(644)의 형성 조건으로서는, 예를 들어 피처리물과 타깃 사이의 거리가 170mm, 압력이 0.4Pa, 직류(DC) 전력이 0.5kW, 분위기가 산소(산소100%) 분위기 또는 아르곤(아르곤 100%) 분위기 또는 산소와 아르곤의 혼합 분위기, 등의 조건을 적용할 수 있다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지(성막 시에 형성되는 가루 상태의 물질 등)를 저감시킬 수 있어, 산화물 반도체층(644)의 막 두께 분포도 균일해지기 때문에 바람직하다.
또한, 산화물 반도체층(644)을 스퍼터법에 의해 형성하기 전에는, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 행하여, 형성 표면(예를 들어 절연층(628)의 표면)의 부착물을 제거해도 좋다. 여기서, 역스퍼터란, 통상의 스퍼터에 있어서는, 스퍼터링 타겟에 이온을 충돌시키는 것을, 반대로 처리 표면에 이온을 충돌시킴으로써 그 표면을 개질하는 방법을 의미한다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기 하에서 처리 표면측에 고주파 전압을 인가하여, 피처리물 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등에 의한 분위기를 적용해도 좋다.
본 실시 형태에서는, 산화물 반도체층(644)을 In-Ga-Zn-O계의 금속 산화물 타깃을 사용하는 스퍼터법에 의해 형성하는 것으로 한다. 또한, 산화물 반도체층(644)의 막 두께는 1㎚ 이상 50㎚ 이하, 바람직하게는 2㎚ 이상 20㎚ 이하, 보다 바람직하게는 3㎚ 이상 15㎚ 이하로 할 수 있다. 단, 산화물 반도체 재료 등에 따라 적절한 막 두께는 상이하기 때문에, 산화물 반도체층(644)의 막 두께는 사용하는 재료 등에 따라 선택할 수 있다. 또한, 상기와 같이 절연층(628)의 표면을 가능한 한 평탄하게 해 둠으로써, 두께가 작은 산화물 반도체층(644)이어도, 산화물 반도체층(644)의 채널 형성 영역에 상당하는 부분의 단면 형상을 평탄한 형상으로 할 수 있다. 산화물 반도체층(644)의 채널 형성 영역에 상당하는 부분의 단면 형상을 평탄한 형상으로 함으로써, 산화물 반도체층(644)의 단면 형상이 평탄하지 않은 경우와 비교하여, 트랜지스터(662)의 누설 전류를 저감시킬 수 있다.
산화물 반도체층(644)의 형성 후에는, 산화물 반도체층(644)에 대하여 열처리(제1 열처리)를 행하는 것이 바람직하다. 이 제1 열처리에 의해 산화물 반도체층(644) 중의, 과잉 수소(물이나 수산기를 포함한다)를 제거할 수 있다. 제1 열처리의 온도는, 예를 들어 300℃ 이상 550℃ 미만, 바람직하게는 400℃ 이상 500℃ 이하로 한다.
제1 열처리는, 예를 들어 저항 발열체 등을 사용한 전기로에 피처리물을 도입하여, 질소 분위기 하에서, 450℃, 1시간의 조건에서 행할 수 있다. 그 동안, 산화물 반도체층은 대기에 접촉시키지 않아, 물이나 수소의 혼입이 발생하지 않도록 한다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 사용해도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 열처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희가스 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 가스가 사용된다.
예를 들어, 제1 열처리로서, 뜨겁게 한 불활성 가스 분위기 중에 피처리물을 투입하여, 수 분간 뜨겁게 한 후, 당해 불활성 가스 분위기로부터 피처리물을 꺼내는 GRTA 처리를 행해도 좋다. GRTA 처리를 사용하면 단시간에 대한 고온 열처리가 가능하게 된다. 또한, 피처리물의 내열 온도를 초과하는 온도 조건이어도 적용이 가능하게 된다.
또한, 처리 중에, 불활성 가스를, 산소를 포함하는 가스로 전환해도 좋다. 산소를 포함하는 분위기에 있어서 제1 열처리를 행함으로써, 산소 결손에 기인하는 에너지 갭 중의 결함 준위를 저감시킬 수 있기 때문이다. 당해 열처리에 의해, 산화물 반도체층(644)이 산소를 과잉으로 포함하는 상태로 하는 것이 더 바람직하다. 과잉으로 포함되는 산소는 산화물 반도체층(644)의 격자간에 존재한다. 또한, 불활성 가스 분위기로서는, 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
그런데, 상술한 열처리(제1 열처리)에는 수소나 물 등을 제거하는 효과가 있기 때문에, 당해 열처리를, 탈수화 처리나, 탈수소화 처리 등이라고 칭할 수도 있다. 이러한 열처리는, 산화물 반도체층의 형성 후나 후에 형성하는 게이트 절연층(646)의 형성 후, 게이트 전극(648)의 형성 후, 등의 타이밍에 있어서 행하는 것도 가능하다. 또한, 이러한 열처리는, 1회에 한하지 않고 복수회 행해도 좋다.
산화물 반도체층의 에칭은, 상기 열처리 전 또는 상기 열처리 후 중 언제 행해도 좋다. 또한, 소자의 미세화라는 관점에서는 건식 에칭을 사용하는 것이 적합하지만, 습식 에칭을 사용해도 좋다. 에칭 가스나 에칭액에 대해서는 피에칭 재료에 따라서 적절히 선택할 수 있다.
이어서, 산화물 반도체층(644) 상에 도전층을 형성하고, 당해 도전층을 선택적으로 에칭하여, 전극(642a), 전극(642b), 전극(504)을 형성한다(도 12b 참조). 또한, 전극(642a)은 전극(503)과 접속하도록 형성된다. 전극(504)은 전극(502)과 접하도록 형성된다.
도전층은, 스퍼터법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 1개 또는 이들을 복수 조합한 재료를 사용해도 좋다.
도전층은, 단층 구조이어도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들어, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 상에 티타늄막이 적층된 2층 구조, 질화티타늄막 상에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을, 티타늄막이나 질화티타늄막의 단층 구조로 하는 경우에는, 단부에 테이퍼 형상을 갖는 전극(642a), 전극(642b)에 대한 가공이 용이하다는 장점이 있다.
또한, 도전층은, 도전성의 금속 산화물을 사용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐 산화주석 합금(In2O3-SnO2, ITO라고 약기하는 경우가 있다), 산화인듐 산화아연 합금(In2O3-ZnO) 또는, 이들 금속 산화물 재료에 실리콘 혹은 산화실리콘을 함유시킨 것을 사용할 수 있다.
또한, 도전층의 에칭은, 건식 에칭, 습식 에칭의 어느 것을 사용하여 행해도 좋지만, 미세화를 위해서는, 제어성이 좋은 건식 에칭을 사용하는 것이 적합하다. 또한, 형성되는 전극(642a) 및 전극(642b)의 단부가 테이퍼 형상으로 되도록 행해도 좋다. 테이퍼각은, 예를 들어 30° 이상 60° 이하로 할 수 있다.
상부의 트랜지스터(662)의 채널 길이(L)는, 전극(642a) 및 전극(642b)의 하단부의 간격에 따라 결정된다. 또한, 채널 길이(L)가 25㎚ 미만인 트랜지스터를 형성하는 경우에 사용하는 마스크를 형성하기 위한 노광을 행할 때에는, 수㎚ 내지 수 10㎚로 파장이 짧은 초자외선(Extreme Ultraviolet)을 사용하는 것이 바람직하다. 초자외선에 의한 노광은 해상도가 높아 초점 심도도 크다. 따라서, 트랜지스터(662)의 채널 길이(L)를 2㎛ 미만, 바람직하게는 10㎚ 이상 350㎚(0.35㎛) 이하로 하는 것도 가능하여, 회로의 동작 속도를 높이는 것이 가능하다.
또한, 전극(642b)은 용량 소자(664)의 한 쌍의 전극 중 한쪽의 전극으로 된다.
또한, 절연층(628) 상에는 트랜지스터(662)의 베이스로서 기능하는 절연층을 형성해도 좋다. 당해 절연층은, PVD법이나 CVD법 등을 사용하여 형성할 수 있다.
이어서, 전극(642a), 전극(642b), 전극(504), 산화물 반도체층(644)을 덮도록 게이트 절연층(646)을 형성한다(도 12c 참조).
게이트 절연층(646)은, CVD법이나 스퍼터법 등을 사용하여 형성할 수 있다. 게이트 절연층(646)은, 산화물 반도체층(644)에 접하게 되기 때문에, 수소가 충분히 저감된 방법에 의해 형성하는 것이 바람직하다. 또한, 게이트 절연층(646)은, 산화실리콘, 질화실리콘, 산질화실리콘, 산화알루미늄, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)), 등을 포함하도록 형성하는 것이 적합하다. 게이트 절연층(646)은, 단층 구조로 해도 좋고, 적층 구조로 해도 좋다. 또한, 게이트 절연층(646)의 두께는 특별히 한정되지 않지만, 기억 소자를 미세화하는 경우에는 게이트 절연층(646)을 얇게 하는 것이 바람직하다. 예를 들어, 게이트 절연층(646)으로서 산화실리콘을 사용하는 경우에는, 게이트 절연층(646)의 두께는 1㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 50㎚ 이하로 할 수 있다.
상술한 바와 같이, 게이트 절연층(646)을 얇게 하면, 터널 효과 등에 기인하는 트랜지스터(662)의 게이트 누설이 문제가 된다. 게이트 누설의 문제를 해소하기 위해서는, 게이트 절연층(646)에, 산화하프늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)), 등의 고유전율(high-k) 재료를 사용하면 된다. high-k 재료를 게이트 절연층(646)으로 사용함으로써, 전기적 특성을 확보하면서, 게이트 누설을 억제하기 위하여 막 두께를 크게 하는 것이 가능해진다. 예를 들어, 산화하프늄은 비유전율이 15 정도이고, 산화실리콘의 비유전율인 3 내지 4와 비교하여 매우 큰 값을 갖고 있다. 이러한 재료를 사용함으로써, 산화실리콘 환산으로 15㎚ 미만, 바람직하게는 2㎚ 이상 10㎚ 이하의 게이트 절연층(646)을 실현하는 것도 용이해진다. 또한, high-k 재료를 포함하는 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등 중 어느 1개를 포함하는 막의 적층 구조로 해도 좋다.
게이트 절연층(646)의 형성 후에는, 산소 분위기 하에서 제2 열처리를 행하는 것이 바람직하다. 열처리의 온도는, 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 제2 열처리를 행함으로써, 산화물 반도체층(644)에 산소를 공급한다.
또한, 본 실시 형태에서는, 게이트 절연층(646)의 형성 후에 제2 열처리를 행하고 있지만, 제2 열처리의 타이밍은 이것에 한정되지 않는다. 예를 들어, 게이트 전극(648)의 형성 후에 제2 열처리를 행해도 좋다. 또한, 제1 열처리에 이어서 제2 열처리를 행해도 좋고, 제1 열처리에 제2 열처리를 중복시켜도 좋다.
또한, 산소 분위기 하에서 제2 열처리를 행하는 대신, 산화물 반도체층(644)에 인접하는 절연층(예를 들어, 게이트 절연층(646))으로서 산소를 포함하는 층을 형성한 후, 질소 분위기 하 등에서 열처리를 행함으로써, 당해 절연층으로부터 산화물 반도체층(644)에 산소를 공급해도 좋다.
또한, 산소 분위기 하에서 제2 열처리를 행하는 대신, 도핑에 의해 산화물 반도체층(644)에 산소를 첨가하여도 좋다.
이상과 같이, 탈수화 처리, 탈수소화 처리를 행한 후에, 산화물 반도체층(644)에 산소를 공급함으로써, 산화물 반도체층(644) 중의 산소 결손에 기인하는 에너지 갭 중의 결함 준위를 저감시킬 수 있다. 또한, 산화물 반도체층(644)이 산소를 과잉으로 포함하는 상태로 하는 것이 바람직하다. 과잉으로 포함되는 산소는 산화물 반도체층(644)의 격자간에 존재한다.
또한, 게이트 절연층(646)은 용량 소자(664)의 유전체층으로 된다.
또한, 산화물 반도체층(644)에 접하는 절연층(예를 들어 도 6 및 도 7에 도시한 구성에서는, 당해 절연층은, 게이트 절연층(646)과, 절연층(628)이며, 도 8 및 도 9에 도시한 구성에서는, 게이트 절연층(646)과, 절연층(650)이다)은, 제13족 원소 및 산소를 포함하는 절연 재료를 사용하는 것이 바람직하다. 산화물 반도체 재료에는 제13족 원소를 포함하는 것이 많고, 제13족 원소를 포함하는 절연 재료는 산화물 반도체와의 상성이 좋아, 이것을 산화물 반도체에 접하는 절연층으로 사용함으로써, 산화물 반도체의 계면의 상태를 양호하게 유지할 수 있다.
제13족 원소를 포함하는 절연 재료란, 절연 재료에 1개 또는 복수의 제13족 원소를 포함하는 것을 의미한다. 제13족 원소를 포함하는 절연 재료로서는, 예를 들어 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이 있다. 여기서, 산화알루미늄갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화갈륨알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.
예를 들어, 갈륨을 함유하는 산화물 반도체층(644)에 접하여 절연층을 형성하는 경우에, 당해 절연층에 산화갈륨을 포함하는 재료를 사용함으로써 산화물 반도체층(644)과 절연층의 계면 특성을 양호하게 유지할 수 있다. 예를 들어, 산화물 반도체층(644)과 산화갈륨을 포함하는 절연층을 접하여 형성함으로써, 산화물 반도체층(644)과 절연층의 계면에 있어서의 수소의 파일 업을 저감시킬 수 있다. 또한, 절연층에 산화물 반도체의 성분 원소와 동일한 족의 원소를 사용하는 경우에는, 마찬가지의 효과를 얻는 것이 가능하다. 예를 들어, 산화알루미늄을 포함하는 재료를 사용하여 절연층을 형성하는 것도 유효하다. 또한, 산화알루미늄은, 물을 투과시키기 어렵다는 특성을 갖고 있기 때문에, 당해 재료를 사용하는 것은, 산화물 반도체층(644)에 대한 물의 침입 방지라는 점에 있어서도 바람직하다.
또한, 산화물 반도체층(644)에 접하는 절연층은 그 일부 영역 또는 전체 영역을, 산소 분위기 하에 의한 열처리나 산소 도프 등에 의해, 절연층을 구성하는 절연 재료의 화학양론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도프란, 산소를 벌크에 첨가하는 것을 말한다. 또한, 당해 벌크의 용어는, 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확히 하는 취지로 사용하고 있다. 또한, 산소 도프에는, 플라즈마화된 산소를 벌크에 첨가하는 산소 플라즈마 도프가 포함된다. 또한, 산소 도프는, 이온 주입법 또는 이온 도핑법을 사용하여 행해도 좋다.
예를 들어, 산화물 반도체층(644)에 접하는 절연층으로서 산화갈륨을 사용한 경우, 산소 분위기 하에 의한 열처리나, 산소 도프를 행함으로써, 산화갈륨의 조성을 Ga2OX(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체층(644)에 접하는 절연층으로서 산화알루미늄을 사용한 경우, 산소 분위기 하에 의한 열처리나, 산소 도프를 행함으로써, 산화알루미늄의 조성을 Al2OX(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체층(644)에 접하는 절연층으로서 산화갈륨알루미늄(산화알루미늄갈륨)을 사용한 경우, 산소 분위기 하에 의한 열처리나, 산소 도프를 행함으로써, 산화갈륨알루미늄(산화알루미늄갈륨)의 조성을 GaXAl2 - XO3 +α(0<X<2, 0<α<1)로 할 수 있다.
산소 도프 처리를 행함으로써, 구성하는 절연 재료의 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연층을 형성할 수 있다. 이러한 절연층과 산화물 반도체층이 접함으로써, 절연층 중의 과잉 산소가 산화물 반도체층에 공급되어, 산화물 반도체층 중, 또는 산화물 반도체층과 절연층의 계면에 있어서의 산소 부족 결함을 저감시켜, 산화물 반도체층을 i형화 또는 i형에 한없이 가까운 산화물 반도체로 할 수 있다.
또한, 구성하는 절연 재료의 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연층은, 산화물 반도체층(644)에 접하는 절연층 중, 상층에 위치하는 절연층 또는 하층에 위치하는 절연층 중, 어느 한쪽에만 사용해도 좋지만, 양쪽의 절연층으로 사용하는 쪽이 바람직하다. 구성하는 절연 재료의 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연층을, 산화물 반도체층(644)에 접하는 절연층 중, 상층 및 하층에 위치하는 절연층으로 사용하여, 산화물 반도체층(644)을 사이에 두는 구성으로 함으로써, 상기 효과를 더 높일 수 있다.
또한, 산화물 반도체층(644)의 상층 또는 하층에 사용하는 절연층은, 상층과 하층에서 동일한 구성 원소를 갖는 절연층으로 해도 좋고, 다른 구성 원소를 갖는 절연층으로 해도 좋다. 예를 들어, 상층과 하층 모두 조성이 Ga2OX(X=3+α, 0<α<1)인 산화갈륨으로 해도 좋고, 상층과 하층의 한쪽을 조성이 Ga2OX(X=3+α, 0<α<1)인 산화갈륨으로 하고 다른 쪽을 조성이 Al2OX(X=3+α, 0<α<1)인 산화알루미늄으로 해도 좋다.
또한, 산화물 반도체층(644)에 접하는 절연층은, 구성하는 절연 재료의 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연층의 적층으로 해도 좋다. 예를 들어, 산화물 반도체층(644) 상층에 조성이 Ga2OX(X=3+α, 0<α<1)인 산화갈륨을 형성하고, 그 위에 조성이 GaXAl2 - XO3 +α(0<X<2, 0<α<1)인 산화갈륨알루미늄(산화알루미늄갈륨)을 형성해도 좋다. 또한, 산화물 반도체층(644)의 하층을, 구성하는 절연 재료의 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연층의 적층으로 해도 좋고, 산화물 반도체층(644)의 상층 및 하층 양쪽을, 구성하는 절연 재료의 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연층의 적층으로 해도 좋다.
이어서, 게이트 절연층(646) 상에 게이트 전극(648) 및 전극(649)을 형성한다(도 12c 참조).
게이트 전극(648) 및 전극(649)은, 게이트 절연층(646) 상에 도전층을 형성한 후에, 당해 도전층을 선택적으로 에칭함으로써 형성할 수 있다. 게이트 전극(648) 및 전극(649)으로 되는 도전층은, 스퍼터법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 재료 등의 상세한 것은, 전극(642a) 또는 전극(642b) 등의 경우와 마찬가지이며, 이들 기재를 참작할 수 있다.
또한, 전극(649)은 용량 소자(664)의 한 쌍의 전극 중 다른 쪽의 전극으로 된다.
이상에 의해, 고순도화된 산화물 반도체층(644)을 사용한 트랜지스터(662)와, 용량 소자(664)가 완성된다(도 12c 참조). 상술한 제작 방법에 의해, 산화물 반도체층(644)은 수소 농도가 충분히 저감되어 고순도화되고, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된다. 이렇게 하여 제작된 산화물 반도체층(644)은, i형화(진성화) 또는 실질적으로 i형화되어 있으며, 이러한 산화물 반도체층(644)을 채널 형성 영역에 사용함으로써, 지극히 우수한 오프 전류 특성의 트랜지스터(662)를 얻을 수 있다.
이어서, 게이트 절연층(646), 게이트 전극(648) 및 전극(649) 상에 절연층(650) 및 절연층(654)을 형성한다(도 12d 참조). 절연층(650) 및 절연층(654)은, PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 절연층(650) 및 절연층(654)은, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여, 단층 또는 적층으로 형성할 수 있다.
또한, 절연층(654)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공질의 구조 등)를 사용하는 것이 바람직하다. 절연층(654)의 유전율을 낮게 함으로써, 배선이나 전극 등 사이에 발생하는 용량을 저감시켜 동작의 고속화를 도모할 수 있기 때문이다.
또한, 절연층(654)은, 그 표면이 평탄해지도록 형성하는 것이 바람직하다. 표면이 평탄해지도록 절연층(654)을 형성함으로써, 기억 소자를 미세화한 경우 등에 있어서도 절연층(654) 상에 전극이나 배선 등을 적절하게 형성할 수 있기 때문이다. 또한, 절연층(654)의 평탄화는, CMP(화학적 기계적 연마) 등의 방법을 사용하여 행할 수 있다.
이어서, 절연층(650) 및 절연층(654)에, 전극(504)에 도달하는 개구부(501)를 형성한다. 그 후, 배선(658)을 형성한다(도 12d 참조). 배선(658)은, 스퍼터법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 도전층을 형성한 후, 당해 도전층을 패터닝함으로써 형성된다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 1개 또는 이들을 복수 조합한 재료를 사용해도 좋다. 상세한 것은, 전극(642a), 전극(642b) 등과 마찬가지이다. 또한, 개구부(501)에 있어서 전극을 형성하고, 당해 전극과 접하도록 배선(658)을 형성해도 좋다.
이상의 공정으로부터, 도 6에 도시한 바와 같은 구성의 기억 소자를 제작할 수 있다.
이어서, 도 7에 도시한 구성에 대응하는 제작 방법을 도 13a 내지 도 13d를 참조하여 설명한다.
도 12a 내지 도 12d에 도시된 제작 방법과 도 13a 내지 도 13d에 도시된 제작 방법에서는, 산화물 반도체층(644)과 전극(642)의 제작 방법이 상이하다. 도 13a 내지 도 13d에 도시된 제작 방법에 있어서, 산화물 반도체층(644)과 전극(642)의 제작 방법 이외의 제작 방법은 도 12a 내지 도 12d에 도시한 제작 방법과 마찬가지이기 때문에 설명은 생략한다.
전극(502), 전극(503) 및 절연층(628) 상에 도전층을 형성하고, 당해 도전층을 선택적으로 에칭하여, 전극(642a), 전극(642b), 전극(504)을 형성한다(도 13a 참조). 당해 도전층은, 도 12a 내지 도 12d에 도시된 제작 방법에 있어서, 전극(642a), 전극(642b), 전극(504)을 형성하기 위하여 사용한 도전층과 마찬가지의 재료로 하고, 마찬가지의 방법으로 제작할 수 있으므로 설명은 생략한다.
이어서, 전극(642a), 전극(642b), 전극(504) 상에 산화물 반도체층(644)을 형성한다(도 13b 참조). 산화물 반도체층(644)은, 도 12a 내지 도 12d에 도시한 제작 방법에 있어서 산화물 반도체층(644)을 형성하기 위하여 사용한 산화물 반도체층과 마찬가지의 재료로 하고, 마찬가지의 방법으로 제작할 수 있으므로 설명은 생략한다.
이어서, 전극(642a), 전극(642b), 전극(504), 산화물 반도체층(644)을 덮도록 게이트 절연층(646)을 형성한다(도 13c 참조). 이 이후의 제작 공정은 도 12a 내지 도 12d에서 도시한 공정과 마찬가지이기 때문에 설명은 생략한다.
이상의 공정으로부터, 도 7에 도시한 바와 같은 구성의 기억 소자를 제작할 수 있다.
이어서, 도 8에 도시한 구성에 대응하는 제작 방법을 도 14a 내지 도 14d를 참조하여 설명한다.
도 12a 내지 도 12d에 도시한 제작 방법과 도 14a 내지 도 14d에 도시한 제작 방법에서는, 게이트 전극(648), 전극(649), 전극(504), 게이트 절연층(646)의 제작 방법이 상이하다. 도 14a 내지 도 14d에 도시한 제작 방법에 있어서, 그 이외의 제작 방법 이외의 제작 방법은 도 12a 내지 도 12d에 도시한 제작 방법과 마찬가지이기 때문에 설명은 생략한다.
전극(502), 전극(503) 및 절연층(628) 상에 도전층을 형성하고, 당해 도전층을 선택적으로 에칭하여, 게이트 전극(648), 전극(649), 전극(504)을 형성한다(도 14a 참조). 당해 도전층은, 도 12a 내지 도 12d에 도시한 제작 방법에 있어서, 게이트 전극(648), 전극(649)을 형성하기 위하여 사용한 도전층과 마찬가지의 재료로 하고, 마찬가지의 방법으로 제작할 수 있으므로 설명은 생략한다.
이어서, 게이트 전극(648), 전극(649), 전극(504)을 덮도록 게이트 절연층(646)을 형성한다(도 14b 참조). 게이트 절연층(646)은 도 12a 내지 도 12d에 도시한 제작 방법에 있어서 게이트 절연층(646)을 형성하기 위하여 사용한 재료와 마찬가지의 재료를 사용하여, 마찬가지의 방법으로 제작할 수 있으므로 설명은 생략한다.
이어서, 게이트 절연층(646) 상에 산화물 반도체층(644)을 형성한다(도 14b 참조). 산화물 반도체층(644)은, 도 12a 내지 도 12d에 도시한 제작 방법에 있어서 산화물 반도체층(644)을 형성하기 위하여 사용한 산화물 반도체층과 마찬가지의 재료로 하고, 마찬가지의 방법으로 제작할 수 있으므로 설명은 생략한다.
이어서, 산화물 반도체층(644) 상에 도전층을 형성하고, 당해 도전층을 선택적으로 에칭하여, 전극(642a), 전극(642b)을 형성한다(도 14c 참조). 당해 도전층은, 도 12a 내지 도 12d에 도시한 제작 방법에 있어서, 전극(642a), 전극(642b)을 형성하기 위하여 사용한 도전층과 마찬가지의 재료로 하고, 마찬가지의 방법으로 제작할 수 있으므로 설명은 생략한다.
그 이후의 제작 공정은 도 12a 내지 도 12d에서 도시한 공정과 마찬가지이기 때문에 설명은 생략한다.
이상의 공정으로부터, 도 8에 도시한 바와 같은 구성의 기억 소자를 제작할 수 있다.
이어서, 도 9에 도시한 구성에 대응하는 제작 방법을 도 15a 내지 도 15d를 참조하여 설명한다.
도 14a 내지 도 14d에 도시한 제작 방법과 도 15a 내지 도 15d에 도시한 제작 방법에서는, 산화물 반도체층(644)과 전극(642)의 제작 방법이 상이하다. 도 15a 내지 도 15d에 도시한 제작 방법에 있어서, 산화물 반도체층(644)과 전극(642)의 제작 방법 이외의 제작 방법은 도 14a 내지 도 14d에 도시한 제작 방법과 마찬가지이기 때문에 설명은 생략한다.
게이트 절연층(646) 상에 도전층을 형성하고, 당해 도전층을 선택적으로 에칭하여, 전극(642a), 전극(642b)을 형성한다(도 15b 참조). 당해 도전층은, 도 14a 내지 도 14d에 도시한 제작 방법에 있어서, 전극(642a), 전극(642b)을 형성하기 위하여 사용한 도전층과 마찬가지의 재료로 하고, 마찬가지의 방법으로 제작할 수 있으므로 설명은 생략한다.
이어서, 전극(642a), 전극(642b) 상에 산화물 반도체층(644)을 형성한다(도 15c 참조). 산화물 반도체층(644)은, 도 14a 내지 도 14d에 도시한 제작 방법에 있어서 산화물 반도체층(644)을 형성하기 위하여 사용한 산화물 반도체층과 마찬가지의 재료로 하고, 마찬가지의 방법으로 제작할 수 있으므로 설명은 생략한다.
그 이후의 제작 공정은 도 14a 내지 도 14d에 도시된 공정과 마찬가지이기 때문에 설명은 생략한다.
이상의 공정으로부터, 도 9에 도시한 바와 같은 구성의 기억 소자를 제작할 수 있다.
또한, 도 12a 내지 도 15d를 참조하여 설명한 각 공정 전후에는, 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 더 포함하고 있어도 좋다. 예를 들어, 배선의 구조로서, 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여, 고도로 집적화한 기억 소자를 실현하는 것도 가능하다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 7)
트랜지스터(662)의 산화물 반도체층(644)의 일 형태를, 도 16a 내지 도 16c를 사용하여 설명한다.
본 실시 형태의 산화물 반도체층은, 제1 결정성 산화물 반도체층 상에 제1 결정성 산화물 반도체층보다 두꺼운 제2 결정성 산화물 반도체층을 갖는 적층 구조이다.
절연층(628) 상에 절연층(437)을 형성한다. 본 실시 형태에서는, 절연층(437)은, PCVD법 또는 스퍼터링법을 사용하여 형성된 50㎚ 이상 600㎚ 이하의 막 두께의 산화물 절연층으로 한다. 당해 산화물 절연층으로서는, 산화실리콘막, 산화갈륨막, 산화알루미늄막, 산화질화실리콘막, 산화질화알루미늄막 또는 질화산화실리콘막으로부터 선택된 1층 또는 이들의 적층을 사용할 수 있다.
이어서, 절연층(437) 상에 막 두께 1㎚ 이상 10㎚ 이하의 제1 산화물 반도체막을 형성한다. 제1 산화물 반도체막의 형성은, 스퍼터링법을 사용하여, 그 스퍼터링법에 의한 성막 시에 있어서의 기판 온도는 200℃ 이상 400℃ 이하로 한다.
본 실시 형태에서는, 산화물 반도체용 타깃(In-Ga-Zn-O계 산화물 반도체용 타깃(In2O3:Ga2O3:ZnO=1:1:2 [mol수비]))을 사용하여, 기판과 타깃 사이의 거리를 170mm, 기판 온도 250℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기 하에서 막 두께 5㎚의 제1 산화물 반도체막을 성막한다.
이어서, 기판을 배치하는 챔버 분위기를 질소 또는 건조 공기로 하여 제1 가열 처리를 행한다. 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하로 한다. 제1 가열 처리에 의해 제1 결정성 산화물 반도체층(450a)을 형성한다(도 16a 참조).
성막 시의 기판 온도나 제1 가열 처리의 온도에도 의하지만, 제1 가열 처리에 의해, 막 표면으로부터 결정화가 일어나, 막의 표면으로부터 내부를 향하여 결정 성장되어, C축 배향한 결정이 얻어진다. 제1 가열 처리에 의해, 아연과 산소가 막 표면에 많이 모여, 상측 평면이 육각형을 이루는 아연과 산소로 이루어지는 그래펜 타입의 이차원 결정이 최표면에 1층 또는 복수층 형성되고, 이것이 막 두께 방향으로 성장하여 겹침 적층이 된다. 가열 처리의 온도를 올리면 표면으로부터 내부, 그리고 내부로부터 저부로 결정 성장이 진행된다.
제1 가열 처리에 의해, 산화물 절연층인 절연층(437) 중의 산소를 제1 결정성 산화물 반도체층(450a)의 계면 또는 그 근방(계면으로부터 ±5㎚)으로 확산시켜, 제1 결정성 산화물 반도체층의 산소 결손을 저감시킨다.
이어서, 제1 결정성 산화물 반도체층(450a) 상에 10㎚보다 두꺼운 제2 산화물 반도체막을 형성한다. 제2 산화물 반도체막의 형성은, 스퍼터링법을 사용하고, 그 성막 시에 있어서의 기판 온도는 200℃ 이상 400℃ 이하로 한다. 성막 시에 있어서의 기판 온도를 200℃ 이상 400℃ 이하로 함으로써, 제1 결정성 산화물 반도체층의 표면 상에 접하여 성막하는 제2 산화물 반도체막에 전구체의 정렬이 일어난다.
본 실시 형태에서는, 산화물 반도체용 타깃(In-Ga-Zn-O계 산화물 반도체용 타깃(In2O3:Ga2O3:ZnO=1:1:2[mol수비]))을 사용하여, 기판과 타깃 사이의 거리를 170mm, 기판 온도 400℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기 하에서 막 두께 25㎚의 제2 산화물 반도체막을 성막한다.
이어서, 기판을 배치하는 챔버 분위기를 질소 또는 건조 공기로 하여 제2 가열 처리를 행한다. 제2 가열 처리의 온도는, 400℃ 이상 750℃ 이하로 한다. 제2 가열 처리에 의해 제2 결정성 산화물 반도체층(450b)을 형성한다(도 16b 참조). 제2 가열 처리는, 질소 분위기 하에서, 산소 분위기 하에서, 혹은 질소와 산소의 혼합 분위기 하에서 행할 수 있다. 제2 가열 처리에 의해, 제1 결정성 산화물 반도체층(450a)을 핵으로 하여 막 두께 방향, 즉 저부로부터 내부로 결정 성장이 진행되어 제2 결정성 산화물 반도체층(450b)이 형성된다.
또한, 절연층(437)의 형성부터 제2 가열 처리까지의 공정을 대기에 접촉하지 않고 연속적으로 행하는 것이 바람직하다. 절연층(437)의 형성부터 제2 가열 처리까지의 공정은, 수소 및 수분을 거의 포함하지 않는 분위기(불활성 분위기, 감압 분위기, 건조 공기 분위기 등) 하에서 제어하는 것이 바람직하고, 예를 들어 노점 -40℃ 이하, 바람직하게는 노점 -50℃ 이하의 건조 질소 분위기로 한다.
이어서, 제1 결정성 산화물 반도체층(450a)과 제2 결정성 산화물 반도체층(450b)으로 이루어지는 산화물 반도체 적층을 가공하여 섬 형상의 산화물 반도체 적층으로 이루어지는 산화물 반도체층(453)을 형성한다(도 16c 참조). 도면에서는, 제1 결정성 산화물 반도체층(450a)과 제2 결정성 산화물 반도체층(450b)의 계면을 점선으로 나타내고, 산화물 반도체 적층으로 설명하고 있지만, 명확한 계면이 존재하고 있는 것이 아니고, 어디까지나 이해하기 쉽게 설명하기 위하여 도시하고 있다.
산화물 반도체 적층의 가공은, 원하는 형상의 마스크를 산화물 반도체 적층 상에 형성한 후, 당해 산화물 반도체 적층을 에칭함으로써 행할 수 있다. 상술한 마스크는, 포토리소그래피 등의 방법을 사용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 사용하여 마스크를 형성해도 좋다.
또한, 산화물 반도체 적층의 에칭은, 건식 에칭이어도 좋고 습식 에칭이어도 좋다. 물론, 이들을 조합하여 사용해도 좋다.
또한, 상기 제작 방법에 의해, 얻어지는 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은, C축 배향을 갖고 있는 것을 특징의 하나로 하고 있다. 단, 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은, 단결정 구조가 아니고, 비정질 구조가 아닌 구조이며, C축 배향을 갖는 결정(C Axis Aligned Crystal; CAAC라고도 칭한다)을 포함하는 산화물을 갖는다. 또한, 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은, 일부에 결정립계를 갖고 있다.
또한, 제1 및 제2 결정성 산화물 반도체층은, 상술한 실시 형태에 있어서 기재한 산화물 반도체에 의해 형성할 수 있다.
또한, 제1 결정성 산화물 반도체층 상에 제2 결정성 산화물 반도체층을 형성하는 2층 구조에 한정되지 않고, 제2 결정성 산화물 반도체층의 형성 후에 제3 결정성 산화물 반도체층을 형성하기 위한 성막과 가열 처리의 프로세스를 반복하여 행하여, 3층 이상의 적층 구조로 해도 좋다.
상기 제작 방법으로 형성된 산화물 반도체 적층으로 이루어지는 산화물 반도체층(453)을, 도 6 내지 도 9에 도시한 산화물 반도체층(644)으로서 사용할 수 있다.
또한, 산화물 반도체층(644)으로서 본 실시 형태의 산화물 반도체 적층을 사용한 트랜지스터에 있어서는, 전류는, 주로 산화물 반도체 적층의 계면을 흐르는 트랜지스터 구조이기 때문에, 트랜지스터에 광 조사가 행해지고 또는 BT 스트레스가 부여되어도, 트랜지스터 특성의 열화는 억제되거나, 또는 저감된다.
산화물 반도체층(453)과 같은 제1 결정성 산화물 반도체층과 제2 결정성 산화물 반도체층의 적층을 트랜지스터에 사용함으로써, 안정된 전기적 특성을 갖고, 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 8)
본 실시 형태에서는, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열하고 있으며, ab면에 있어서는 a축 또는 b축의 방향이 다른(c축을 중심으로 회전한) 결정(CAAC: C Axis Aligned Crystal이라고도 한다)을 포함하는 산화물에 대하여 설명한다.
CAAC를 포함하는 산화물이란, 광의로 비단결정이며, 그 ab면에 수직인 방향으로부터 보아, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향에 수직인 방향으로부터 보아, 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 산화물을 말한다.
CAAC는 단결정은 아니나, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC는 결정화된 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC에 산소가 포함되어 있는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)으로 정렬되어 있어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)을 향하고 있어도 좋다.
CAAC는, 그 조성 등에 따라 도체이거나, 반도체이거나, 절연체이다. 또한, 그 조성 등에 따라 가시광에 대하여 투명하거나 불투명하다.
이러한 CAAC의 예로서, 막 형상으로 형성되며, 막 표면 또는 지지하는 기판면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되며, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 결정을 들 수도 있다.
CAAC에 포함되는 결정 구조의 일례에 대하여 도 19a 내지 도 21을 사용하여 상세하게 설명한다. 또한, 특별히 언급이 없는 한, 도 19a 내지 도 21은 상측 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 간단히 상반부, 하반부로 하는 경우, ab면을 경계로 한 경우의 상반부, 하반부를 의미한다. 또한, 도 19a 내지 도 19e에 있어서, ○로 둘러싸인 O는 4배위의 O를 나타내고, ◎로 둘러싸인 O는 3배위의 O를 나타낸다.
도 19a에, 1개의 6배위의 In과, In에 근접하는 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기에서는, 금속 원자가 1개에 대하여, 근접하는 산소 원자만 나타낸 구조를 소그룹이라고 칭한다. 도 19a의 구조는, 팔면체 구조를 취하지만, 간단화를 위하여 평면 구조로 도시하고 있다. 또한, 도 19a의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 도 19a에 도시된 소그룹은 전하가 0이다.
도 19b에, 1개의 5배위의 Ga와, Ga에 근접하는 3개의 3배위의 산소 원자(이하 3배위의 O)와, 근접하는 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab면에 존재한다. 도 19b의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 19b에 도시된 구조를 취할 수 있다. 도 19b에 도시된 소그룹은 전하가 0이다.
도 19c에, 1개의 4배위의 Zn과, Zn에 근접하는 4개의 4배위의 O를 갖는 구조를 도시한다. 도 19c의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 또는, 도 19c의 상반부에 3개의 4배위의 O가 있고, 하반부에 1개의 4배위의 O가 있어도 좋다. 도 19c에 도시된 소그룹은 전하가 0이다.
도 19d에, 1개의 6배위의 Sn과, Sn에 근접하는 6개의 4배위의 O를 갖는 구조를 도시한다. 도 19d의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 도 19d에 도시된 소그룹은 전하가 +1로 된다.
도 19e에, 2개의 Zn을 포함하는 소그룹을 도시한다. 도 19e의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 1개의 4배위의 O가 있다. 도 19e에 도시된 소그룹은 전하가 -1로 된다.
여기에서는, 복수의 소그룹의 집합체를 중간 그룹이라고 칭하고, 복수의 중간 그룹의 집합체를 대그룹(유닛 셀이라고도 한다)이라고 칭한다.
여기서, 이들의 소그룹끼리 결합하는 규칙에 대하여 설명한다. 도 19a에 도시된 6배위의 In의 상반부의 3개의 O는 하측 방향에 각각 3개의 근접 In을 갖고, 하반부의 3개의 O는 상측 방향에 각각 3개의 근접 In을 갖는다. 5배위의 Ga의 상반부의 1개의 O는 하측 방향에 1개의 근접 Ga를 갖고, 하반부의 1개의 O는 상측 방향에 1개의 근접 Ga를 갖는다. 4배위의 Zn의 상반부의 1개의 O는 하측 방향에 1개의 근접 Zn을 갖고, 하반부의 3개의 O는 상측 방향에 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상측 방향의 4배위의 O의 수와, 그 O의 하측 방향에 있는 근접 금속 원자의 수는 동등하고, 마찬가지로 금속 원자의 하측 방향의 4배위의 O의 수와, 그 O의 상측 방향에 있는 근접 금속 원자의 수는 동등하다. O는 4배위이므로, 하측 방향에 있는 근접 금속 원자의 수와, 상측 방향에 있는 근접 금속 원자의 수의 합은 4로 된다. 따라서, 금속 원자의 상측 방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하측 방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가 상반부의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 1개와 결합하게 된다.
이들의 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 통하여 결합한다. 또한, 이외에도, 층 구조의 합계의 전하가 0으로 되도록 복수의 소그룹이 결합하여 중간 그룹을 구성한다.
도 20의 (a)에, In-Sn-Zn-O계의 층 구조를 구성하는 중간 그룹의 모델도를 도시한다. 도 20의 (b)에, 3개 중간 그룹으로 구성되는 대그룹을 도시한다. 또한, 도 20의 (c)는, 도 20의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시한다.
도 20의 (a)에 있어서는, 간단화를 위하여, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들어 Sn의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있는 것을 ○ 안의 3으로서 나타내고 있다. 마찬가지로, 도 20의 (a)에 있어서, In의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있고, ○ 안의 1로서 나타내고 있다. 또한, 마찬가지로, 도 20의 (a)에 있어서, 하반부에는 1개의 4배위의 O가 있고, 상반부에는 3개의 4배위의 O가 있는 Zn과, 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 20의 (a)에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중간 그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반부의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반부의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 중간 그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1로 된다. 그로 인해, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 19e에 도시한 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들어, Sn을 포함하는 소그룹이 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 20의 (b)에 도시된 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다.
또한, 이외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Pm-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, In-Ga계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들어, 도 21의 (a)에, In-Ga-Zn-O계의 층 구조를 구성하는 중간 그룹의 모델도를 도시한다.
도 21의 (a)에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중간 그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위의 O가 1개 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위의 O를 통하여, 4배위의 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 1개의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중간 그룹이 복수 결합하여 대그룹을 구성한다.
도 21의 (b)에 3개의 중간 그룹으로 구성되는 대그룹을 도시한다. 또한, 도 21의 (c)는, 도 21의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시하고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 1개를 포함하는 소그룹은, 전하가 0으로 된다. 그로 인해, 이들 소그룹의 조합이면 중간 그룹의 합계의 전하는 항상 0으로 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중간 그룹은, 도 21의 (a)에 도시한 중간 그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중간 그룹을 조합한 대그룹도 취할 수 있다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 9)
산화물 반도체에 한하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유에 의해 본래의 이동도보다 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, 레빈손(Levinson) 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하여 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 이하의 수학식 2로 표현할 수 있다.
[수학식 2]
여기서, E는 포텐셜 장벽의 높이이며, k가 볼트먼 상수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, 레빈손 모델에서는, 이하의 수학식 3으로 표현된다.
[수학식 3]
여기서, e는 전기 소량, N은 채널 내의 단위 면적당의 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당의 채널에 포함되는 캐리어수, Cox는 단위 면적당의 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30㎚ 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일한 것으로 해도 지장없다. 선형 영역에 있어서의 드레인 전류 Id는, 이하의 수학식 4로 된다.
[수학식 4]
여기서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L=W=10㎛이다. 또한, Vd는 드레인 전압이다. 상기 수학식의 양변을 Vg로 나누고, 또한 양변의 대수를 취하면, 이하와 같이 된다.
[수학식 5]
수학식 5의 우변은 Vg의 함수이다. 이 식으로부터 알 수 있는 바와 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로 하고 실측값을 플롯하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N이 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In:Sn:Zn=1:1:1의 것에서는 결함 밀도 N은 1×1012/㎠ 정도이다.
이와 같이 하여 구한 결함 밀도 등을 기초로 수학식 2 및 수학식 3으로부터 μ0=120㎠/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물로 측정되는 이동도는 35㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120㎠/Vs가 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연층의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연층 계면으로부터 x만큼 이격된 장소에 있어서의 이동도 μ1은, 이하의 수학식 6으로 표현된다.
[수학식 6]
여기서, D는 게이트 방향의 전계, B, G는 상수이다. B 및 G는, 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는, B=4.75×107cm/s, G=10㎚(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 6의 제2항이 증가하기 때문에, 이동도 μ1은 저하하는 것을 알았다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 22에 도시한다. 또한, 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율, 두께를 각각 2.8 전자 볼트, 4.7 전자 볼트, 15, 15㎚로 했다. 이들 값은, 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각, 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 했다. 또한, 게이트 절연층의 두께는 100㎚, 비유전율은 4.1로 했다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압 Vd는 0.1V이다.
도 22에 도시된 바와 같이, 게이트 전압이 1V가 약간 넘으면 이동도 100㎠/Vs 이상의 피크를 갖지만, 게이트 전압이 더욱 높아지면, 계면 산란이 커지고, 이동도가 저하한다. 또한, 계면 산란을 저감시키기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 23a 내지 도 25c에 도시한다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 26a 및 도 26b에 도시한다. 도 26a 및 도 26b에 도시된 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(8103a) 및 반도체 영역(8103c)을 갖는다. 반도체 영역(8103a) 및 반도체 영역(8103c)의 저항률은 2×10-3Ωcm로 한다.
도 26a에 도시된 트랜지스터는, 기초 절연층(8101)과, 기초 절연층(8101)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(8102) 상에 형성된다. 트랜지스터는 반도체 영역(8103a), 반도체 영역(8103c)과, 그들 사이에 끼워지고, 채널 형성 영역이 되는 진성 반도체 영역(8103b)과, 게이트 전극(8105)을 갖는다. 게이트 전극(8105)의 폭을 33㎚로 한다.
게이트 전극(8105)과 반도체 영역(8103b) 사이에는, 게이트 절연층(8104)을 갖고, 또한 게이트 전극(8105)의 양측면에는 측벽 절연물(8106a) 및 측벽 절연물(8106b), 게이트 전극(8105) 상부에는, 게이트 전극(8105)과 다른 배선의 단락을 방지하기 위한 절연물(8107)을 갖는다. 측벽 절연물의 폭은 5㎚로 한다. 또한, 반도체 영역(8103a) 및 반도체 영역(8103c)에 접하고, 소스(8108a) 및 드레인(8108b)을 갖는다. 또한, 이 트랜지스터에 있어서의 채널 폭을 40㎚로 한다.
도 26b에 도시된 트랜지스터는, 기초 절연층(8101)과, 산화알루미늄으로 이루어지는 매립 절연물(8102) 상에 형성되고, 반도체 영역(8103a), 반도체 영역(8103c)과, 그들 사이에 끼워진 진성 반도체 영역(8103b)과, 폭 33㎚의 게이트 전극(8105)과 게이트 절연층(8104)과 측벽 절연물(8106a) 및 측벽 절연물(8106b)과 절연물(8107)과 소스(8108a) 및 드레인(8108b)을 갖는 점에서 도 26a에 도시된 트랜지스터와 동일하다.
도 26a에 도시된 트랜지스터와 도 26b에 도시된 트랜지스터의 차이점은, 측벽 절연물(8106a) 및 측벽 절연물(8106b) 아래의 반도체 영역의 도전형이다. 도 26a에 도시된 트랜지스터에서는, 측벽 절연물(8106a) 및 측벽 절연물(8106b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(8103a) 및 반도체 영역(8103c)이지만, 도 26b에 도시된 트랜지스터에서는, 진성 반도체 영역(8103b)이다. 즉, 도 26b에 도시된 반도체층에 있어서, 반도체 영역(8103a)(반도체 영역(8103c))과 게이트 전극(8105)이 Loff만큼 겹치지 않는 영역이 생겨 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도면으로부터 명백해진 바와 같이, 오프셋 길이는, 측벽 절연물(8106a)(측벽 절연물(8106b))의 폭과 동일하다.
그 밖의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용했다. 도 23a 내지 도 23c는, 도 26a에 도시된 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 23a는 게이트 절연층의 두께를 15㎚로 한 것이며, 도 23b는 10㎚로 한 것이며, 도 23c는 5㎚로 한 것이다. 게이트 절연층이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하한다. 한편, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 두드러진 변화가 없다. 게이트 전압 1V 전후에, 드레인 전류는 기억 소자 등에서 필요하게 되는 10μA를 초과하는 것이 나타났다.
도 24a 내지 도 24c는, 도 26b에 도시된 구조의 트랜지스터이며, 오프셋 길이(Loff)를 5㎚로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 24a는 게이트 절연층의 두께를 15㎚로 한 것이며, 도 24b는 10㎚로 한 것이며, 도 24c는 5㎚로 한 것이다.
또한, 도 25a 내지 도 25c는, 도 26b에 도시된 구조의 트랜지스터이며, 오프셋 길이(Loff)를 15㎚로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 25a는 게이트 절연층의 두께를 15㎚로 한 것이며, 도 25b는 10㎚로 한 것이며, 도 25c는 5㎚로 한 것이다.
모두 게이트 절연층이 얇아질수록, 오프 전류가 현저하게 저하하는 한편, 이동도 μ의 피크값이나 온 전류에는 두드러진 변화가 없다.
또한, 이동도 μ의 피크는, 도 23a 내지 도 23c에서는 80㎠/Vs 정도이지만, 도 24a 내지 도 24c에서는 60㎠/Vs 정도, 도 25a 내지 도 25c에서는 40㎠/Vs 정도로, 오프셋 길이(Loff)가 증가할수록 저하한다. 또한, 오프 전류도 마찬가지의 경향이 있다. 한편, 온 전류도 오프셋 길이(Loff)의 증가에 수반하여 감소하지만, 오프 전류의 저하에 비교하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에, 드레인 전류는 기억 소자 등에서 필요하게 되는 10μA를 초과하는 것으로 나타났다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 10)
본 실시 형태는, 산화물 반도체층에 채널이 형성되는 트랜지스터의 일례로서, In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 대해서, 보다 상세하게 설명한다. In, Sn, Zn을 주성분으로 하는 산화물 반도체층에 채널이 형성되는 트랜지스터는, 상기 산화물 반도체층이 되는 산화물 반도체막을 형성할 때에 기판을 가열하여 성막하는 것, 혹은 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이란 조성비로 5atomic% 이상 포함되는 원소를 의미한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시켜, 노멀리 오프화시키는 것이 가능하게 된다.
예를 들어, 도 27a 내지 도 27c는, In, Sn, Zn을 주성분으로 하고, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛인 산화물 반도체막과, 두께 100㎚의 게이트 절연층을 사용한 트랜지스터의 특성이다. 또한, Vd는 10V로 했다.
도 27a는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이때 전계 효과 이동도는 18.8㎠/Vsec가 얻어지고 있다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 도 27b는 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 나타내는데, 전계 효과 이동도는 32.2㎠/Vsec가 얻어지고 있다.
전계 효과 이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 함으로써, 더 높일 수 있다. 도 27c는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리를 했을 때의 트랜지스터 특성을 나타낸다. 이때 전계 효과 이동도는 34.5㎠/Vsec가 얻어지고 있다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 중으로 침투되는 것을 저감시키는 효과를 기대할 수 있다. 또한, 성막 후에 열처리를 함으로써도 산화물 반도체막으로부터 수소나 수산기 혹은 수분을 방출시켜 제거할 수 있어, 상기와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화?탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이렇게 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100㎠/Vsec를 초과하는 전계 효과 이동도를 실현하는 것도 가능하게 된다고 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 상기 산화물 반도체에 포함되는 수소나 수산기 혹은 수분을 방출시켜, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 혹은 재결정화의 처리에 의해 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및／또는 성막 후에 열처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리 오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계값 전압이 마이너스 시프트되어 버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 사용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리 오프 상태로 되는 방향으로 움직이며, 이러한 경향은 도 27a와 도 27b의 대비로부터도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 바꿈으로써도 제어하는 것이 가능하고, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리 오프화를 기대할 수 있다. 또한, 타깃의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 혹은 열처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이고, 보다 고온에서 성막하거나 혹은 열처리함으로써 트랜지스터의 노멀리 오프화를 도모하는 것이 가능하게 된다.
또한, 의도적으로 기판을 가열한 성막 및／또는 성막 후에 열처리를 함으로써, 게이트 바이어스?스트레스에 대한 안정성을 높일 수 있다. 예를 들어, 2MV/cm, 150℃, 1시간 인가의 조건에서, 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만을 얻을 수 있다.
실제로, 산화물 반도체막 성막 후에 가열 처리를 행하지 않은 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대하여 BT 시험을 행했다.
우선 기판 온도를 25℃로 하고, Vds를 10V로 하여, 트랜지스터의 Vg-Id 특성의 측정을 행했다. 또한, Vds는 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 이어서, 기판 온도를 150℃로 하고, Vds를 0.1V로 했다. 이어서, 게이트 절연층에 인가되는 전계 강도가 2MV/cm로 되도록 Vg에 20V를 인가하고, 그대로 1시간 유지했다. 이어서, Vg를 0V로 했다. 이어서, 기판 온도 25℃로 하고, Vds를 10V로 하여, 트랜지스터의 Vg-Id 측정을 행했다. 이것을 플러스 BT 시험이라고 칭한다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vds를 10V로 하여, 트랜지스터의 Vg-Id 특성의 측정을 행했다. 이어서, 기판 온도를 150℃로 하고, Vds를 0.1V로 했다. 이어서, 게이트 절연층에 인가되는 전계 강도가 -2MV/cm로 되도록 Vgs에 -20V를 인가하고, 그대로 1시간 유지했다. 이어서, Vg을 0V로 했다. 이어서, 기판 온도 25℃로 하고, Vds를 10V로 하여, 트랜지스터의 Vg-Id 측정을 행했다. 이것을 마이너스 BT 시험이라고 칭한다.
시료 1의 플러스 BT 시험의 결과를 도 28a에, 마이너스 BT 시험의 결과를 도 28b에 도시한다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 29a에, 마이너스 BT 시험의 결과를 도 29b에 도시한다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2 모두 BT 시험 전후에 있어서의 임계값 전압의 변동이 작아, 신뢰성이 높은 것을 알았다.
열처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 혹은 불활성 가스 또는 감압 하에서 열처리를 행하고 나서 산소를 포함하는 분위기 중에서 열처리를 행해도 좋다. 처음에 탈수화?탈수소화를 행하고 나서 산소를 산화물 반도체에 첨가함으로써, 열처리의 효과를 더 높일 수 있다. 또한, 후에 산소를 첨가하기 위해서는, 산소 이온을 전계로 가속하여 산화물 반도체막에 주입하는 방법을 적용해도 좋다.
산화물 반도체 중 및 상기 산화물 반도체와 접하는 막의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소 결손을 과잉 산소에 의해 보상하는 것이 가능하게 된다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도는 1×1016/㎤ 이상 2×1020/㎤ 이하로 하면, 결정에 왜곡 등을 부여하지 않고 산화물 반도체 중에 포함시킬 수 있다.
또한, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들어, 조성비In:Sn:Zn=1:1:1의 타깃을 사용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD: X-Ray Diffraction)로 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의이지만, 예를 들어 650℃의 열처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In-Sn-Zn-O막의 XRD 분석을 행했다. XRD 분석에는, Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 사용하여, Out-of-Plane법으로 측정했다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비했다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리가 완료된 석영 기판 상에 In-Sn-Zn-O막을 100㎚의 두께로 성막했다.
In-Sn-Zn-O막은, 스퍼터링 장치를 사용하여, 산소 분위기에서 전력을100W(DC)로 하여 성막했다. 타깃은, 원자수비로, In:Sn:Zn=1:1:1의 In-Sn-Zn-O 타깃을 사용했다. 또한, 성막 시의 기판 가열 온도는 200℃로 했다. 이와 같이 하여 제작한 시료를 시료 A로 했다.
이어서, 시료 A와 마찬가지의 방법으로 제작한 시료에 대하여 가열 처리를650℃의 온도에서 행했다. 가열 처리는, 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 1시간의 가열 처리를 더 행하고 있다. 이와 같이 하여 제작한 시료를 시료 B로 했다.
도 30에 시료 A 및 시료 B의 XRD 스펙트럼을 도시한다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는, 2θ가 35deg 근방 및 37deg 내지38deg에 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막 시에 의도적으로 가열하는 것 및／또는 성막 후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
본 기판 가열이나 열처리는, 산화물 반도체에 있어서 악성 불순물인 수소나 수산기를 막 중에 포함시키지 않도록 하는 것, 혹은 막 중으로부터 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그것에 의하여 트랜지스터의 노멀리 오프화를 도모할 수 있고, 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는, 채널 폭 1㎛당의 전류값을 나타낸다.
도 31에, 트랜지스터의 오프 전류와 측정 시의 기판 온도(절대 온도)의 역수의 관계를 나타낸다. 여기에서는, 간단화를 위하여 측정 시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다.
구체적으로는, 도 31에 도시한 바와 같이 기판 온도가 125℃인 경우에는 1aA/㎛(1×10-18A/㎛) 이하, 85℃인 경우에는 100zA/㎛(1×10-19A/㎛) 이하, 실온(27℃)인 경우에는 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 바람직하게는, 125℃에서 0.1aA/㎛(1×10-19A/㎛) 이하로, 85℃에서 10zA/㎛(1×10-20A/㎛) 이하로, 실온에서 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다. 이들 오프 전류값은, Si를 반도체막으로서 사용한 트랜지스터에 비하여, 지극히 낮다는 것은 명확하다.
무엇보다, 산화물 반도체막의 성막 시에 수소나 수분이 막 중에 혼입되지 않도록, 성막실 외부로부터의 누설이나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여, 스퍼터 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들어, 스퍼터 가스는 수분이 막 중에 포함되지 않도록 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 그 자체에 수소나 수분 등의 불순물이 포함되지 않도록, 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해 막 중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체에 비하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않은 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료 B를 사용한 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 대하여 평가했다.
측정에 사용한 트랜지스터는, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vds는 10V로 했다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행했다. 여기서, 트랜지스터에 있어서, 게이트 전극과 한 쌍의 전극의 중첩하는 폭을 Lov라고 칭하고, 산화물 반도체막에 대한 한 쌍의 전극의 튀어나온 부분을 dW라고 칭한다.
도 32에, Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 나타낸다. 또한, 도 33a에 기판 온도와 임계값 전압의 관계를, 도 33b에 기판 온도와 전계 효과 이동도의 관계를 나타낸다.
도 33a로부터, 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알았다. 또한, 그 범위는 -40℃ 내지 150℃에서 1.09V 내지 -0.23V이었다.
또한, 도 33b로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알았다. 또한, 그 범위는 -40℃ 내지 150℃에서 36㎠/Vs 내지 32㎠/Vs이었다. 따라서, 상술한 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알았다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 의하면, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30㎠/Vsec 이상, 바람직하게는 40㎠/Vsec 이상, 보다 바람직하게는 60㎠/Vsec 이상으로 하고, LSI에서 요구되는 온 전류의 값을 만족시킬 수 있다. 예를 들어, L/W=33㎚/40㎚의 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA 이상의 온 전류를 흘릴 수 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에서도, 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이면, Si 반도체로 만들어지는 집적 회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재해도, 동작 속도를 희생으로 하지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
실시예 1
본 실시예에서는, 채널이 형성되는 산화물 반도체층으로서 In-Sn-Zn-O막을 사용한 트랜지스터의 일례에 대해서, 도 34a 및 도 34b 등을 사용하여 설명한다.
도 34a 및 도 34b는, 코플래너형인 톱 게이트?톱 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 34a에 트랜지스터의 상면도를 도시한다. 또한, 도 34b는 도 34a의 일점쇄선 A1-A2에 대응하는 단면도이다.
도 34b에 도시된 트랜지스터는, 기판(8500)과, 기판(8500) 상에 형성된 기초 절연막(8502)과, 기초 절연막(8502)의 주변에 형성된 보호 절연막(8504)과, 기초 절연막(8502) 및 보호 절연막(8504) 상에 형성된 고저항 영역(8506a) 및 저저항 영역(8506b)을 갖는 산화물 반도체층(8506)과, 산화물 반도체층(8506) 상에 형성된 게이트 절연층(8508)과, 게이트 절연층(8508)을 개재하여 산화물 반도체층(8506)과 중첩하여 형성된 게이트 전극(8510)과, 게이트 전극(8510)의 측면과 접하여 형성된 측벽 절연막(8512)과, 적어도 저저항 영역(8506b)과 접하여 형성된 한 쌍의 전극(8514)과, 적어도 산화물 반도체층(8506), 게이트 전극(8510) 및 한 쌍의 전극(8514)을 덮어 형성된 층간 절연막(8516)과, 층간 절연막(8516)에 형성된 개구부를 통하여 적어도 한 쌍의 전극(8514)의 한쪽과 접속하여 설치된 배선(8518)을 갖는다.
또한, 도시하지 않았지만, 층간 절연막(8516) 및 배선(8518)을 덮어 형성된 보호막을 갖고 있어도 상관없다. 상기 보호막을 형성함으로써, 층간 절연막(8516)의 표면 전도에 기인하여 발생하는 미소 누설 전류를 저감시킬 수 있어, 트랜지스터의 오프 전류를 저감시킬 수 있다.
본 실시예는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
실시예 2
본 실시예에서는, 상기 실시예와는 다른 In-Sn-Zn-O막을, 채널이 형성되는 산화물 반도체층으로서 사용한 트랜지스터의 일례에 대하여 나타낸다.
도 35a 및 도 35b는, 본 실시예에 의해 제작한 트랜지스터의 구조를 도시하는 상면도 및 단면도이다. 도 35a는 트랜지스터의 상면도이다. 또한, 도 35b는 도 35a의 일점쇄선 B1-B2에 대응하는 단면도이다.
도 35b에 도시된 트랜지스터는, 기판(8600)과, 기판(8600) 상에 형성된 기초 절연막(8602)과, 기초 절연막(8602) 상에 형성된 산화물 반도체층(8606)과, 산화물 반도체층(8606)과 접하는 한 쌍의 전극(8614)과, 산화물 반도체층(8606) 및 한 쌍의 전극(8614) 상에 형성된 게이트 절연층(8608)과, 게이트 절연층(8608)을 개재하여 산화물 반도체층(8606)과 중첩하여 형성된 게이트 전극(8610)과, 게이트 절연층(8608) 및 게이트 전극(8610)을 덮어 형성된 층간 절연막(8616)과, 층간 절연막(8616)에 형성된 개구부를 통하여 한 쌍의 전극(8614)과 접속하는 배선(8618)과, 층간 절연막(8616) 및 배선(8618)을 덮어 형성된 보호막(8620)을 갖는다.
기판(8600)으로서는 유리 기판을, 기초 절연막(8602)으로서는 산화실리콘막을, 산화물 반도체층(8606)으로서는 In-Sn-Zn-O막을, 한 쌍의 전극(8614)으로서는 텅스텐막을, 게이트 절연층(8608)으로서는 산화실리콘막을, 게이트 전극(8610)으로서는 질화탄탈막과 텅스텐막의 적층 구조를, 층간 절연막(8616)으로서는 산화질화실리콘막과 폴리이미드막의 적층 구조를, 배선(8618)으로서는 티타늄막, 알루미늄막, 티타늄막이 이 순으로 형성된 적층 구조를, 보호막(8620)으로서는 폴리이미드막을, 각각 사용했다.
또한, 도 35a에 도시된 구조의 트랜지스터에 있어서, 게이트 전극(8610)과 한 쌍의 전극(8614)의 중첩하는 폭을 Lov라고 칭한다. 마찬가지로, 산화물 반도체층(8606)에 대한 한 쌍의 전극(8614)의 튀어나온 부분을 dW라고 칭한다.
본 실시예는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
실시예 3
본 발명의 일 형태에 관한 신호 처리 회로를 사용함으로써, 신뢰성이 높은 전자 기기, 소비 전력이 낮은 전자 기기를 제공하는 것이 가능하다. 특히 전력의 공급을 항상 받는 것이 곤란한 휴대용의 전자 기기의 경우, 본 발명의 일 형태에 관한 소비 전력이 낮은 신호 처리 회로를 그 구성 요소에 추가함으로써, 연속 사용 시간이 길어진다는 장점을 얻을 수 있다.
본 발명의 일 형태에 관한 신호 처리 회로는, 표시 장치, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 관한 신호 처리 회로를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말기, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 18a 내지 도 18f에 도시한다.
도 18a는 전자 서적이며, 하우징(7001), 표시부(7002) 등을 갖는다. 본 발명의 일 형태에 관한 신호 처리 회로는, 전자 서적의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 전자 서적의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 전자 서적을 제공할 수 있다. 또한, 가요성을 갖는 기판을 사용함으로써, 신호 처리 회로에 가요성을 갖게 할 수 있으므로, 플렉시블하면서도 가벼워 사용 편의성이 좋은 전자 서적을 제공할 수 있다.
도 18b는 표시 장치이며, 하우징(7011), 표시부(7012), 지지대(7013) 등을 갖는다. 본 발명의 일 형태에 관한 신호 처리 회로는, 표시 장치의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 표시 장치의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 표시 장치를 제공할 수 있다. 또한, 표시 장치에는, 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 등의 모든 정보 표시용 표시 장치가 포함된다.
도 18c는 표시 장치이며, 하우징(7021), 표시부(7022) 등을 갖는다. 본 발명의 일 형태에 관한 신호 처리 회로는, 표시 장치의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 표시 장치의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 표시 장치를 제공할 수 있다. 또한, 가요성을 갖는 기판을 사용함으로써, 신호 처리 회로에 가요성을 갖게 할 수 있으므로, 플렉시블하면서도 가벼워 사용 편의성이 좋은 표시 장치를 제공할 수 있다. 따라서, 도 18c에 도시한 바와 같이, 직물 등에 고정시켜 표시 장치를 사용할 수 있어, 표시 장치의 응용의 폭이 한층 넓어진다.
도 18d는 휴대형 게임기이며, 하우징(7031), 하우징(7032), 표시부(7033), 표시부(7034), 마이크로폰(7035), 스피커(7036), 조작 키(7037), 스타일러스(7038) 등을 갖는다. 본 발명의 일 형태에 관한 신호 처리 회로는, 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 휴대형 게임기를 제공할 수 있다. 또한, 도 18d에 도시한 휴대형 게임기는, 2개의 표시부(7033)와 표시부(7034)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 수는, 이것에 한정되지 않는다.
도 18e는 휴대 전화이며, 하우징(7041), 표시부(7042), 음성 입력부(7043), 음성 출력부(7044), 조작 키(7045), 수광부(7046) 등을 갖는다. 수광부(7046)에 있어서 수신한 광을 전기 신호로 변환함으로써, 외부의 화상을 받아들일 수 있다. 본 발명의 일 형태에 관한 신호 처리 회로는, 휴대 전화의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대 전화의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 휴대 전화를 제공할 수 있다.
도 18f는 휴대 정보 단말기이며, 하우징(7051), 표시부(7052), 조작 키(7053) 등을 갖는다. 도 18f에 도시된 휴대 정보 단말기는, 모뎀이 하우징(7051)에 내장되어 있어도 좋다. 본 발명의 일 형태에 관한 신호 처리 회로는, 휴대 정보 단말기의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대 정보 단말기의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 휴대 정보 단말기를 제공할 수 있다.
본 실시예는, 상기 실시예 및 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
100, 402: 기억 소자
101, 102: 위상 반전 소자
103, 104: 선택 트랜지스터
111, 112, 660, 662: 트랜지스터
121, 122: 용량 소자
131, 133: ｎ 채널형 트랜지스터
132, 134: p 채널형 트랜지스터
150: 신호 처리 회로
151, 152: 연산 회로
153, 154, 155: 기억 장치
156: 제어 장치
157: 전원 제어 회로
401: 스위칭 소자
403: 기억 소자군
437, 628, 650, 654: 절연층
453, 644, 8506, 8606: 산화물 반도체층
501: 개구부
502, 503, 504, 642, 649, 642a, 642b, 8514, 8614: 전극
600, 900, 8500, 8600: 기판
602: 보호층
604, 8103a, 8103b, 8103c: 반도체 영역
606: 소자 분리 절연층
608, 646, 8104, 8508, 8608: 게이트 절연층
610, 648, 8105, 8510, 8610: 게이트 전극
616: 채널 형성 영역
620, 620a, 620b: 불순물 영역
622: 금속층
624: 금속 화합물 영역
658, 8518, 8618: 배선
664: 용량 소자
901: ALU
902: ALU 컨트롤러
903: 명령 디코더
904: 인터럽트 컨트롤러
905: 타이밍 컨트롤러
906: 레지스터
907: 레지스터 컨트롤러
908: Bus I/F
909: ROM
920: ROM I/F
404a, 404b: 산화물 도전층
450a, 450b: 결정성 산화물 반도체층
624a, 624b: 금속 화합물 영역
7001, 7011, 7021, 7031, 7032, 7041, 7051: 하우징
7002, 7012, 7022, 7033, 7034, 7042, 7052: 표시부
7013: 지지대
7035: 마이크로폰
7036: 스피커
7037, 7045, 7053: 조작 키
7038: 스타일러스
7043: 음성 입력부
7044: 음성 출력부
7046: 수광부
8101: 기초 절연층
8102: 매립 절연물
8106a, 8106b: 측벽 절연물
8107: 절연물
8108a: 소스
8108b: 드레인
8502, 8602: 기초 절연막
8504: 보호 절연막
8506a: 고저항 영역
8506b: 저저항 영역
8512: 측벽 절연막
8516, 8616: 층간 절연막
8620: 보호막
101, 102: 위상 반전 소자
103, 104: 선택 트랜지스터
111, 112, 660, 662: 트랜지스터
121, 122: 용량 소자
131, 133: ｎ 채널형 트랜지스터
132, 134: p 채널형 트랜지스터
150: 신호 처리 회로
151, 152: 연산 회로
153, 154, 155: 기억 장치
156: 제어 장치
157: 전원 제어 회로
401: 스위칭 소자
403: 기억 소자군
437, 628, 650, 654: 절연층
453, 644, 8506, 8606: 산화물 반도체층
501: 개구부
502, 503, 504, 642, 649, 642a, 642b, 8514, 8614: 전극
600, 900, 8500, 8600: 기판
602: 보호층
604, 8103a, 8103b, 8103c: 반도체 영역
606: 소자 분리 절연층
608, 646, 8104, 8508, 8608: 게이트 절연층
610, 648, 8105, 8510, 8610: 게이트 전극
616: 채널 형성 영역
620, 620a, 620b: 불순물 영역
622: 금속층
624: 금속 화합물 영역
658, 8518, 8618: 배선
664: 용량 소자
901: ALU
902: ALU 컨트롤러
903: 명령 디코더
904: 인터럽트 컨트롤러
905: 타이밍 컨트롤러
906: 레지스터
907: 레지스터 컨트롤러
908: Bus I/F
909: ROM
920: ROM I/F
404a, 404b: 산화물 도전층
450a, 450b: 결정성 산화물 반도체층
624a, 624b: 금속 화합물 영역
7001, 7011, 7021, 7031, 7032, 7041, 7051: 하우징
7002, 7012, 7022, 7033, 7034, 7042, 7052: 표시부
7013: 지지대
7035: 마이크로폰
7036: 스피커
7037, 7045, 7053: 조작 키
7038: 스타일러스
7043: 음성 입력부
7044: 음성 출력부
7046: 수광부
8101: 기초 절연층
8102: 매립 절연물
8106a, 8106b: 측벽 절연물
8107: 절연물
8108a: 소스
8108b: 드레인
8502, 8602: 기초 절연막
8504: 보호 절연막
8506a: 고저항 영역
8506b: 저저항 영역
8512: 측벽 절연막
8516, 8616: 층간 절연막
8620: 보호막
Claims (12)
- 신호 처리 회로로서,
연산 회로와,
상기 연산 회로로부터의 데이터를 기억하도록 구성되고, 복수의 기억 소자를 포함하는 기억 장치
를 포함하고,
상기 복수의 기억 소자는 각각, 제1 위상 반전 소자와, 제2 위상 반전 소자와, 제1 선택 트랜지스터와, 제2 선택 트랜지스터와, 제1 트랜지스터와, 제2 트랜지스터와, 제1 용량 소자와, 제2 용량 소자를 포함하고,
상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은, 채널을 포함하는 산화물 반도체층을 포함하고,
상기 복수의 기억 소자 각각에서, 데이터의 전위가, 온 상태로 된 상기 제1 선택 트랜지스터 및 상기 제2 트랜지스터를 통해 상기 제1 위상 반전 소자의 입력 단자에 공급되고,
상기 제1 위상 반전 소자의 출력 단자의 전위는 온 상태로 된 상기 제2 선택 트랜지스터를 통해 상기 복수의 기억 소자 각각의 출력 신호로서 출력되고,
상기 제1 위상 반전 소자의 출력 단자의 전위는 온 상태로 된 상기 제1 트랜지스터를 통해 상기 제2 위상 반전 소자의 입력 단자에 공급되고,
상기 제2 위상 반전 소자의 출력 단자의 전위는 온 상태로 된 상기 제2 트랜지스터를 통해 상기 제1 위상 반전 소자의 입력 단자에 공급되고,
상기 제1 트랜지스터와 상기 제2 위상 반전 소자의 입력 단자에는, 상기 제1 용량 소자의 한 쌍의 전극 중 한쪽의 전극이 전기적으로 접속되고,
상기 제2 트랜지스터와 상기 제1 위상 반전 소자의 입력 단자에는, 상기 제2 용량 소자의 한 쌍의 전극 중 한쪽의 전극이 전기적으로 접속되는, 신호 처리 회로. - 제1항에 있어서, 상기 제1 위상 반전 소자 및 상기 제2 위상 반전 소자는 인버터 또는 클록된 인버터인, 신호 처리 회로.
- 제1항에 있어서, 상기 산화물 반도층은 In-Ga-Zn-O계의 산화물 반도체를 포함하는, 신호 처리 회로.
- 제2항에 있어서, 상기 산화물 반도층은 In-Ga-Zn-O계의 산화물 반도체를 포함하는, 신호 처리 회로.
- 연산 회로와, 상기 연산 회로로부터의 데이터를 기억하도록 구성되고 복수의 기억 소자를 포함하는 기억 장치를 포함하고, 상기 복수의 기억 소자는 각각, 제1 위상 반전 소자와, 제2 위상 반전 소자와, 제1 선택 트랜지스터와, 제2 선택 트랜지스터와, 제1 트랜지스터와, 제2 트랜지스터와, 제1 용량 소자와, 제2 용량 소자를 포함하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은, 채널을 포함하는 산화물 반도체층을 포함하는, 신호 처리 회로의 구동 방법으로서,
상기 복수의 기억 소자 각각에, 온 상태로 된 상기 제1 선택 트랜지스터 및 상기 제2 트랜지스터를 통해 상기 제1 위상 반전 소자의 입력 단자에 공급되는 데이터의 전위를 공급하는 단계와,
상기 제1 위상 반전 소자의 출력 단자의 전위를, 온 상태로 된 상기 제2 선택 트랜지스터를 통해 출력 신호로서 출력하는 단계와,
상기 제1 위상 반전 소자의 출력 단자의 전위를, 온 상태로 된 상기 제1 트랜지스터를 통해 상기 제2 위상 반전 소자의 입력 단자에 공급하는 단계와,
상기 제2 위상 반전 소자의 출력 단자의 전위를, 온 상태로 된 상기 제2 트랜지스터를 통해 상기 제1 위상 반전 소자의 입력 단자에 공급하는 단계를 포함하고,
상기 제1 트랜지스터와 상기 제2 위상 반전 소자의 입력 단자에는, 상기 제1 용량 소자의 한 쌍의 전극 중 한쪽의 전극이 전기적으로 접속되고,
상기 제2 트랜지스터와 상기 제1 위상 반전 소자의 입력 단자에는, 상기 제2 용량 소자의 한 쌍의 전극 중 한쪽의 전극이 전기적으로 접속되고,
상기 연산 회로 및 상기 기억 장치에 대한 전원 전압의 공급이 행해짐에 의해 상기 제1 위상 반전 소자 및 상기 제2 위상 반전 소자에 전원 전압이 공급되어 있을 때, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 온 상태로 하고 상기 제1 선택 트랜지스터를 온 상태로 한 상태에서, 상기 연산 회로로부터 상기 기억 장치에 데이터를 입력함으로써 상기 제1 위상 반전 소자의 입력 단자에 상기 데이터를 입력한 후, 상기 제1 선택 트랜지스터를 오프 상태로 하고,
상기 연산 회로 및 상기 기억 장치에 대한 전원 전압의 공급을 정지하여 상기 제1 위상 반전 소자 및 상기 제2 위상 반전 소자에 대한 전원 전압의 공급을 정지하기 전에, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 오프 상태로 하고,
상기 연산 회로 및 상기 기억 장치에 대한 전원 전압의 공급을 재개하여 상기 제1 위상 반전 소자 및 상기 제2 위상 반전 소자에 전원 전압을 공급한 후, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 온 상태로 하는, 신호 처리 회로의 구동 방법. - 제5항에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는, 상기 제1 트랜지스터와 상기 제2 트랜지스터 중 한쪽이 온 상태일 때 다른 쪽도 온 상태로 되도록 제어되는, 신호 처리 회로의 구동 방법.
- 제5항에 있어서,
상기 제1 트랜지스터와 상기 제2 트랜지스터가 동일한 도전형을 갖고,
상기 제1 트랜지스터의 게이트에 입력되는 제1 제어 신호와, 상기 제2 트랜지스터의 게이트에 입력되는 제2 제어 신호는 동일한 신호인, 신호 처리 회로의 구동 방법. - 제6항에 있어서,
상기 제1 트랜지스터와 상기 제2 트랜지스터가 동일한 도전형을 갖고,
상기 제1 트랜지스터의 게이트에 입력되는 제1 제어 신호와, 상기 제2 트랜지스터의 게이트에 입력되는 제2 제어 신호는 동일한 신호인, 신호 처리 회로의 구동 방법. - 기억 장치로서,
각각이 제1 위상 반전 소자와, 제2 위상 반전 소자와, 제1 선택 트랜지스터와, 제2 선택 트랜지스터와, 제1 트랜지스터와, 제2 트랜지스터와, 제1 용량 소자와, 제2 용량 소자를 포함하는 복수의 기억 소자를 포함하고,
상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은, 채널을 포함하는 산화물 반도체층을 포함하고,
상기 복수의 기억 소자 각각에서, 데이터의 전위가, 온 상태로 된 상기 제1 선택 트랜지스터 및 상기 제2 트랜지스터를 통해 상기 제1 위상 반전 소자의 입력 단자에 공급되고,
상기 제1 위상 반전 소자의 출력 단자의 전위는 온 상태로 된 상기 제2 선택 트랜지스터를 통해 상기 복수의 기억 소자 각각의 출력 신호로서 출력되고,
상기 제1 위상 반전 소자의 출력 단자의 전위는 온 상태로 된 상기 제1 트랜지스터를 통해 상기 제2 위상 반전 소자의 입력 단자에 공급되고,
상기 제2 위상 반전 소자의 출력 단자의 전위는 온 상태로 된 상기 제2 트랜지스터를 통해 상기 제1 위상 반전 소자의 입력 단자에 공급되고,
상기 제1 트랜지스터와 상기 제2 위상 반전 소자의 입력 단자에는, 상기 제1 용량 소자의 한 쌍의 전극 중 한쪽의 전극이 전기적으로 접속되고,
상기 제2 트랜지스터와 상기 제1 위상 반전 소자의 입력 단자에는, 상기 제2 용량 소자의 한 쌍의 전극 중 한쪽의 전극이 전기적으로 접속되는, 기억 장치. - 제9항에 있어서, 상기 제1 위상 반전 소자 및 상기 제2 위상 반전 소자는 인버터 또는 클록된 인버터인, 기억 장치.
- 제9항에 있어서, 상기 산화물 반도층은 In-Ga-Zn-O계의 산화물 반도체를 포함하는, 기억 장치.
- 제9항에 있어서, 상기 산화물 반도층은 In-Ga-Zn-O계의 산화물 반도체를 포함하는, 기억 장치.
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