JP5963905B2 - 信号処理回路 - Google Patents

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Description

電源を切っても記憶している論理状態が消えない不揮発性の記憶装置、及びそれを用い
た信号処理回路に関する。また、当該記憶装置及び当該信号処理回路の駆動方法に関する
。更に当該信号処理回路を用いた電子機器に関する。
中央演算処理装置(CPU:Central Processing Unit)など
の信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に、データ
やプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、
各種の記憶装置が設けられている。レジスタは、演算処理やプログラムの実行状態の保持
などのために一時的にデータを保持する役割を担っている。また、キャッシュメモリは、
演算回路とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算
処理を高速化させることを目的として設けられている。
レジスタやキャッシュメモリ等の記憶装置は、メインメモリよりも高速でデータの書き
込みを行う必要がある。よって、通常は、レジスタとしてフリップフロップが、キャッシ
ュメモリとしてSRAM(Static Random Access Memory)
等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電圧の供給
が途絶えるとデータを消失してしまう揮発性の記憶装置が用いられている。
消費電力を抑えるため、データの入出力が行われない期間において信号処理回路への電
源電圧の供給を一時的に停止するという方法が提案されている。その方法では、レジスタ
、キャッシュメモリ等の揮発性の記憶装置の周辺に不揮発性の記憶装置を配置し、上記デ
ータをその不揮発性の記憶装置に一時的に記憶させる。こうして、信号処理回路において
電源電圧の供給を停止する間も、レジスタ、キャッシュメモリ等はデータを保持する(例
えば、特許文献1参照)。
また、信号処理回路において長時間の電源電圧の供給停止を行う際には、電源電圧の供
給停止の前に、揮発性の記憶装置内のデータをハードディスク、フラッシュメモリ等の外
部記憶装置に移すことで、データの消失を防ぐこともできる。
特開平10−078836号公報
信号処理回路において電源電圧の供給を停止する間、揮発性の記憶装置の周辺に配置し
た不揮発性の記憶装置へ揮発性の記憶装置のデータを記憶させる方法では、これらの不揮
発性の記憶装置として主に磁気素子や強誘電体が用いられているため、信号処理回路の作
製工程が複雑である。また、これらの不揮発性の記憶装置では、データの書き込みや消去
を繰り返すことによる記憶素子の劣化のために、情報の書き換え回数が制限される。
また、信号処理回路において電源電圧の供給を停止する間、外部記憶装置に揮発性の記
憶装置のデータを記憶させる方法では、外部記憶装置から揮発性の記憶装置にデータを戻
すのには時間を要する。よって、外部記憶装置によるデータのバックアップは、消費電力
の低減を目的とした短時間の電源停止には適さない。
上述の課題に鑑み、本発明は、消費電力を抑えることができる信号処理回路、当該信号
処理回路の駆動方法の提供を目的の一つとする。特に、短時間の電源停止により消費電力
を抑えることができる信号処理回路、当該信号処理回路の駆動方法の提供を目的の一つと
する。
入力された信号の位相を反転させて出力する論理素子(以下、位相反転素子と呼ぶ)を
2つ(第1の位相反転素子及び第2の位相反転素子)と、第1の選択トランジスタと、第
2の選択トランジスタと、を有する記憶素子であって、酸化物半導体層にチャネルが形成
されるトランジスタと容量素子との組を2つ(第1のトランジスタと第1の容量素子との
組、及び第2のトランジスタと第2の容量素子との組)有する。
酸化物半導層には、例えば、In−Ga−Zn−O系の酸化物半導体材料を用いること
ができる。
第1の位相反転素子の出力端子の電位はオン状態となった第1のトランジスタを介して
第2の位相反転素子の入力端子に与えられ、第2の位相反転素子の出力端子の電位はオン
状態となった第2のトランジスタを介して第1の位相反転素子の入力端子に与えられる。
第1のトランジスタと第2の位相反転素子の入力端子の間には、第1の容量素子の一対の
電極のうちの一方の電極が電気的に接続されている。即ち、第1のトランジスタがオフ状
態となっても、第2の位相反転素子の入力端子の電位を第1の容量素子は保持する。第2
のトランジスタと第1の位相反転素子の入力端子の間には、第2の容量素子の一対の電極
のうちの一方の電極が電気的に接続されている。即ち、第2のトランジスタがオフ状態と
なっても第1の位相反転素子の入力端子の電位を第2の容量素子は保持する。
なお、第1の容量素子の一対の電極のうちの他方の電極と、第2の容量素子の一対の電
極のうちの他方の電極とには、一定の電位が与えられている。例えば、基準電位(GND
)が与えられている。
記憶素子への入力信号(データ)の電位は、オン状態となった第1の選択トランジスタ
及び第2のトランジスタを介して第1の位相反転素子の入力端子に与えられる。また、第
1の位相反転素子の出力端子の電位が、オン状態となった第2の選択トランジスタを介し
て記憶素子の出力信号として出力される。
ここで、第1のトランジスタと第2のトランジスタとは、一方がオン状態のとき他方も
オン状態となるように制御される。例えば、第1のトランジスタと第2のトランジスタが
同じ導電型のトランジスタである場合に、第1のトランジスタのゲートに入力される第1
の制御信号と、第2のトランジスタのゲートに入力される第2の制御信号とは、同じ信号
を用いることができる。
上記記憶素子において、電源電圧の供給の後、データの保持時における消費電力を削減
するために電源電圧の供給を停止し、再び電源電圧を供給する場合の駆動方法は以下のよ
うにすることができる。
はじめに、記憶素子に電源電圧が供給されている場合について説明する。つまり、第1
の位相反転素子及び第2の位相反転素子に電源電圧が供給されている場合について説明す
る。第1のトランジスタ及び第2のトランジスタをオン状態とした状態で、第1の選択ト
ランジスタをオン状態とする。こうして、第1の位相反転素子の入力端子に入力信号(デ
ータ)を入力する。その後、第1の選択トランジスタをオフ状態とすることによって第1
の位相反転素子及び第2の位相反転素子でなる帰還ループによってそのデータが保持され
る。また、第2の位相反転素子の入力端子の電位は第1の容量素子に保持され、第1の位
相反転素子の入力端子の電位は第2の容量素子に保持される。なお、データの入力及び保
持の間、第2の選択トランジスタはオフ状態である。なお、データの保持が完了した後、
第2の選択トランジスタをオン状態とすることによって、記憶素子からデータを読み出す
ことができる。
データの保持が完了した後、記憶素子への電源電圧の供給を停止する場合について説明
する。つまり、第1の位相反転素子及び第2の位相反転素子への電源電圧の供給を停止す
る場合について説明する。電源電圧の供給を停止する前に、上記第1のトランジスタ及び
第2のトランジスタをオフ状態にする。ここで、第2の位相反転素子の入力端子の電位は
第1の容量素子に保持されており、第1の位相反転素子の入力端子の電位は第2の容量素
子に保持されている。そのため、第1の位相反転素子及び第2の位相反転素子への電源電
圧の供給を停止しても、記憶素子にデータを保持させ続けることが可能である。第1の位
相反転素子及び第2の位相反転素子への電源電圧の供給を停止している間は、第1のトラ
ンジスタ及び第2のトランジスタはオフ状態である。第1の位相反転素子及び第2の位相
反転素子への電源電圧の供給を停止している間は、記憶素子から出力信号を出力すること
はできず、また記憶素子に新たな入力信号(データ)を入力して保持することはできない
次に再び記憶素子へ電源電圧を供給する場合について説明する。第1の位相反転素子及
び第2の位相反転素子に電源電圧を供給した後、第1のトランジスタ及び第2のトランジ
スタをオン状態とする。こうして、記憶素子は出力信号を出力可能な状態となり、新たな
入力信号(データ)を保持可能な状態となる。
以上が、上記記憶素子において、電源電圧の供給の後、データの保持時における消費電
力を削減するために電源電圧の供給を停止し、再び電源電圧を供給する場合の駆動方法で
ある。
なお、第1の位相反転素子や第2の位相反転素子としては、例えばインバータやクロッ
クドインバータ等を用いることができる。
そして、信号処理回路が有する記憶装置に上記記憶素子を用いる。記憶装置は一または
複数の記憶素子を用いて構成することができる。例えば、信号処理回路が有するレジスタ
、キャッシュメモリ等の記憶装置に上記記憶素子を用いる。
さらに、信号処理回路は、上記記憶装置に加え、記憶装置とデータのやり取りを行う演
算回路等の各種論理回路を有してもよい。そして、記憶装置へ電源電圧の供給を停止する
と共に、当該記憶装置とデータのやり取りを行う演算回路への電源電圧の供給を停止する
ようにしても良い。
そして、上記記憶装置は、記憶素子への電源電圧の供給を制御するスイッチング素子を
有していても良い。また、演算回路への電源電圧の供給を停止する場合には、演算回路は
、電源電圧の供給を制御するスイッチング素子を有していても良い。
酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例え
ば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有する
シリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため
、当該トランジスタを第1のトランジスタ及び第2のトランジスタとして用いることによ
って、記憶素子に電源電圧が供給されない間も第1の容量素子及び第2の容量素子に保持
された電位は保たれる。こうして、記憶素子は電源電圧の供給が停止した間も記憶内容を
保持することが可能である。
記憶素子は電源電圧の供給が停止した間も、第1の容量素子に保持された電位によって
第2の位相反転素子の入力端子の電位が保持され、第2の容量素子に保持された電位によ
って第1の位相反転素子の入力端子の電位が保持されている。つまり、第1の位相反転素
子の入力端子の電位と第2の位相反転素子の入力端子の電位の両方が保持されている。
一方、例えば、記憶素子が第1の容量素子と第1のトランジスタを有し、第2の容量素
子と第2のトランジスタを有さない構成の場合を考える。つまり、第2の位相反転素子の
出力端子が第1の位相反転素子の入力端子に直接接続されている場合を考える。この構成
では、第1の容量素子に保持された電位によって第2の位相反転素子の入力端子の電位は
保持されるが、第1の位相反転素子の入力端子の電位は保持されない。そのため、記憶素
子への電源電圧の供給が再開した後、第1のトランジスタをオン状態とすると、第1の位
相反転素子の入力端子の電位が所定の電位(第2の位相反転素子の出力によって定まる電
位)となるように電荷の移動が生じる。この電荷の移動が完了するまで記憶素子はデータ
を出力することができない。そのため、記憶素子がデータを出力できるようになるまでの
時間(以下、立ち上げ時間ともいう)が長くなる。つまり、電源供給停止前の状態に復帰
するために時間がかかる。
本発明では、記憶素子は電源電圧の供給が停止した間も、第1の位相反転素子の入力端
子の電位と第2の位相反転素子の入力端子の電位の両方が保持されている。そのため、記
憶素子への電源電圧の供給が再開された後、第1のトランジスタ及び第2のトランジスタ
をオン状態としても、第2の位相反転素子の入力端子や第1の位相反転素子の入力端子の
電位が所定の電位となるように電荷が移動する必要がなく、立ち上げ時間を短くすること
ができる。
このような記憶素子を、信号処理回路が有するレジスタやキャッシュメモリなどの記憶
装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことが
できる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰する
ことができる。よって、信号処理回路全体、もしくは信号処理回路を構成する一または複
数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑え
ることができる信号処理回路、消費電力を抑えることができる当該信号処理回路の駆動方
法を提供することができる。
記憶素子の回路図。 記憶素子の動作を示すタイミングチャート。 記憶装置の構成を示す図。 信号処理回路のブロック図。 記憶装置を用いたCPUのブロック図。 記憶素子の構成を示す断面図。 記憶素子の構成を示す断面図。 記憶素子の構成を示す断面図。 記憶素子の構成を示す断面図。 記憶素子の作製方法を示す図。 記憶素子の作製方法を示す図。 記憶素子の作製方法を示す図。 記憶素子の作製方法を示す図。 記憶素子の作製方法を示す図。 記憶素子の作製方法を示す図。 記憶素子の作製方法を示す図。 トランジスタの構成を示す断面図。 電子機器の構成を示す図。 酸化物材料の構造を説明する図。 酸化物材料の構造を説明する図。 酸化物材料の構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 酸化物半導体膜を用いたトランジスタ特性のグラフ。 試料1のトランジスタのBT試験後のV−I特性を示す図。 試料2であるトランジスタのBT試験後のV−I特性を示す図。 試料Aおよび試料BのXRDスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 および電界効果移動度のV依存性を示す図。 基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。 トランジスタの上面図及び断面図。 トランジスタの上面図及び断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発
明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れかわることがある。このた
め、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることが
できるものとする。
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている
場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気
信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用
を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗
素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている
場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導
電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に
接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、
その範疇に含める。
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを
限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲー
ト絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の
位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずし
も、図面等に開示された位置、大きさ、範囲などに限定されない。
「第1」、「第2」、「第3」などの序数詞は、構成要素の混同を避けるために付すも
のである。
(実施の形態1)
信号処理回路は記憶装置を有し、記憶装置は1ビットのデータを記憶することができる
記憶素子を、単数または複数有する。
なお、CPU、マイクロプロセッサ、画像処理回路、DSP(Digital Sig
nal Processor)、FPGA(Field Programmable G
ate Array)等のLSI(Large Scale Integrated C
ircuit)等が、本発明の信号処理回路の範疇に含まれる。
図1(A)に、記憶素子の回路図の一例を示す。図1に示す記憶素子100は、入力さ
れた信号の位相を反転させて出力する位相反転素子101及び位相反転素子102と、選
択トランジスタ103と、選択トランジスタ104と、トランジスタ111と、トランジ
スタ112と、容量素子121と、容量素子122とを有する。トランジスタ111とト
ランジスタ112は酸化物半導体層にチャネルが形成されるトランジスタである。なお、
記憶素子100は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回
路素子をさらに有していても良い。図1(A)の回路図において、トランジスタ111と
トランジスタ112は酸化物半導体層にチャネルが形成されるトランジスタであることを
示すためにOSの符号を付す。
記憶素子100に入力されたデータを含む信号INは、オン状態となった選択トランジ
スタ103及びトランジスタ111を介して位相反転素子101の入力端子に与えられる
。また、位相反転素子101の出力端子の電位が、オン状態となった選択トランジスタ1
04を介して記憶素子の出力信号OUTとして出力される。信号OUTは、後段の記憶素
子、或いは他の回路に出力される。
位相反転素子101の出力端子の電位はオン状態となったトランジスタ112を介して
位相反転素子102の入力端子に与えられ、位相反転素子102の出力端子の電位はオン
状態となったトランジスタ111を介して位相反転素子101の入力端子に与えられる。
トランジスタ112と位相反転素子102の入力端子の間には、容量素子122の一対の
電極のうちの一方の電極が電気的に接続されている。即ち、トランジスタ112がオフ状
態となっても、位相反転素子102の入力端子の電位を容量素子122は保持する。トラ
ンジスタ111と位相反転素子101の入力端子の間には、容量素子121の一対の電極
のうちの一方の電極が電気的に接続されている。即ち、トランジスタ111がオフ状態と
なっても位相反転素子101の入力端子の電位を容量素子121は保持する。
なお、容量素子121の一対の電極のうちの他方の電極と、容量素子122の一対の電
極のうちの他方の電極とには、一定の電位VSSが与えられている。例えば、電位VSS
は基準電位(GND)とすることができる。
また、トランジスタ111のゲートには制御信号S1が入力され、トランジスタ112
のゲートには制御信号S2が入力され、選択トランジスタ103のゲートには制御信号S
3が入力され、選択トランジスタ104のゲートには制御信号S4が入力されている。例
えば、トランジスタ111とトランジスタ112が同じ導電型のトランジスタである場合
に、制御信号S1と制御信号S2は同じ信号とすることができる。つまり、トランジスタ
111とトランジスタ112は、一方がオン状態のとき他方もオン状態となるように制御
される。
なお、図1(A)では、位相反転素子101及び位相反転素子102として、インバー
タを用いる例を示している。しかしながら、位相反転素子101及び位相反転素子102
は、入力された信号の位相を反転させて出力する素子であれば何でもよく、クロックドイ
ンバータ等を用いることもできる。
図1(A)における位相反転素子101と位相反転素子102とを、nチャネル型トラ
ンジスタとpチャネル型トランジスタとでなるインバータとした例を図1(B)に示す。
位相反転素子101はnチャネル型トランジスタ131とpチャネル型トランジスタ13
2を有し、位相反転素子102はnチャネル型トランジスタ133とpチャネル型トラン
ジスタ134を有する。
nチャネル型トランジスタ131のソース及びドレインの一方には電位V1が与えられ
、pチャネル型トランジスタ132のソース及びドレインの一方には電位V2が与えられ
る。nチャネル型トランジスタ131のソース及びドレインの他方とpチャネル型トラン
ジスタ132のソース及びドレインの他方とは電気的に接続されている。nチャネル型ト
ランジスタ131のゲートとpチャネル型トランジスタ132のゲートが位相反転素子1
01の入力端子となる。nチャネル型トランジスタ131のソース及びドレインの他方と
pチャネル型トランジスタ132のソース及びドレインの他方が、位相反転素子101の
出力端子となる。
nチャネル型トランジスタ133のソース及びドレインの一方には電位V1が与えられ
、pチャネル型トランジスタ134のソース及びドレインの一方には電位V2が与えられ
る。nチャネル型トランジスタ133のソース及びドレインの他方とpチャネル型トラン
ジスタ134のソース及びドレインの他方とは電気的に接続されている。nチャネル型ト
ランジスタ133のゲートとpチャネル型トランジスタ134のゲートが位相反転素子1
02の入力端子となる。nチャネル型トランジスタ133のソース及びドレインの他方と
pチャネル型トランジスタ134のソース及びドレインの他方が、位相反転素子102の
出力端子となる。
位相反転素子101及び位相反転素子102において電源電圧の供給がある場合は電位
V2>電位V1となる。電位V1と電位V2の差が位相反転素子101及び位相反転素子
102の電源電圧である。例えば、位相反転素子101及び位相反転素子102において
電源電圧の供給がある場合に、電位V2を電位VDDとし、電位V1を電位VSSとする
ことができる。また、電位VSSは基準電位(GND)とすることができる。一方、位相
反転素子101及び位相反転素子102において電源電圧の供給が停止した場合は、例え
ば、電位V1と電位V2の一方または両方が供給されなくなった場合に対応する。また例
えば、電位V1と電位V2が共に基準電位(GND)となった場合に対応する。
また、本発明の一態様では、少なくとも、トランジスタ111とトランジスタ112が
、酸化物半導体層にチャネルが形成されるトランジスタであればよい。よって、位相反転
素子101及び位相反転素子102に用いられるトランジスタ、選択トランジスタ103
、選択トランジスタ104は、酸化物半導体以外の半導体でなる半導体層または半導体基
板にチャネルが形成されるトランジスタを用いることができる。酸化物半導層には、例え
ば、In−Ga−Zn−O系の酸化物半導体材料を用いることができる。また、酸化物半
導体以外の半導体は、非晶質、微結晶、多結晶、または単結晶とすることができ、シリコ
ンまたはゲルマニウムとすることができる。
トランジスタ111とトランジスタ112に用いられているトランジスタは、高純度化
された酸化物半導体層にチャネルが形成されるトランジスタとすることができる。当該ト
ランジスタは、そのオフ電流密度を100zA/μm以下、好ましくは10zA/μm以
下、更に好ましくは1zA/μm以下にすることができる。よって、このオフ電流が、結
晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著しく低い。その結果、
トランジスタ111とトランジスタ112がオフ状態である時、容量素子121及び容量
素子122に蓄積された電荷は殆ど放電しないため、記憶素子100のデータは保持され
る。
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流
特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料(より
具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料)などを適
用しても良い。
次いで、図1(A)や図1(B)に示す記憶素子100の動作の一例について説明する
。電源電圧の供給の後、データの保持時における消費電力を削減するために電源電圧の供
給を停止し、再び電源電圧を供給する場合の記憶素子100の動作について、図2のタイ
ミングチャートを参照して説明する。
なお、タイミングチャートでは、選択トランジスタ103、選択トランジスタ104、
トランジスタ111、トランジスタ112が全てnチャネル型トランジスタの場合を例に
し、ゲートにハイレベルの電位が入力されたときにトランジスタがオン状態となり、ゲー
トにローレベルの電位が入力されたときにトランジスタがオフ状態となる例を示している
がこれに限定されない。選択トランジスタ103、選択トランジスタ104、トランジス
タ111、トランジスタ112はnチャネル型トランジスタでもpチャネル型トランジス
タでもよい。トランジスタの状態(オン状態であるかオフ状態であるか)が下記説明と同
様になるよう、各信号の電位を定めればよい。
また、信号INがハイレベルの場合をデータ”1”に対応させ、ローレベルの場合をデ
ータ”0”に対応させた例を示すがこれに限定されない。信号INがローレベルの場合を
データ”1”に対応させ、ハイレベルの場合をデータ”0”に対応させてもよい。
はじめに、記憶素子100に電源電圧(図2中、Vで示す)が供給されている場合につ
いて説明する。つまり、位相反転素子101及び位相反転素子102に電源電圧が供給さ
れている場合について説明する。この場合は図2中の期間1に対応する。制御信号S1及
び制御信号S2をハイレベルとしてトランジスタ111及びトランジスタ112をオン状
態とした状態で、制御信号S3をハイレベルにすることによって選択トランジスタ103
をオン状態にする。こうして、位相反転素子101の入力端子に信号INを入力する。信
号INは、選択トランジスタ103がオン状態の間(即ち、制御信号S3がハイレベルの
間)は記憶するデータに対応した電位を有する。ここでは、例えば、データ”1”に対応
するハイレベルの電位であるとする。このハイレベルの電位が位相反転素子101の入力
端子に入力される。その後、制御信号S3をローレベルとして選択トランジスタ103を
オフ状態とすることによって位相反転素子101及び位相反転素子102でなる帰還ルー
プによって入力されたデータが保持される。また、位相反転素子102の入力端子の電位
は容量素子122に保持され、位相反転素子101の入力端子の電位は容量素子121に
保持される。なお、データの入力及び保持の間、制御信号S4はローレベルであり、選択
トランジスタ104はオフ状態である。なお、データの保持が完了した後、制御信号S4
をハイレベルとして選択トランジスタ104をオン状態とすることによって、信号OUT
を出力する。信号OUTは、位相反転素子101及び位相反転素子102によって保持さ
れているデータが反映される。よって、信号OUTの電位を読み取ることで記憶素子10
0からデータを読み出すことができる。図2のタイミングチャートの期間1では、位相反
転素子101及び位相反転素子102によってデータ”1”が保持されたため、制御信号
S4をハイレベルとして選択トランジスタ104をオン状態とした間は、信号OUTはロ
ーレベルとなる。
次に、データの保持が完了した後、データの保持時における消費電力を削減するために
記憶素子100への電源電圧の供給を停止する場合について説明する。つまり、位相反転
素子101及び位相反転素子102への電源電圧の供給を停止する場合について説明する
。この場合は図2中の期間2に対応する。電源電圧の供給を停止する前に、制御信号S1
及び制御信号S2をローレベルとしてトランジスタ111及びトランジスタ112をオフ
状態にする(図2中、期間2の開始間際を参照)。ここで、トランジスタ111及びトラ
ンジスタ112はオフ電流が非常に小さいため、位相反転素子102の入力端子の電位は
容量素子122に保持されており、位相反転素子101の入力端子の電位は容量素子12
1に保持されている。こうして、位相反転素子101及び位相反転素子102への電源電
圧の供給を停止しても、記憶素子100にデータを保持させ続けることが可能である。位
相反転素子101及び位相反転素子102への電源電圧の供給を停止している間は、制御
信号S1及び制御信号S2はローレベルであり、トランジスタ111及びトランジスタ1
12はオフ状態である。位相反転素子101及び位相反転素子102への電源電圧の供給
を停止している間は、記憶素子100から信号OUTを出力することはできず、また記憶
素子100に新たな信号INを入力して保持することはできない。
なお、記憶素子100への電源電圧の供給を停止する場合には、記憶素子100への電
源電圧の供給を停止する前に、トランジスタ111及びトランジスタ112をオフ状態に
する必要がある。仮に、記憶素子100への電源電圧の供給を停止した後、トランジスタ
111及びトランジスタ112をオフ状態にすると以下のような問題が生じる。記憶素子
100への電源電圧の供給停止によって、位相反転素子101及び位相反転素子102で
なる帰還ループにおいてデータを保持することができなくなる。そのため、記憶素子10
0への電源電圧の供給停止後にトランジスタ111及びトランジスタ112をオフ状態に
しても、容量素子121及び容量素子122にデータを保持することができない。よって
、記憶素子100への電源電圧の供給を停止する場合には、記憶素子100への電源電圧
の供給を停止する前に、トランジスタ111及びトランジスタ112をオフ状態にする必
要がある。
なお、図2では、期間1において記憶素子100にデータを保持させ、当該データを読
み出した後、期間2の動作を行う例を示したがこれに限定されない。期間1において記憶
素子100にデータを保持させ、当該データを読み出すことなく期間2の動作を行っても
良い。
次に再び記憶素子へ電源電圧を供給する場合について説明する。この場合は図2中の期
間3に対応する。位相反転素子101及び位相反転素子102に電源電圧を供給した後、
制御信号S1及び制御信号S2をハイレベルとしてトランジスタ111及びトランジスタ
112をオン状態とする。位相反転素子102の入力端子の電位は容量素子122に保持
されており、位相反転素子101の入力端子の電位は容量素子121に保持されているた
め、記憶素子への電源電圧の供給停止前の状態が再現される。ここで、制御信号S4をハ
イレベルにすると信号OUTはローレベルとなる。この様にして記憶素子への電源電圧の
供給を停止しても、データを保持することが可能である。その後、上記期間1における動
作と同様の動作によって、データを入力し、保持し、出力することができる。
なお、記憶素子100への電源電圧の供給を再開する場合には、記憶素子100への電
源電圧の供給を再開した後に、トランジスタ111及びトランジスタ112をオン状態に
する必要がある。仮に、記憶素子100への電源電圧の供給を再開する前に、トランジス
タ111及びトランジスタ112をオン状態にすると以下のような問題が生じる。トラン
ジスタ111及びトランジスタ112をオン状態しても、記憶素子100への電源電圧の
供給再開がされていないため、位相反転素子101及び位相反転素子102でなる帰還ル
ープにおいてデータを保持することができない。よって、記憶素子100への電源電圧の
供給を再開する場合には、記憶素子100への電源電圧の供給を再開した後に、トランジ
スタ111及びトランジスタ112をオン状態にする必要がある。
以上が、記憶素子100において、電源電圧の供給の後、電源電圧の供給を停止し、再
び電源電圧を供給する場合の駆動方法である。
酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例え
ば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有する
シリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため
、当該トランジスタをトランジスタ111及びトランジスタ112として用いることによ
って、記憶素子100に電源電圧が供給されない間も容量素子121及び容量素子122
に保持された電位は保たれる。こうして、記憶素子100は電源電圧の供給が停止した間
も記憶内容を保持することが可能である。
記憶素子100は電源電圧の供給が停止した間も、容量素子122に保持された電位に
よって位相反転素子102の入力端子の電位が保持され、容量素子121に保持された電
位によって位相反転素子101の入力端子の電位が保持されている。つまり、位相反転素
子101の入力端子の電位と位相反転素子102の入力端子の電位の両方が保持されてい
る。
一方、例えば、記憶素子100が容量素子122とトランジスタ112を有し、容量素
子121とトランジスタ111を有さない構成の場合を考える。つまり、位相反転素子1
02の出力端子が位相反転素子101の入力端子に直接接続されている場合を考える。こ
の構成では、容量素子122に保持された電位によって位相反転素子102の入力端子の
電位は保持されるが、位相反転素子101の入力端子の電位は保持されない。そのため、
記憶素子100への電源電圧の供給が再開した後、トランジスタ112をオン状態とする
と、位相反転素子101の入力端子の電位が所定の電位(位相反転素子102の出力によ
って定まる電位)となるように電荷の移動が生じる。この電荷の移動が完了するまで記憶
素子100はデータを出力することができない。そのため、記憶素子100がデータを出
力できるようになるまでの時間(以下、立ち上げ時間ともいう)が長くなる。つまり、電
源供給停止前の状態に復帰するために時間がかかる。
図1に示した構成では、記憶素子100は電源電圧の供給が停止した間も、位相反転素
子101の入力端子の電位と位相反転素子102の入力端子の電位の両方が保持されてい
る。そのため、記憶素子100への電源電圧の供給が再開された後、トランジスタ111
及びトランジスタ112をオン状態としても、位相反転素子102の入力端子や位相反転
素子101の入力端子の電位が所定の電位となるように電荷が移動する必要がなく、立ち
上げ時間を短くすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
(実施の形態2)
本実施の形態では、実施の形態1で示した記憶素子を複数用いた記憶装置の構成につい
て説明する。
図3(A)に、本実施の形態における記憶装置の構成を一例として示す。図3(A)に
示す記憶装置は、スイッチング素子401と、記憶素子402を複数有する記憶素子群4
03とを有している。具体的に、各記憶素子402には、実施の形態1に記載されている
構成を有する記憶素子100を用いることができる。記憶素子群403が有する各記憶素
子402には、スイッチング素子401を介して、ハイレベルの電源電位VDDが供給さ
れている。さらに、記憶素子群403が有する各記憶素子402には、信号INの電位と
、ローレベルの電源電位VSSの電位が与えられている。
図3(A)では、スイッチング素子401として、トランジスタを用いており、該トラ
ンジスタは、そのゲート電極に与えられる制御信号SigAによりスイッチングが制御さ
れる。
なお、図3(A)では、スイッチング素子401がトランジスタを一つだけ有する構成
を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング
素子401が、トランジスタを複数有していても良い。スイッチング素子401が、スイ
ッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジス
タは並列に電気的に接続されていても良いし、直列に電気的に接続されていても良いし、
直列と並列が組み合わされて電気的に接続されていても良い。
また、図3(A)では、スイッチング素子401により、記憶素子群403が有する各
記憶素子402への、ハイレベルの電源電位VDDの供給が制御されているが、スイッチ
ング素子401により、ローレベルの電源電位VSSの供給が制御されていても良い。図
3(B)に、記憶素子群403が有する各記憶素子402に、スイッチング素子401を
介して、ローレベルの電源電位VSSが供給されている記憶装置の一例を示す。スイッチ
ング素子401により、記憶素子群403が有する各記憶素子402への、ローレベルの
電源電位VSSの供給を制御することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
(実施の形態3)
本実施の形態では、実施の形態1で示した記憶素子や、実施の形態2で示した記憶装置
を用いた信号処理回路の構成について説明する。
図4に、本発明の一態様に係る信号処理回路の一例を示す。信号処理回路は、一または
複数の演算回路と、一または複数の記憶装置とを少なくとも有する。具体的に、図4に示
す信号処理回路150は、演算回路151、演算回路152、記憶装置153、記憶装置
154、記憶装置155、制御装置156、電源制御回路157を有する。
演算回路151、演算回路152は、単純な論理演算を行う論理回路をはじめ、加算器
、乗算器、さらには各種演算回路などを含む。そして、記憶装置153は、演算回路15
1における演算処理の際に、データを一時的に保持するレジスタとして機能する。記憶装
置154は、演算回路152における演算処理の際に、データを一時的に保持するレジス
タとして機能する。
また、記憶装置155はメインメモリとして用いることができ、制御装置156が実行
するプログラムをデータとして記憶する、或いは演算回路151、演算回路152からの
データを記憶することができる。
制御装置156は、信号処理回路150が有する演算回路151、演算回路152、記
憶装置153、記憶装置154、記憶装置155の動作を統括的に制御する回路である。
なお、図4では、制御装置156が信号処理回路150の一部である構成を示しているが
、制御装置156は信号処理回路150の外部に設けられていても良い。
実施の形態1で示した記憶素子や、実施の形態2で示した記憶装置を記憶装置153、
記憶装置154、記憶装置155に用いることで、記憶装置153、記憶装置154、記
憶装置155への電源電圧の供給を停止しても、データを保持することができる。よって
、信号処理回路150全体への電源電圧の供給を停止し、消費電力を抑えることができる
。或いは、記憶装置153、記憶装置154、または記憶装置155のいずれか一つまた
は複数への電源電圧の供給を停止し、信号処理回路150の消費電力を抑えることができ
る。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰すること
ができる。
また、記憶装置への電源電圧の供給が停止されるのに合わせて、当該記憶装置とデータ
のやり取りを行う演算回路または制御回路への、電源電圧の供給を停止するようにしても
良い。例えば、演算回路151と記憶装置153において、動作が行われない場合、演算
回路151及び記憶装置153への電源電圧の供給を停止するようにしても良い。
また、電源制御回路157は、信号処理回路150が有する演算回路151、演算回路
152、記憶装置153、記憶装置154、記憶装置155、制御装置156へ供給する
電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、電源電圧の供給
を停止するためのスイッチング素子は、電源制御回路157に設けられていても良いし、
演算回路151、演算回路152、記憶装置153、記憶装置154、記憶装置155、
制御装置156のそれぞれに設けられていても良い。後者の場合、電源制御回路157は
、必ずしも本発明の信号処理回路に設ける必要はない。
なお、メインメモリである記憶装置155と、演算回路151、演算回路152、制御
装置156の間に、キャッシュメモリとして機能する記憶装置を設けても良い。キャッシ
ュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信
号処理を高速化させることができる。キャッシュメモリとして機能する記憶装置にも、上
述した記憶素子を用いることで、信号処理回路150の消費電力を抑えることができる。
また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することがで
きる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
(実施の形態4)
本実施の形態では、本発明の一態様に係る信号処理回路の一つである、CPUの構成に
ついて説明する。
図5に、本実施の形態のCPUの構成を示す。図5に示すCPUは、基板900上に、
ALU901、ALU・Controller902、Instruction・Dec
oder903、Interrupt・Controller904、Timing・C
ontroller905、Register906、Register・Contro
ller907、Bus・I/F908、書き換え可能なROM909、ROM・I/F
920と、を主に有している。なお、ALUはArithmetic logic un
itであり、Bus・I/Fはバスインターフェースであり、ROM・I/FはROMイ
ンターフェースである。ROM909及びROM・I/F920は、別チップに設けても
良い。勿論、図5に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のC
PUはその用途によって多種多様な構成を有している。
Bus・I/F908を介してCPUに入力された命令は、Instruction・
Decoder903に入力され、デコードされた後、ALU・Controller9
02、Interrupt・Controller904、Register・Cont
roller907、Timing・Controller905に入力される。
ALU・Controller902、Interrupt・Controller9
04、Register・Controller907、Timing・Control
ler905は、デコードされた命令に基づき、各種制御を行なう。具体的にALU・C
ontroller902は、ALU901の動作を制御するための信号を生成する。ま
た、Interrupt・Controller904は、CPUのプログラム実行中に
、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判
断し、処理する。Register・Controller907は、Register
906のアドレスを生成し、CPUの状態に応じてRegister906の読み出しや
書き込みを行なう。
またTiming・Controller905は、ALU901、ALU・Cont
roller902、Instruction・Decoder903、Interru
pt・Controller904、Register・Controller907の
動作のタイミングを制御する信号を生成する。例えばTiming・Controlle
r905は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内
部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。
本実施の形態のCPUでは、Register906に、上記実施の形態で示した構成
を有する記憶素子が設けられている。Register・Controller907は
、ALU901からの指示に従い、Register906が有する記憶素子において、
位相反転素子の帰還ループによるデータの保持(トランジスタ111及びトランジスタ1
12がオン状態の場合に対応)を行うか、容量素子によるデータの保持(トランジスタ1
11及びトランジスタ112をオフ状態とする場合に対応)を行うかを選択する。位相反
転素子の帰還ループによるデータの保持が選択されている場合、Register906
内の記憶素子への電源電圧の供給が行われる。容量素子におけるデータの保持が選択され
ている場合、Register906内の記憶素子への電源電圧の供給を停止することが
できる。電源停止に関しては、図3に示すように、記憶素子群と、電源電位VDDまたは
電源電位VSSの与えられているノード間に、スイッチング素子を設けることにより行う
ことができる。
この様にして、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合におい
てもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的に
は、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報
の入力を停止している間でも、CPUを停止することができ、それにより消費電力を低減
することができる。
本実施の形態では、CPUを例に挙げて説明したが、本発明の信号処理回路はCPUに
限定されず、マイクロプロセッサ、画像処理回路、DSP、FPGA等のLSIにも応用
可能である。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
(実施の形態5)
本実施の形態では、信号処理回路を構成するトランジスタ等の構成について、図6乃至
図9、図17を参照して説明する。
図6は、図1の回路図で示した記憶素子100の構成の一例である。図6では記憶素子
100を構成する素子のうち、2つのトランジスタ(トランジスタ660及びトランジス
タ662)、1つの容量素子664の断面を示す。トランジスタ662は酸化物半導体層
にチャネルが形成されるトランジスタである。トランジスタ662は図1におけるトラン
ジスタ111やトランジスタ112とすることができる。トランジスタ660は酸化物半
導体以外の半導体(例えばシリコン等)にチャネルが形成されるトランジスタである。ト
ランジスタ660は図1における選択トランジスタ103、選択トランジスタ104、位
相反転素子を構成するトランジスタ(図1(B)におけるnチャネル型トランジスタ13
1、pチャネル型トランジスタ132、nチャネル型トランジスタ133、pチャネル型
トランジスタ134)とすることができる。容量素子664は図1における容量素子12
1、容量素子122とすることができる。
図6に示す構成では、トランジスタ660のソースとドレインの一方がトランジスタ6
62のソースとドレインの一方と接続され、トランジスタ662のソースとドレインの他
方が容量素子664の一対の電極のうちの一方と接続されている例を示す。このような構
成の一例として、トランジスタ660を図1における選択トランジスタ103とし、トラ
ンジスタ662を図1におけるトランジスタ111とし、容量素子664を図1における
容量素子121とした場合について説明する。
なお、トランジスタ660及びトランジスタ662は、いずれもnチャネル型トランジ
スタであるものとして説明するが、pチャネル型トランジスタを用いることができるのは
いうまでもない。
図6におけるトランジスタ660は、半導体材料(例えばシリコン等)を含む基板60
0に設けられたチャネル形成領域616と、チャネル形成領域616を挟むように設けら
れた不純物領域620a及び不純物領域620bと、不純物領域620a及び不純物領域
620bに接する金属化合物領域624a及び金属化合物領域624bと、チャネル形成
領域616上に設けられたゲート絶縁層608と、ゲート絶縁層608上に設けられたゲ
ート電極610とを有する。また、基板600上には素子分離絶縁層606が設けられて
いる。
なお、図において明示的にはソース電極やドレイン電極を有しない場合があるが、便宜
上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジ
スタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレ
イン電極と表現することがある。つまり、本明細書において、ソース電極との記載にはソ
ース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。
なお、本明細書中において、不純物領域620a、不純物領域620bをまとめて、不
純物領域620と記載する場合がある。本明細書中において、金属化合物領域624a、
金属化合物領域624bをまとめて、金属化合物領域624と記載する場合がある。
トランジスタ660上に、絶縁層628が設けられている。なお、高集積化を実現する
ためには、図6に示すようにトランジスタ660がサイドウォール絶縁層を有しない構成
とすることが望ましい。一方で、トランジスタ660の特性を重視する場合には、ゲート
電極610の側面にサイドウォール絶縁層を設け、不純物濃度が互いに異なる複数の領域
を含む不純物領域620を設けても良い。絶縁層628は、平坦性の良好な表面を有して
いるのが好ましく、例えば、絶縁層628の表面は、二乗平均平方根(RMS)粗さを1
nm以下とすることが好ましい。このように、二乗平均平方根(RMS)粗さが1nm以
下という極めて平坦な領域にトランジスタ662のチャネル形成領域(酸化物半導体層6
44)を設けることにより、トランジスタ662が微細化される状況においても、短チャ
ネル効果などの不具合を防止し、良好な特性を有するトランジスタ662を提供すること
が可能である。
図6におけるトランジスタ662は、絶縁層628上に形成された酸化物半導体層64
4と、酸化物半導体層644と一部が接する電極642a及び電極642bと、酸化物半
導体層644と電極642aと電極642bとを覆うゲート絶縁層646と、ゲート絶縁
層646上に酸化物半導体層644と重畳するように設けられたゲート電極648とを有
する。電極642aは、絶縁層628に設けられた開口部に形成された電極503によっ
てトランジスタ660の金属化合物領域624bと接続されている。
なお、本明細書中において、電極642a、電極642bをまとめて、電極642と記
載する場合がある。
ここで、酸化物半導体層644は水素などの不純物が十分に除去されることにより、ま
たは、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。
具体的には、例えば、酸化物半導体層644の水素濃度は5×1019atoms/cm
以下、望ましくは5×1018atoms/cm以下、より望ましくは5×1017
atoms/cm以下とする。また、酸化物半導体層644のアルカリ金属元素の濃度
を低減させるとよい。例えば、Naの濃度は5×1016atoms/cm以下、好ま
しくは1×1016atoms/cm以下、さらに好ましくは1×1015atoms
/cm以下とし、Liの濃度は5×1015atoms/cm以下、好ましくは1×
1015atoms/cm以下とし、Kの濃度は5×1015atoms/cm以下
、好ましくは1×1015atoms/cm以下とするとよい。
酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれてい
ること、廉価なソーダ石灰ガラスも使えると指摘されている(神谷、野村、細野、「アモ
ルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、2009年9月号、V
ol.44、pp.621−633.)。しかし、このような指摘は適切でない。アルカ
リ金属、及びアルカリ土類金属は酸化物半導体層644にとっては悪性の不純物であり、
少ないほうがよい。特にアルカリ金属のうち、Naは酸化物半導体層に接する絶縁膜が酸
化物であった場合、その中に拡散し、Naとなる。また、酸化物半導体層内において、
金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の
劣化(例えば、ノーマリオン化(しきい値の負へのシフト)、移動度の低下等)をもたら
す。加えて、トランジスタの特性のばらつきの原因ともなる。このような問題は、特に酸
化物半導体層中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物
半導体層中の水素の濃度が5×1019atoms/cm以下、特に5×1018at
oms/cm以下である場合には、アルカリ金属元素の濃度を上記の値にすることが強
く求められる。
なお、上述の酸化物半導体層644中の水素濃度、アルカリ金属元素の濃度は、二次イ
オン質量分析法(SIMS:Secondary Ion Mass Spectros
copy)で測定されるものである。このように、アルカリ金属元素濃度や水素濃度が十
分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギ
ャップ中の欠陥準位が低減された酸化物半導体層644では、アルカリ金属元素や水素等
のドナーに起因するキャリア密度が1×1012/cm未満、望ましくは、1×10
/cm未満、より望ましくは1.45×1010/cm未満となる。また、例えば
、室温(25℃)でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は1
00zA(1zA(ゼプトアンペア)は1×10−21A)以下、望ましくは10zA以
下となる。このように、i型化(真性化)または実質的にi型化された酸化物半導体を用
いることで、極めて優れたオフ電流特性のトランジスタ662を得ることができる。
図6における容量素子664は、絶縁層628上に形成された電極642bと、ゲート
絶縁層646と、電極649とを有する。つまり、容量素子664は、電極642bを一
方の電極とし、電極649を他方の電極とし、ゲート絶縁層646を誘電体層とする。
トランジスタ662の上には、絶縁層650が設けられており、絶縁層650上には絶
縁層654が設けられている。そして、絶縁層654上には配線658が形成される。こ
こで、配線658は、図1に示す回路における信号INが入力される配線とすることがで
きる。
配線658は、絶縁層654、絶縁層650、ゲート絶縁層646に形成された開口部
501において、電極504と接続されている。また、電極504は、絶縁層628に設
けられた開口部に形成された電極502によって、トランジスタ660の金属化合物領域
624aと接続されている。こうして、配線658は、トランジスタ660のソースまた
はドレインの一方と電気的に接続されている。
なお、開示する発明に係る記憶素子の構成は、図6に示されるものに限定されない。図
6に示される構成において電極の接続関係等の詳細については適宜変更することができる
例えば、図6に示す構成では、酸化物半導体層644が電極642の下に配置される例
を示した。しかしこれに限定されず、酸化物半導体層644を電極642の上に設けても
よい。酸化物半導体層644を電極642の上に設けた例を図7に示す。なお、図7にお
いて図6と同じ部分は同じ符号を用いて示す。
図7に示した構成において、電極642a及び電極642bの端部は、テーパー形状で
あることが好ましい。電極642a及び電極642bの端部をテーパー形状とすることに
より、酸化物半導体層644の被覆性を向上し、段切れを防止することができるためであ
る。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角と
は、テーパー形状を有する層(例えば、電極642a)を、その断面(基板の表面と直交
する面)に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
なお、酸化物半導体層644の全体がゲート電極648や配線658と重なる(ゲート
電極648や配線658で覆われる)構成とすることによって、上方からの光が酸化物半
導体層644に入ることを抑制することもできる。こうして、酸化物半導体層644の光
劣化を抑制することができる。
また、図6や図7に示す構成では、ゲート電極648が酸化物半導体層644の上に配
置される例を示した。しかしこれに限定されず、ゲート電極648は酸化物半導体層64
4の下に設けてもよい。ゲート電極648を酸化物半導体層644の下に設けた例を図8
に示す。なお、図8において図6や図7と同じ部分は同じ符号を用いて示す。
図8において、電極642aはゲート絶縁層646に設けられた開口部において電極5
03と接続されている。
図8に示した構成において、ゲート電極648及び電極649の端部は、テーパー形状
であることが好ましい。ゲート電極648及び電極649の端部をテーパー形状とするこ
とにより、ゲート絶縁層646の被覆性を向上して、電極642aとゲート電極648と
のショートや、電極642bとゲート電極648及び電極649とのショート等を防止す
ることができる。ここで、テーパー角は、例えば、30°以上60°以下とする。
また、図8に示す構成において、酸化物半導体層644を電極642の上に設けてもよ
い。図8に示した構成において、酸化物半導体層644を電極642の上に設けた例を図
9に示す。なお、図9において図6乃至図8と同じ部分は同じ符号を用いて示す。
図8及び図9では、ゲート電極648が酸化物半導体層644の下方に配置される構成
を示した。この構成において、酸化物半導体層644の全体がゲート電極648と重なる
ことによって、下方からの光が酸化物半導体層644に入ることを抑制することができる
。こうして、酸化物半導体層644の光劣化を抑制することができる。更に、酸化物半導
体層644の全体が配線658と重なる(配線658で覆われる)構成とすることによっ
て、上方からの光が酸化物半導体層644に入ることを抑制することもできる。こうして
、酸化物半導体層644の光劣化を更に抑制することができる。
また、図6と図8に示した構成(酸化物半導体層644の上に電極642aおよび電極
642bが配置される構成)において、酸化物半導体層644と電極642aおよび電極
642bとの間に、ソース領域及びドレイン領域となる酸化物導電層を設けることもでき
る。図6のトランジスタ662に酸化物導電層を設けたトランジスタを図17(A)及び
図17(B)に示す。なお、図17においてトランジスタ662以外の構成は記載を省略
した。
図17(A)と図17(B)のトランジスタは、酸化物半導体層644と電極642a
及び電極642bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層4
04a及び酸化物導電層404bが形成されている。図17(A)と図17(B)では作
製工程により酸化物導電層404a及び酸化物導電層404bの形状が異なる例である。
図17(A)のトランジスタでは、酸化物半導体膜と酸化物導電膜の積層を形成し、酸
化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって加工して島
状の酸化物半導体層644と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜
上に電極642a及び電極642bを形成した後、電極642a及び電極642bをマス
クとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸
化物導電層404a、酸化物導電層404bを形成する。
図17(B)のトランジスタでは、島状の酸化物半導体層644を形成し、その上に酸
化物導電膜を形成し、当該酸化物導電膜上に金属導電膜を形成し、酸化物導電膜および金
属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領
域となる酸化物導電層404a、酸化物導電層404b、電極642a、及び電極642
bを形成する。
なお、酸化物導電層404a及び酸化物導電層404bを形成するためのエッチング処
理の際、酸化物半導体層644が過剰にエッチングされないように、エッチング条件(エ
ッチング材の種類、濃度、エッチング時間等)を適宜調整する。
酸化物導電層の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジ
ウムを含まないものであることが好ましい。そのような酸化物導電層して、酸化亜鉛、酸
化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することが
できる。
金属電極(モリブデン、タングステン等)と酸化物半導体層との接触に比べ、金属電極
(モリブデン、タングステン等)と酸化物導電層との接触は、接触抵抗を下げることがで
きる。そのため、上記酸化物導電層を酸化物半導体層644と電極642a及び電極64
2bとの間に設けることで、電極642a及び電極642bと酸化物導電層との接触抵抗
を低減できる。こうして、ソース及びドレインの低抵抗化図ることができ、トランジスタ
662の高速動作を実現することができる。また、トランジスタ662の耐圧を向上させ
ることもできる。
また、図6乃至図9に示した構成では、容量素子664の誘電体層としてトランジスタ
662のゲート絶縁層646を用いる例を示したが、これに限定されない。容量素子66
4の誘電体層としてゲート絶縁層646とは異なる絶縁層を用いても良い。また、図6乃
至図9に示した構成では、容量素子664の一対の電極のうちの一方として、トランジス
タ662のソース電極またはドレイン電極として機能する電極642bを用いる例を示し
たが、これに限定されない。容量素子664の一対の電極のうちの一方として、電極64
2bとは異なる電極、例えば電極642bとは異なる層に形成された電極を用いても良い
。また、図6乃至図9に示した構成では、容量素子664の一対の電極のうちの他方とし
て、トランジスタ662のゲート電極648と同じ層に形成された電極649を用いる例
を示したが、これに限定されない。容量素子664の一対の電極のうちの他方として、ゲ
ート電極648とは異なる層に形成された電極を用いても良い。
図6乃至図9に示した構成では、トランジスタ660が半導体基板に形成される例を示
した。しかしこれに限定されない。トランジスタ660はSOI基板上に形成してもよい
。なお、一般に「SOI基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基
板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層
が設けられた構成の基板も含む概念として用いる。つまり、「SOI基板」が有する半導
体層は、シリコン半導体層に限定されない。また、トランジスタ660は、絶縁表面を有
する基板上に形成されたシリコン等の半導体層を用いて形成してもよい。当該半導体層は
、絶縁表面上に形成された非晶質半導体薄層を結晶化することによって形成されたもので
あってもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
(実施の形態6)
本実施の形態では、開示する発明の一態様に係る記憶素子の作製方法について、図10
乃至図15を参照して説明する。
図6に示した記憶素子の作製方法の一例について説明する。以下では、はじめに下部の
トランジスタ660の作製方法について図10及び図11を参照して説明し、その後、上
部のトランジスタ662及び容量素子664の作製方法について図12乃至図15を参照
して説明する。
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板600を用意する(図10(A)参照)。半導体材料を含
む基板600としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することが
できる。ここでは、半導体材料を含む基板600として、単結晶シリコン基板を用いる場
合の一例について示すものとする。半導体材料を含む基板600として、特にシリコンな
どの単結晶半導体基板を用いる場合には、記憶素子の読み出し動作を高速化することがで
きるため好適である。
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ660のチャ
ネル形成領域616となる領域に、導電型を付与する不純物元素を添加しても良い。ここ
では、トランジスタ660のしきい値電圧が正となるように導電性を付与する不純物元素
を添加する。半導体材料がシリコンの場合、当該導電性を付与する不純物として、例えば
、硼素、アルミニウム、ガリウムなどを用いることができる。なお、導電型を付与する不
純物元素の添加後には加熱処理を行い、不純物元素の活性化や不純物元素の添加時に基板
600中に生じる欠陥の改善等を図るのが望ましい。
基板600上には、素子分離絶縁層を形成するためのマスクとなる保護層602を形成
する(図10(A)参照)。保護層602としては、例えば、酸化シリコンや窒化シリコ
ン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。
次に、保護層602をマスクとして基板600のエッチングを行い、基板600の保護
層602に覆われていない領域(露出している領域)の一部を除去する。(図10(B)
参照)。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエ
ッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に
応じて適宜選択することができる。
次に、基板600を覆うように絶縁層を形成し、当該絶縁層を選択的に除去することで
素子分離絶縁層606を形成する(図10(C)参照)。当該絶縁層は、酸化シリコンや
窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、C
MP(化学的機械的研磨)処理などの研磨処理やエッチング処理などがあるが、そのいず
れを用いても良い。これにより他の半導体領域と分離された半導体領域604が形成され
る。なお、保護層602をマスクとした基板600のエッチング後、または素子分離絶縁
層606の形成後には、保護層602を除去する。
次に、半導体領域604の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を
形成する。
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域604表面の熱処理
(熱酸化処理や熱窒化処理など)によって形成することができる。熱処理に代えて、高密
度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、
Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行
うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても
良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、
酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSi
xOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixOy
(x>0、y>0))、窒素が添加されたハフニウムアルミネート(HfAlxOy(x
>0、y>0))等を含む単層構造または積層構造とすることが望ましい。また、絶縁層
の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下と
することができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材
料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導
電材料を含む層を形成しても良い。導電材料を含む層の形成方法も特に限定されず、蒸着
法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることがで
きる。なお、本実施の形態では、導電材料を含む層を金属材料を用いて形成する場合の一
例について示すものとする。
その後、絶縁層及び導電材料を含む層を選択的にエッチングして、ゲート絶縁層608
及びゲート電極610を形成する(図10(D)参照)。
次に、半導体領域604にリン(P)やヒ素(As)などを添加して、チャネル形成領
域616及び不純物領域620a、不純物領域620bを形成する(図10(E)参照)
。なお、ここでは、トランジスタ660はnチャネル型トランジスタとし、nチャネル型
トランジスタを形成するために半導体領域604にリンやヒ素などの導電型を付与する不
純物元素を添加している。しかしながら、トランジスタ660をpチャネル型トランジス
タとする場合には、半導体領域604に硼素(B)やアルミニウム(Al)などの導電型
を付与する不純物元素を添加して、チャネル形成領域616及び不純物領域620a、不
純物領域620bを形成すればよい。ここで、添加する導電型を付与する不純物元素の濃
度は適宜設定することができるが、トランジスタ660が高度に微細化される場合には、
その濃度を高くすることが望ましい。
なお、ゲート電極610の周囲にサイドウォール絶縁層を形成して、導電型を付与する
不純物元素が異なる濃度で添加された複数の不純物領域(例えば、サイドウォール絶縁層
と重ならない高濃度不純物領域と、サイドウォール絶縁層と重なる低濃度不純物領域)を
半導体領域604に形成しても良い。
次に、ゲート電極610、不純物領域620a及び不純物領域620bを覆うように金
属層622を形成する(図11(A)参照)。金属層622は、真空蒸着法やスパッタリ
ング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層62
2は、半導体領域604を構成する半導体材料と反応することによって低抵抗な金属化合
物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例え
ば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、金属層622と半導体領域604の表面の半導体材料とを反応
させる。これにより、不純物領域620a及び不純物領域620bに接する金属化合物領
域624a及び金属化合物領域624bが形成される(図11(A)参照)。なお、ゲー
ト電極610として多結晶シリコンなどを用いる場合には、ゲート電極610の金属層6
22と接触する部分にも、金属化合物領域が形成されることになる。上記の金属化合物領
域は十分に導電性が高められた領域である。当該金属化合物領域を形成することで、ソー
ス及びドレイン等の電気抵抗を十分に低減し、トランジスタ660の素子特性を向上させ
ることができる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることがで
きる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反
応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが
望ましい。なお、金属化合物領域624a及び金属化合物領域624bを形成した後には
、金属層622は除去する。
こうして、半導体材料を含む基板600を用いたトランジスタ660が形成される(図
11(B)参照)。このようなトランジスタ660は高速動作が可能であるという特徴を
有する。このため、トランジスタ660を用いることで、記憶素子は情報の読み出しを高
速に行うことができる。
次に、上述の工程により形成されたトランジスタ660を覆うように、絶縁層628を
形成する(図11(C)参照)。絶縁層628は、酸化シリコン、酸窒化シリコン、窒化
シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる
。特に、絶縁層628に誘電率の低い(low−k)材料を用いることで、各種電極や配
線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁
層628には、これらの材料を用いた多孔質の絶縁層を適用しても良い。多孔質の絶縁層
では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量を
さらに低減することが可能である。また、絶縁層628は、ポリイミド、アクリル等の有
機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層628を単層構
造としているが、開示する発明の一態様はこれに限定されない。絶縁層628を2層以上
の積層構造としても良い。例えば、有機絶縁材料を用いた層と無機絶縁材料を用いた層と
の積層構造としても良い。
絶縁層628に金属化合物領域624a及び金属化合物領域624bに達する開口部を
形成し、導電層を用いて電極502及び電極503を形成する。導電層は、スパッタ法を
はじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができ
る。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリ
ブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用い
ることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカ
ンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、
単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化
チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチ
タン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン
膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。
その後、トランジスタ662及び容量素子664の形成前の処理として、絶縁層628
の表面にCMP処理を施す(図11(C)参照)。CMP処理の他にエッチング処理など
を適用することも可能である。なお、トランジスタ662の特性を向上させるために絶縁
層628の表面、電極502の表面、及び電極503の表面は可能な限り平坦にしておく
ことが望ましく、例えば絶縁層628の表面は、二乗平均平方根(RMS)粗さを1nm
以下とすることが好ましい。
なお、図10及び図11を参照して説明した各工程の前後には、更に電極や配線、半導
体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁
層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した記憶素子を実
現することも可能である。
〈上部のトランジスタの作製方法〉
次に、上部トランジスタ662及び容量素子664の作製方法について説明する。図6
に示した構成に対応する作製方法を図12を参照して説明する。図7に示した構成に対応
する作製方法を図13を参照して説明する。図8に示した構成に対応する作製方法を図1
4を参照して説明する。図9に示した構成に対応する作製方法を図15を参照して説明す
る。
最初に、図6に示した構成に対応する作製方法を図12を参照して説明する。
絶縁層628、電極502及び電極503上に酸化物半導体層を形成し、当該酸化物半
導体層を選択的にエッチングして酸化物半導体層644を形成する(図12(A)参照)
酸化物半導体層644に用いる酸化物半導体としては、少なくともインジウム(In)
あるいは亜鉛(Zn)を含むことが好ましい。特にInとZnを含むことが好ましい。ま
た、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビラ
イザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビ
ライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフ
ニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(A
l)を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム
(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウ
ム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホ
ルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、
ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸
化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg
系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属
の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn
系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系
酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸
化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化
物、In−Sm−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物
、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、
In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、I
n−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−
Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn
系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−
Hf−Al−Zn系酸化物を用いることができる。
なお、ここで、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを有する酸
化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以
外の金属元素が入っていてもよい。
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)あるいはIn:G
a:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1
:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1
/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の
原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性(移動度、しきい値、ばらつき等)
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度等を適切なものとすることが好ましい。
例えば、In−Sn−Zn系酸化物では比較的容易に高い移動度が得られる。しかしな
がら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を
上げることができる。
なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b
+c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+
C=1)の酸化物の組成の近傍であるとは、a、b、cが、
(a―A)+(b―B)+(c―C)≦r
を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結
晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファ
スでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため
、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的
高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表
面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる
。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好まし
く、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好
ましくは0.1nm以下の表面上に形成するとよい。
なお、Raは、JIS B0601で定義されている中心線平均粗さを面に対して適用
できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均
した値」と表現でき、以下の式にて定義される。
なお、上記において、Sは、測定面(座標(x,y)(x,y)(x,y
)(x,y)で表される4点によって囲まれる長方形の領域)の面積を指し、Z
は測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force
Microscope)にて評価可能である。
In−Ga−Zn−O系の酸化物半導体材料の代表例としては、InGaO(ZnO
(m>0)で表記されるものがある。また、Gaに代えてMの表記を用い、InMO
(ZnO)(m>0)のように表記される酸化物半導体材料がある。ここで、Mは、
ガリウム(Ga)、アルミニウム(Al)、鉄(Fe)、ニッケル(Ni)、マンガン(
Mn)、コバルト(Co)などから選ばれた一の金属元素または複数の金属元素を示す。
例えば、Mとしては、Ga、Ga及びAl、Ga及びFe、Ga及びNi、Ga及びMn
、Ga及びCoなどを適用することができる。なお、上述の組成は結晶構造から導き出さ
れるものであり、あくまでも一例に過ぎないことを付記する。
酸化物半導体層644をスパッタ法で作製するためのターゲットとしては、In:Ga
:Zn=1:x:y(xは0以上、yは0.5以上5以下)の組成比で表されるものを用
いるのが好適である。例えば、In:Ga:Zn=1:1:1[atom比](x=1、
y=1)、(すなわち、In:Ga:ZnO=1:1:2[mol数比])
の組成比を有するターゲットなどを用いることができる。また、In:Ga:Zn=1:
1:0.5[atom比](x=1、y=0.5)の組成比を有するターゲットや、In
:Ga:Zn=1:1:2[atom比](x=1、y=2)の組成比を有するターゲッ
トや、In:Ga:Zn=1:0:1[atom比](x=0、y=1)の組成比を有す
るターゲットを用いることもできる。金属酸化物ターゲット中の金属酸化物の相対密度は
80%以上、好ましくは95%以上、更に好ましくは99.9%以上である。相対密度の
高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層644を形
成することが可能である。
また、In−Sn−Zn系酸化物を用いて酸化物半導体層644を形成することもでき
る。In−Sn−Zn系酸化物は、ITZOと呼ぶことができ、用いるターゲットの組成
比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または2
0:45:35などとなる酸化物ターゲットを用いることができる。
酸化物半導体層644の形成雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰
囲気、または、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適であ
る。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以
下(望ましくは濃度10ppb以下)にまで除去された高純度ガス雰囲気を用いるのが好
適である。
酸化物半導体層644の形成の際には、例えば、減圧状態に保たれた処理室内に被処理
物を保持し、被処理物の温度が100℃以上550℃未満、好ましくは200℃以上、4
00℃以下となるように被処理物を熱する。または、酸化物半導体層644の形成の際の
被処理物の温度は、室温(25℃±10℃)としてもよい。そして、処理室内の水分を除
去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸
化物半導体層644を形成する。被処理物を熱しながら酸化物半導体層644を形成する
ことにより、酸化物半導体層644に含まれる不純物を低減することができる。また、ス
パッタによる酸化物半導体層644の損傷を軽減することができる。処理室内の水分を除
去するためには吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、
イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ
ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排
気することで、処理室から水素や水などを除去することができるため、酸化物半導体層6
44中の不純物濃度を低減できる。
酸化物半導体層644の形成条件としては、例えば、被処理物とターゲットの間との距
離が170mm、圧力が0.4Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸
素100%)雰囲気、またはアルゴン(アルゴン100%)雰囲気、または酸素とアルゴ
ンの混合雰囲気、といった条件を適用することができる。なお、パルス直流(DC)電源
を用いると、ごみ(成膜時に形成される粉状の物質など)を低減でき、酸化物半導体層6
44の膜厚分布も均一となるため好ましい。
なお、酸化物半導体層644をスパッタ法により形成する前には、アルゴンガスを導入
してプラズマを発生させる逆スパッタを行い、形成表面(例えば絶縁層628の表面)の
付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッ
タターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させること
によってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法とし
ては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマ
を生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などに
よる雰囲気を適用してもよい。
本実施の形態では、酸化物半導体層644をIn−Ga−Zn−O系の金属酸化物ター
ゲットを用いるスパッタ法により形成することとする。また、酸化物半導体層644の膜
厚は1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3n
m以上15nm以下とすることができる。ただし、酸化物半導体材料等により適切な膜厚
は異なるから、酸化物半導体層644の膜厚は用いる材料等に応じて選択することができ
る。なお、上記のように絶縁層628の表面を可能な限り平坦にしておくことにより、厚
みの小さい酸化物半導体層644であっても、酸化物半導体層644のチャネル形成領域
に相当する部分の断面形状を平坦な形状とすることができる。酸化物半導体層644のチ
ャネル形成領域に相当する部分の断面形状を平坦な形状とすることすることにより、酸化
物半導体層644の断面形状が平坦でない場合と比較して、トランジスタ662のリーク
電流を低減することができる。
酸化物半導体層644の形成後には、酸化物半導体層644に対して熱処理(第1の熱
処理)を行うことが望ましい。この第1の熱処理によって酸化物半導体層644中の、過
剰な水素(水や水酸基を含む)を除去することができる。第1の熱処理の温度は、例えば
、300℃以上550℃未満、好ましくは400℃以上500℃以下とする。
第1の熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰
囲気下、450℃、1時間の条件で行うことができる。この間、酸化物半導体層は大気に
触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻
射によって、被処理物を加熱する装置を用いても良い。例えば、GRTA(Gas Ra
pid Thermal Anneal)装置、LRTA(Lamp Rapid Th
ermal Anneal)装置等のRTA(Rapid Thermal Annea
l)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドラン
プ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラ
ンプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である
。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴ
ンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性ガス
が用いられる。
例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数
分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよ
い。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱
温度を超える温度条件であっても適用が可能となる。
なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲
気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥
準位を低減することができるためである。更に当該熱処理によって、酸化物半導体層64
4が酸素を過剰に含む状態とすることが望ましい。過剰に含まれる酸素は酸化物半導体層
644の格子間に存在する。なお、不活性ガス雰囲気としては、窒素、または希ガス(ヘ
リウム、ネオン、アルゴン等)を主成分とする雰囲気であって、水、水素などが含まれな
い雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネ
オン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは7N(
99.99999%)以上(すなわち、不純物濃度が1ppm以下、好ましくは0.1p
pm以下)とする。
ところで、上述の熱処理(第1の熱処理)には水素や水などを除去する効果があるから
、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。このような熱処
理は、酸化物半導体層の形成後や後に形成するゲート絶縁層646の形成後、ゲート電極
648の形成後、などのタイミングにおいて行うことも可能である。また、このような熱
処理は、一回に限らず複数回行っても良い。
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにお
いて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが
好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液につ
いては被エッチング材料に応じて適宜選択することができる。
次いで、酸化物半導体層644上に導電層を形成し、当該導電層を選択的にエッチング
して、電極642a、電極642b、電極504を形成する(図12(B)参照)。なお
、電極642aは電極503と接続するように設けられる。電極504は電極502と接
するように設けられる。
導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を
用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅
、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素
を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベ
リリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を
用いてもよい。
導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チ
タン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニ
ウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層
構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。
なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、端部にテーパー形
状を有する電極642a、電極642bへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物と
しては酸化インジウム(In)、酸化スズ(SnO)、酸化亜鉛(ZnO)、酸
化インジウム酸化スズ(In−SnO、ITOと略記する場合がある)、酸化イ
ンジウム酸化亜鉛(In−ZnO)、または、これらの金属酸化物材料にシリコン
若しくは酸化シリコンを含有させたものを用いることができる。
なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用い
て行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適
である。また、形成される電極642a、及び電極642bの端部がテーパー形状となる
ように行っても良い。テーパー角は、例えば、30°以上60°以下とすることができる
上部のトランジスタ662のチャネル長(L)は、電極642a、及び電極642bの
下端部の間隔によって決定される。なお、チャネル長(L)が25nm未満のトランジス
タを形成する場合に用いるマスクを形成するための露光を行う際には、数nm〜数10n
mと波長の短い超紫外線(Extreme Ultraviolet)を用いるのが望ま
しい。超紫外線による露光は解像度が高く焦点深度も大きい。従って、トランジスタ66
2のチャネル長(L)を、2μm未満、好ましくは10nm以上350nm(0.35μ
m)以下とすることも可能であり、回路の動作速度を高めることが可能である。
また、電極642bは容量素子664の一対の電極のうち一方の電極となる。
なお、絶縁層628の上には、トランジスタ662の下地として機能する絶縁層を設け
ても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。
次に、電極642a、電極642b、電極504、酸化物半導体層644を覆うように
ゲート絶縁層646を形成する(図12(C)参照)。
ゲート絶縁層646は、CVD法やスパッタ法等を用いて形成することができる。ゲー
ト絶縁層646は、酸化物半導体層644に接することになるから、水素が十分に低減さ
れた方法によって形成するのが望ましい。また、ゲート絶縁層646は、酸化シリコン、
窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸
化イットリウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が
添加されたハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加さ
れたハフニウムアルミネート(HfAlxOy(x>0、y>0))、などを含むように
形成するのが好適である。ゲート絶縁層646は、単層構造としても良いし、積層構造と
しても良い。また、ゲート絶縁層646の厚さは特に限定されないが、記憶素子を微細化
する場合にはゲート絶縁層646を薄くするのが望ましい。例えば、ゲート絶縁層646
として酸化シリコンを用いる場合には、ゲート絶縁層646の厚さは1nm以上100n
m以下、好ましくは10nm以上50nm以下とすることができる。
上述のように、ゲート絶縁層646を薄くすると、トンネル効果などに起因するトラン
ジスタ662のゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート
絶縁層646に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケ
ート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(
HfSixOy(x>0、y>0))、窒素が添加されたハフニウムアルミネート(Hf
AlxOy(x>0、y>0))、などの高誘電率(high−k)材料を用いると良い
。high−k材料をゲート絶縁層646に用いることで、電気的特性を確保しつつ、ゲ
ートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウ
ムは比誘電率が15程度であり、酸化シリコンの比誘電率の3〜4と比較して非常に大き
な値を有している。このような材料を用いることにより、酸化シリコン換算で15nm未
満、好ましくは2nm以上10nm以下のゲート絶縁層646を実現することも容易にな
る。なお、high−k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコ
ン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としても
よい。
ゲート絶縁層646の形成後には、酸素雰囲気下で第2の熱処理を行うのが望ましい。
熱処理の温度は、200℃以上450℃以下、望ましくは250℃以上350℃以下であ
る。第2の熱処理を行うことによって、酸化物半導体層644に酸素を供給する。
なお、本実施の形態では、ゲート絶縁層646の形成後に第2の熱処理を行っているが
、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極648の形成後
に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良
いし、第1の熱処理に第2の熱処理を兼ねさせても良い。
また、酸素雰囲気下で第2の熱処理を行う代わりに、酸化物半導体層644に隣接する
絶縁層(例えば、ゲート絶縁層646)として酸素を含む層を形成した後、窒素雰囲気下
等で熱処理を行うことによって、当該絶縁層から酸化物半導体層644に酸素を供給して
もよい。
また、酸素雰囲気下で第2の熱処理を行う代わりに、ドーピングによって酸化物半導体
層644に酸素を添加してもよい。
以上のように、脱水化処理、脱水素化処理を行った後に、酸化物半導体層644に酸素
を供給することによって、酸化物半導体層644中の酸素欠損に起因するエネルギーギャ
ップ中の欠陥準位を低減することができる。なお、酸化物半導体層644が酸素を過剰に
含む状態とすることが望ましい。過剰に含まれる酸素は酸化物半導体層644の格子間に
存在する。
また、ゲート絶縁層646は容量素子664の誘電体層となる。
なお、酸化物半導体層644に接する絶縁層(例えば図6及び図7に示した構成では、
当該絶縁層は、ゲート絶縁層646と、絶縁層628であり、図8及び図9に示した構成
では、ゲート絶縁層646と、絶縁層650である。)は、第13族元素及び酸素を含む
絶縁材料を用いることが好ましい。酸化物半導体材料には第13族元素を含むものが多く
、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体に接
する絶縁層に用いることで、酸化物半導体との界面の状態を良好に保つことができる。
第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むこと
を意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミ
ニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸
化アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(
原子%)が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量(原子%
)がアルミニウムの含有量(原子%)以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層644に接して絶縁層を形成する場合に、
当該絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層644と絶縁層の界
面特性を良好に保つことができる。例えば、酸化物半導体層644と酸化ガリウムを含む
絶縁層とを接して設けることにより、酸化物半導体層644と絶縁層の界面における水素
のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ
族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニ
ウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは
、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半
導体層644への水の侵入防止という点においても好ましい。
また、酸化物半導体層644に接する絶縁層はその一部の領域または全領域を、酸素雰
囲気下による熱処理や酸素ドープなどにより、絶縁層を構成する絶縁材料の化学量論的組
成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加す
ることをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加す
ることを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバ
ルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法また
はイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体層644に接する絶縁層として酸化ガリウムを用いた場合、酸素
雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa
(X=3+α、0<α<1)とすることができる。
また、酸化物半導体層644に接する絶縁層として酸化アルミニウムを用いた場合、酸
素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をA
(X=3+α、0<α<1)とすることができる。
また、酸化物半導体層644に接する絶縁層として酸化ガリウムアルミニウム(酸化ア
ルミニウムガリウム)を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うこ
とにより、酸化ガリウムアルミニウム(酸化アルミニウムガリウム)の組成をGaAl
2−X3+α(0<X<2、0<α<1)とすることができる。
酸素ドープ処理を行うことにより、構成する絶縁材料の化学量論的組成比より酸素が多
い領域を有する絶縁層を形成することができる。このような絶縁層と酸化物半導体層が接
することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中
、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層
をi型化またはi型に限りなく近い酸化物半導体とすることができる。
なお、構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層は、酸
化物半導体層644に接する絶縁層のうち、上層に位置する絶縁層または下層に位置する
絶縁層のうち、どちらか一方のみに用いても良いが、両方の絶縁層に用いる方が好ましい
。構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層を、酸化物半
導体層644に接する絶縁層のうち、上層及び下層に位置する絶縁層に用い、酸化物半導
体層644を挟む構成とすることで、上記効果をより高めることができる。
また、酸化物半導体層644の上層または下層に用いる絶縁層は、上層と下層で同じ構
成元素を有する絶縁層としても良いし、異なる構成元素を有する絶縁層としても良い。例
えば、上層と下層とも、組成がGa(X=3+α、0<α<1)の酸化ガリウムと
しても良いし、上層と下層の一方を組成がGa(X=3+α、0<α<1)の酸化
ガリウムとし、他方を組成がAl(X=3+α、0<α<1)の酸化アルミニウム
としても良い。
また、酸化物半導体層644に接する絶縁層は、構成する絶縁材料の化学量論的組成比
より酸素が多い領域を有する絶縁層の積層としても良い。例えば、酸化物半導体層644
の上層に組成がGa(X=3+α、0<α<1)の酸化ガリウムを形成し、その上
に組成がGaAl2−X3+α(0<X<2、0<α<1)の酸化ガリウムアルミニ
ウム(酸化アルミニウムガリウム)を形成してもよい。なお、酸化物半導体層644の下
層を、構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層と
しても良いし、酸化物半導体層644の上層及び下層の両方を、構成する絶縁材料の化学
量論的組成比より酸素が多い領域を有する絶縁層の積層としても良い。
次に、ゲート絶縁層646上にゲート電極648及び電極649を形成する(図12(
C)参照)。
ゲート電極648及び電極649は、ゲート絶縁層646上に導電層を形成した後に、
当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極6
48及び電極649となる導電層は、スパッタ法をはじめとするPVD法や、プラズマC
VD法などのCVD法を用いて形成することができる。材料等の詳細は、電極642aま
たは電極642bなどの場合と同様であり、これらの記載を参酌できる。
また、電極649は容量素子664の一対の電極のうちの他方の電極となる。
以上により、高純度化された酸化物半導体層644を用いたトランジスタ662と、容
量素子664とが完成する(図12(C)参照)。上述した作製方法により、酸化物半導
体層644は水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠
乏に起因するエネルギーギャップ中の欠陥準位が低減される。こうして作製された酸化物
半導体層644は、i型化(真性化)または実質的にi型化されており、このような酸化
物半導体層644をチャネル形成領域に用いることで、極めて優れたオフ電流特性のトラ
ンジスタ662を得ることができる。
次に、ゲート絶縁層646、ゲート電極648、及び電極649上に、絶縁層650及
び絶縁層654を形成する(図12(D)参照)。絶縁層650及び絶縁層654は、P
VD法やCVD法などを用いて形成することができる。また、絶縁層650及び絶縁層6
54は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニ
ウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。
なお、絶縁層654には、誘電率の低い材料や、誘電率の低い構造(多孔質の構造など
)を用いることが望ましい。絶縁層654の誘電率を低くすることにより、配線や電極な
どの間に生じる容量を低減し、動作の高速化を図ることができるためである。
なお、絶縁層654は、その表面が平坦になるように形成することが望ましい。表面が
平坦になるように絶縁層654を形成することで、記憶素子を微細化した場合などにおい
ても、絶縁層654上に、電極や配線などを好適に形成することができるためである。な
お、絶縁層654の平坦化は、CMP(化学的機械的研磨)などの方法を用いて行うこと
ができる。
次に、絶縁層650及び絶縁層654に、電極504に達する開口部501を形成する
。その後、配線658を形成する(図12(D)参照)。配線658は、スパッタ法をは
じめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、
当該導電層をエッチング加工することによって形成される。また、導電層の材料としては
、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれ
た元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシ
ウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを
複数組み合わせた材料を用いてもよい。詳細は、電極642a、電極642bなどと同様
である。なお、開口部501において電極を形成し、当該電極と接するように配線658
を形成しても良い。
以上の工程より、図6に示すような構成の記憶素子を作製することができる。
次に、図7に示した構成に対応する作製方法を図13を参照して説明する。
図12に示した作製方法と図13に示した作製方法とでは、酸化物半導体層644と電
極642の作製方法が異なる。図13に示した作製方法において、酸化物半導体層644
と電極642の作製方法以外の作製方法は図12に示した作製方法と同様であるため説明
は省略する。
電極502、電極503及び絶縁層628上に導電層を形成し、当該導電層を選択的に
エッチングして、電極642a、電極642b、電極504を形成する(図13(A)参
照)。当該導電層は、図12に示した作製方法において、電極642a、電極642b、
電極504を形成するために用いた導電層と同様の材料とし、同様の方法で作製すること
ができるので説明は省略する。
次いで、電極642a、電極642b、電極504上に酸化物半導体層644を形成す
る(図13(B)参照)。酸化物半導体層644は、図12に示した作製方法において酸
化物半導体層644を形成するために用いた酸化物半導体層と同様の材料とし、同様の方
法で作製することができるので説明は省略する。
次に、電極642a、電極642b、電極504、酸化物半導体層644を覆うように
ゲート絶縁層646を形成する(図13(C)参照)。これ以降の作製工程は図12で示
した工程と同様であるため説明は省略する。
以上の工程より、図7に示すような構成の記憶素子を作製することができる。
次に、図8に示した構成に対応する作製方法を図14を参照して説明する。
図12に示した作製方法と図14に示した作製方法とでは、ゲート電極648、電極6
49、電極504、ゲート絶縁層646の作製方法が異なる。図14に示した作製方法に
おいて、それ以外の作製方法以外の作製方法は図12に示した作製方法と同様であるため
説明は省略する。
電極502、電極503及び絶縁層628上に導電層を形成し、当該導電層を選択的に
エッチングして、ゲート電極648、電極649、電極504を形成する(図14(A)
参照)。当該導電層は、図12に示した作製方法において、ゲート電極648、電極64
9を形成するために用いた導電層と同様の材料とし、同様の方法で作製することができる
ので説明は省略する。
次いで、ゲート電極648、電極649、電極504を覆うようにゲート絶縁層646
を形成する(図14(B)参照)。ゲート絶縁層646は図12に示した作製方法におい
てゲート絶縁層646を形成するために用いた材料と同様の材料を用いて、同様の方法で
作製することができるので説明は省略する。
次いで、ゲート絶縁層646上に、酸化物半導体層644を形成する(図14(B)参
照)。酸化物半導体層644は、図12に示した作製方法において酸化物半導体層644
を形成するために用いた酸化物半導体層と同様の材料とし、同様の方法で作製することが
できるので説明は省略する。
次に、酸化物半導体層644上に導電層を形成し、当該導電層を選択的にエッチングし
て、電極642a、電極642bを形成する(図14(C)参照)。当該導電層は、図1
2に示した作製方法において、電極642a、電極642bを形成するために用いた導電
層と同様の材料とし、同様の方法で作製することができるので説明は省略する。
これ以降の作製工程は図12で示した工程と同様であるため説明は省略する。
以上の工程より、図8に示すような構成の記憶素子を作製することができる。
次に、図9に示した構成に対応する作製方法を図15を参照して説明する。
図14に示した作製方法と図15に示した作製方法とでは、酸化物半導体層644と電
極642の作製方法が異なる。図15に示した作製方法において、酸化物半導体層644
と電極642の作製方法以外の作製方法は図14に示した作製方法と同様であるため説明
は省略する。
ゲート絶縁層646上に、導電層を形成し、当該導電層を選択的にエッチングして、電
極642a、電極642bを形成する(図15(B)参照)。当該導電層は、図14に示
した作製方法において、電極642a、電極642bを形成するために用いた導電層と同
様の材料とし、同様の方法で作製することができるので説明は省略する。
次いで、電極642a、電極642b上に酸化物半導体層644を形成する(図15(
C)参照)。酸化物半導体層644は、図14に示した作製方法において酸化物半導体層
644を形成するために用いた酸化物半導体層と同様の材料とし、同様の方法で作製する
ことができるので説明は省略する。
これ以降の作製工程は図14で示した工程と同様であるため説明は省略する。
以上の工程より、図9に示すような構成の記憶素子を作製することができる。
なお、図12乃至図15を参照して説明した各工程の前後には、更に電極や配線、半導
体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁
層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した記憶素子を実
現することも可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
(実施の形態7)
トランジスタ662の酸化物半導体層644の一形態を、図16を用いて説明する。
本実施の形態の酸化物半導体層は、第1の結晶性酸化物半導体層上に第1の結晶性酸化
物半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造である。
絶縁層628上に絶縁層437を形成する。本実施の形態では、絶縁層437は、PC
VD法またはスパッタリング法を用いて形成された50nm以上600nm以下の膜厚の
酸化物絶縁層とする。当該酸化物絶縁層としては、酸化シリコン膜、酸化ガリウム膜、酸
化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリ
コン膜から選ばれた一層またはこれらの積層を用いることができる。
次に、絶縁層437上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成す
る。第1の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法に
よる成膜時における基板温度は200℃以上400℃以下とする。
本実施の形態では、酸化物半導体用ターゲット(In−Ga−Zn−O系酸化物半導体
用ターゲット(In:Ga:ZnO=1:1:2[mol数比])を用いて
、基板とターゲットの間との距離を170mm、基板温度250℃、圧力0.4Pa、直
流(DC)電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で
膜厚5nmの第1の酸化物半導体膜を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処
理を行う。第1の加熱処理の温度は、400℃以上750℃以下とする。第1の加熱処理
によって第1の結晶性酸化物半導体層450aを形成する(図16(A)参照)。
成膜時の基板温度や第1の加熱処理の温度にもよるが、第1の加熱処理によって、膜表
面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、C軸配向した結晶が得
られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形を
なす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成
され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から
内部、そして内部から底部と結晶成長が進行する。
第1の加熱処理によって、酸化物絶縁層である絶縁層437中の酸素を第1の結晶性酸
化物半導体層450aとの界面またはその近傍(界面からプラスマイナス5nm)に拡散
させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。
次いで、第1の結晶性酸化物半導体層450a上に10nmよりも厚い第2の酸化物半
導体膜を形成する。第2の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜
時における基板温度は200℃以上400℃以下とする。成膜時における基板温度を20
0℃以上400℃以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して
成膜する第2の酸化物半導体膜にプリカーサの整列が起きる。
本実施の形態では、酸化物半導体用ターゲット(In−Ga−Zn−O系酸化物半導体
用ターゲット(In:Ga:ZnO=1:1:2[mol数比])を用いて
、基板とターゲットの間との距離を170mm、基板温度400℃、圧力0.4Pa、直
流(DC)電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で
膜厚25nmの第2の酸化物半導体膜を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第2の加熱処
理を行う。第2の加熱処理の温度は、400℃以上750℃以下とする。第2の加熱処理
によって第2の結晶性酸化物半導体層450bを形成する(図16(B)参照)。第2の
加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うこと
ができる。第2の加熱処理によって、第1の結晶性酸化物半導体層450aを核として膜
厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層450bが
形成される。
また、絶縁層437の形成から第2の加熱処理までの工程を大気に触れることなく連続
的に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素及
び水分をほとんど含まない雰囲気(不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など)下
に制御することが好ましく、例えば、露点−40℃以下、好ましくは露点−50℃以下の
乾燥窒素雰囲気とする。
次いで、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450b
からなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層4
53を形成する(図16(C)参照)。図では、第1の結晶性酸化物半導体層450aと
第2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明して
いるが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図
示している。
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、
当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは
、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェッ
ト法などの方法を用いてマスクを形成しても良い。
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングで
もよい。もちろん、これらを組み合わせて用いてもよい。
また、上記作製方法により、得られる第1の結晶性酸化物半導体層及び第2の結晶性酸化
物半導体層は、C軸配向を有していることを特徴の一つとしている。ただし、第1の結晶
性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造
でもない構造であり、C軸配向を有した結晶(C Axis Aligned Crys
tal; CAACとも呼ぶ)を含む酸化物を有する。なお、第1の結晶性酸化物半導体
層及び第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。
なお、第1及び第2の結晶性酸化物半導体層は、上述の実施の形態において示した酸化
物半導体によって形成することができる。
また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構
造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を
形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造として
もよい。
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層453を、図6乃
至図9に示した酸化物半導体層644として用いることができる。
また、酸化物半導体層644として本実施の形態の酸化物半導体積層を用いたトランジ
スタにおいては、電流は、主として酸化物半導体積層の界面を流れるトランジスタ構造で
あるため、トランジスタに光照射が行われ、またはBTストレスが与えられても、トラン
ジスタ特性の劣化は抑制される、または低減される。
酸化物半導体層453のような第1の結晶性酸化物半導体層と第2の結晶性酸化物半導
体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の
高いトランジスタを実現できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。
(実施の形態8)
本実施の形態では、c軸配向し、かつab面、表面または界面の方向から見て三角形状
または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素
原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なる(c軸を
中心に回転した)結晶(CAAC:C Axis Aligned Crystalとも
いう。)を含む酸化物について説明する。
CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から
見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直
な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む
酸化物をいう。
CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、C
AACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を
明確に判別できないこともある。
CAACに酸素が含まれている場合、酸素の一部は窒素で置換されてもよい。また、C
AACを構成する個々の結晶部分のc軸は一定の方向(例えば、CAACを支持する基板
面、CAACの表面などに垂直な方向)に揃っていてもよい。または、CAACを構成す
る個々の結晶部分のab面の法線は一定の方向(例えば、CAACを支持する基板面、C
AACの表面などに垂直な方向)を向いていてもよい。
CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であ
ったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であっ
たりする。
このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直
な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察
すると金属原子または金属原子および酸素原子(または窒素原子)の層状配列が認められ
る結晶を挙げることもできる。
CAACに含まれる結晶構造の一例について図19乃至図21を用いて詳細に説明する
。なお、特に断りがない限り、図19乃至図21は上方向をc軸方向とし、c軸方向と直
交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合
の上半分、下半分をいう。また、図19において、丸で囲まれたOは4配位のOを示し、
二重丸で囲まれたOは3配位のOを示す。
図19(A)に、1個の6配位のInと、Inに近接の6個の4配位の酸素原子(以下
4配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素
原子のみ示した構造を小グループと呼ぶ。図19(A)の構造は、八面体構造をとるが、
簡単のため平面構造で示している。なお、図19(A)の上半分および下半分にはそれぞ
れ3個ずつ4配位のOがある。図19(A)に示す小グループは電荷が0である。
図19(B)に、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子(以下
3配位のO)と、近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いず
れもab面に存在する。図19(B)の上半分および下半分にはそれぞれ1個ずつ4配位
のOがある。また、Inも5配位をとるため、図19(B)に示す構造をとりうる。図1
9(B)に示す小グループは電荷が0である。
図19(C)に、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する
構造を示す。図19(C)の上半分には1個の4配位のOがあり、下半分には3個の4配
位のOがある。または、図19(C)の上半分に3個の4配位のOがあり、下半分に1個
の4配位のOがあってもよい。図19(C)に示す小グループは電荷が0である。
図19(D)に、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する
構造を示す。図19(D)の上半分には3個の4配位のOがあり、下半分には3個の4配
位のOがある。図19(D)に示す小グループは電荷が+1となる。
図19(E)に、2個のZnを含む小グループを示す。図19(E)の上半分には1個
の4配位のOがあり、下半分には1個の4配位のOがある。図19(E)に示す小グルー
プは電荷が−1となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体
を大グループ(ユニットセルともいう。)と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図19(A)に示
す6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の
3個のOは上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のO
は下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する
。4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のO
は上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のO
の数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4
配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、
下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従っ
て、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のO
の数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができ
る。例えば、6配位の金属原子(InまたはSn)が上半分の4配位のOを介して結合す
る場合、4配位のOが3個であるため、5配位の金属原子(GaまたはIn)、または4
配位の金属原子(Zn)いずれかと結合することになる。
これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する
。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合し
て中グループを構成する。
図20(A)に、In−Sn−Zn−O系の層構造を構成する中グループのモデル図を
示す。図20(B)に、3つの中グループで構成される大グループを示す。なお、図20
(C)は、図20(B)の層構造をc軸方向から観察した場合の原子配列を示す。
図20(A)においては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示
し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸
枠の3として示している。同様に、図20(A)において、Inの上半分および下半分に
はそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図2
0(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOが
あるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZ
nとを示している。
図20(A)において、In−Sn−Zn−O系の層構造を構成する中グループは、上
から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ
上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがある
Znと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半
分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn
2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して
4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中
グループが複数結合して大グループを構成する。
ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ−0.
667、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(
4配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従
って、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成す
るためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図
19(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含
む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消さ
れるため、層構造の合計の電荷を0とすることができる。
具体的には、図20(B)に示した大グループが繰り返されることで、In−Sn−Z
n−O系の結晶(InSnZn)を得ることができる。なお、得られるIn−S
n−Zn−O系の層構造は、InSnZn(ZnO)(mは0または自然数。
)とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物や、
三元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する。)、In
−Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−
Al−Zn系酸化物や、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−
Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−P
m−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd
−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−
Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Z
n系酸化物、In−Lu−Zn系酸化物や、二元系金属の酸化物であるIn−Zn系酸化
物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化
物、In−Mg系酸化物や、In−Ga系酸化物などを用いた場合も同様である。
例えば、図21(A)に、In−Ga−Zn−O系の層構造を構成する中グループのモ
デル図を示す。
図21(A)において、In−Ga−Zn−O系の層構造を構成する中グループは、上
から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半
分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1
個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを
介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である
。この中グループが複数結合して大グループを構成する。
図21(B)に3つの中グループで構成される大グループを示す。なお、図21(C)
は、図21(B)の層構造をc軸方向から観察した場合の原子配列を示している。
ここで、In(6配位または5配位)、Zn(4配位)、Ga(5配位)の電荷は、そ
れぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループ
は、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの
合計の電荷は常に0となる。
また、In−Ga−Zn−O系の層構造を構成する中グループは、図21(A)に示し
た中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた
大グループも取りうる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。
(実施の形態9)
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度
は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因とし
ては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデ
ルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き
出せる。
半導体本来の移動度をμ、測定される電界効果移動度をμとし、半導体中に何らかの
ポテンシャル障壁(粒界等)が存在すると仮定すると、以下の式で表現できる。
ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度であ
る。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルで
は、以下の式で表される。
ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体
の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当た
りの容量、Vはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半
導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Iは、以下の式となる。
ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである
。また、Vはドレイン電圧である。
上式の両辺をVで割り、更に両辺の対数を取ると、以下のようになる。
数5の右辺はVの関数である。この式からわかるように、縦軸をln(I/V
、横軸を1/Vとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度
Nが求められる。すなわち、トランジスタのI―V特性から、欠陥密度を評価できる
。酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比率が、
In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm程度である
このようにして求めた欠陥密度等をもとに数2および数3よりμ=120cm/Vs
が導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は35cm/V
s程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半
導体の移動度μは120cm/Vsとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によ
ってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離
れた場所における移動度μは、以下の式で表される。
ここで、Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果
より求めることができ、上記の測定結果からは、B=4.75×10cm/s、G=1
0nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる
)と数6の第2項が増加するため、移動度μは低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動
度μを計算した結果を図22に示す。なお、計算にはシノプシス社製デバイスシミュレ
ーションソフト、Sentaurus Deviceを使用し、酸化物半導体のバンドギ
ャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト
、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定
して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6
電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電
率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧V
0.1Vである。
図22で示されるように、ゲート電圧1V強で移動度100cm/Vs以上のピーク
をつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する
。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること(A
tomic Layer Flatness)が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の
特性を計算した結果を図23乃至図25に示す。なお、計算に用いたトランジスタの断面
構造を図26に示す。図26に示すトランジスタは酸化物半導体層にnの導電型を呈す
る半導体領域8103aおよび半導体領域8103cを有する。半導体領域8103aお
よび半導体領域8103cの抵抗率は2×10−3Ωcmとする。
図26(A)に示すトランジスタは、下地絶縁層8101と、下地絶縁層8101に埋
め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物8102の上に形
成される。トランジスタは半導体領域8103a、半導体領域8103cと、それらに挟
まれ、チャネル形成領域となる真性の半導体領域8103bと、ゲート電極8105を有
する。ゲート電極8105の幅を33nmとする。
ゲート電極8105と半導体領域8103bの間には、ゲート絶縁層8104を有し、ま
た、ゲート電極8105の両側面には側壁絶縁物8106aおよび側壁絶縁物8106b
、ゲート電極8105の上部には、ゲート電極8105と他の配線との短絡を防止するた
めの絶縁物8107を有する。側壁絶縁物の幅は5nmとする。また、半導体領域810
3aおよび半導体領域8103cに接して、ソース8108aおよびドレイン8108b
を有する。なお、このトランジスタにおけるチャネル幅を40nmとする。
図26(B)に示すトランジスタは、下地絶縁層8101と、酸化アルミニウムよりな
る埋め込み絶縁物8102の上に形成され、半導体領域8103a、半導体領域8103
cと、それらに挟まれた真性の半導体領域8103bと、幅33nmのゲート電極810
5とゲート絶縁層8104と側壁絶縁物8106aおよび側壁絶縁物8106bと絶縁物
8107とソース8108aおよびドレイン8108bを有する点で図26(A)に示す
トランジスタと同じである。
図26(A)に示すトランジスタと図26(B)に示すトランジスタの相違点は、側壁
絶縁物8106aおよび側壁絶縁物8106bの下の半導体領域の導電型である。図26
(A)に示すトランジスタでは、側壁絶縁物8106aおよび側壁絶縁物8106bの下
の半導体領域はnの導電型を呈する半導体領域8103aおよび半導体領域8103c
であるが、図26(B)に示すトランジスタでは、真性の半導体領域8103bである。
すなわち、図26(B)に示す半導体層において、半導体領域8103a(半導体領域8
103c)とゲート電極8105がLoffだけ重ならない領域ができている。この領域
をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように
、オフセット長は、側壁絶縁物8106a(側壁絶縁物8106b)の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバ
イスシミュレーションソフト、Sentaurus Deviceを使用した。図23は
、図26(A)に示される構造のトランジスタのドレイン電流(I、実線)および移動
度(μ、点線)のゲート電圧(V、ゲートとソースの電位差)依存性を示す。ドレイン
電流Iは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、移動度μはドレ
イン電圧を+0.1Vとして計算したものである。
図23(A)はゲート絶縁層の厚さを15nmとしたものであり、図23(B)は10
nmとしたものであり、図23(C)は5nmとしたものである。ゲート絶縁層が薄くな
るほど、特にオフ状態でのドレイン電流I(オフ電流)が顕著に低下する。一方、移動
度μのピーク値やオン状態でのドレイン電流I(オン電流)には目立った変化が無い。
ゲート電圧1V前後で、ドレイン電流は記憶素子等で必要とされる10μAを超えること
が示された。
図24は、図26(B)に示される構造のトランジスタで、オフセット長Loffを5
nmとしたもののドレイン電流I(実線)および移動度μ(点線)のゲート電圧V
存性を示す。ドレイン電流Iは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧
を+0.1Vとして計算したものである。図24(A)はゲート絶縁層の厚さを15nm
としたものであり、図24(B)は10nmとしたものであり、図24(C)は5nmと
したものである。
また、図25は、図26(B)に示される構造のトランジスタで、オフセット長Lof
fを15nmとしたもののドレイン電流I(実線)および移動度μ(点線)のゲート電
圧依存性を示す。ドレイン電流Iは、ドレイン電圧を+1Vとし、移動度μはドレイン
電圧を+0.1Vとして計算したものである。図25(A)はゲート絶縁層の厚さを15
nmとしたものであり、図25(B)は10nmとしたものであり、図25(C)は5n
mとしたものである。
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピ
ーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図23では80cm/Vs程度であるが、図24では6
0cm/Vs程度、図25では40cm/Vs程度と、オフセット長Loffが増加
するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長
Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかであ
る。また、いずれもゲート電圧1V前後で、ドレイン電流は記憶素子等で必要とされる1
0μAを超えることが示された。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。
(実施の形態10)
本実施の形態は、酸化物半導体層にチャネルが形成されるトランジスタの一例として、
In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタに
ついて、より詳細に説明する。In、Sn、Znを主成分とする酸化物半導体層にチャネ
ルが形成されるトランジスタは、該酸化物半導体層となる酸化物半導体膜を形成する際に
基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで
良好な特性を得ることができる。なお、主成分とは組成比で5atomic%以上含まれ
る元素をいう。
In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱するこ
とで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジス
タのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図27(A)〜(C)は、In、Sn、Znを主成分とし、チャネル長Lが3
μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁層
を用いたトランジスタの特性である。なお、Vは10Vとした。
図27(A)は基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成
分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移
動度は18.8cm/Vsecが得られている。一方、基板を意図的に加熱してIn、
Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させること
が可能となる。図27(B)は基板を200℃に加熱してIn、Sn、Znを主成分とす
る酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.
2cm/Vsecが得られている。
電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱
処理をすることによって、さらに高めることができる。図27(C)は、In、Sn、Z
nを主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱
処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm
Vsecが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り
込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、
酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよ
うに電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱
水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるた
めとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化
を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には1
00cm/Vsecを超える電界効果移動度を実現することも可能になると推定される
In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該
酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又は
その後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再
結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電
界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与し
ている。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物
半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトして
しまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた
場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトラ
ンジスタがノーマリ・オフとなる方向に動き、このような傾向は図27(A)と図27(
B)の対比からも確認することができる。
なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御すること
が可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタの
ノーマリ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Z
n=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、150℃以上、好ましくは200℃以上
、より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトラン
ジスタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバ
イアス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150
℃、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0
V未満を得ることができる。
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650℃の加熱処
理を行った試料2のトランジスタに対してBT試験を行った。
まず基板温度を25℃とし、Vdsを10Vとし、トランジスタのV−I特性の測
定を行った。なお、Vdsはドレイン電圧(ドレインとソースの電位差)を示す。次に、
基板温度を150℃とし、Vdsを0.1Vとした。次に、ゲート絶縁層に印加される電
界強度が2MV/cmとなるようにVに20Vを印加し、そのまま1時間保持した。次
に、Vを0Vとした。次に、基板温度25℃とし、Vdsを10Vとし、トランジスタ
のV−I測定を行った。これをプラスBT試験と呼ぶ。
同様に、まず基板温度を25℃とし、Vdsを10Vとし、トランジスタのV−I
特性の測定を行った。次に、基板温度を150℃とし、Vdsを0.1Vとした。次に、
ゲート絶縁層に印加される電界強度が−2MV/cmとなるようにVgsに−20Vを印
加し、そのまま1時間保持した。次に、Vを0Vとした。次に、基板温度25℃とし、
dsを10Vとし、トランジスタのV−I測定を行った。これをマイナスBT試験
と呼ぶ。
試料1のプラスBT試験の結果を図28(A)に、マイナスBT試験の結果を図28(
B)に示す。また、試料2のプラスBT試験の結果を図29(A)に、マイナスBT試験
の結果を図29(B)に示す。
試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞ
れ1.80Vおよび−0.42Vであった。また、試料2のプラスBT試験およびマイナ
スBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった
。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、
信頼性が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減
圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・
脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めるこ
とができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体
膜に注入する方法を適用しても良い。
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生
成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより
、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸
素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm以上2×1
20/cm以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませる
ことができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすること
で、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=
1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸
化物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパ
タンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させ
ることができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X
線回折により明確な回折ピークを観測することができる。
実際に、In−Sn−Zn−O膜のXRD分析を行った。XRD分析には、Bruke
r AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法
で測定した。
XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび
試料Bの作製方法を説明する。
脱水素化処理済みの石英基板上にIn−Sn−Zn−O膜を100nmの厚さで成膜し
た。
In−Sn−Zn−O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100W
(DC)として成膜した。ターゲットは、原子数比で、In:Sn:Zn=1:1:1の
In−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とし
た。このようにして作製した試料を試料Aとした。
次に、試料Aと同様の方法で作製した試料に対し加熱処理を650℃の温度で行った。
加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気
でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
図30に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピー
クが観測されなかったが、試料Bでは、2θが35deg近傍および37deg〜38d
egに結晶由来のピークが観測された。
このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱す
ること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることが
できる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜
中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物
半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それに
よってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化され
ることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値
の単位は、チャネル幅1μmあたりの電流値を示す。
図31に、トランジスタのオフ電流と測定時の基板温度(絶対温度)の逆数との関係を
示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(1000
/T)を横軸としている。
具体的には、図31に示すように、基板温度が125℃の場合には1aA/μm(1×
10−18A/μm)以下、85℃の場合には100zA/μm(1×10−19A/μ
m)以下、室温(27℃)の場合には1zA/μm(1×10−21A/μm)以下にす
ることができる。好ましくは、125℃において0.1aA/μm(1×10−19A/
μm)以下に、85℃において10zA/μm(1×10−20A/μm)以下に、室温
において0.1zA/μm(1×10−22A/μm)以下にすることができる。これら
のオフ電流値は、Siを半導体膜として用いたトランジスタに比べて、極めて低いもので
あることは明らかである。
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外
部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図
ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃
以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの
不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい
。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去する
ことができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度
が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体膜成膜後に650℃の加熱処理を行った試料Bを用いたトランジス
タにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lo
vが0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は−4
0℃、−25℃、25℃、75℃、125℃および150℃で行った。ここで、トランジ
スタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜
に対する一対の電極のはみ出しをdWと呼ぶ。
図32に、I(実線)および電界効果移動度(点線)のV依存性を示す。また、図
33(A)に基板温度としきい値電圧の関係を、図33(B)に基板温度と電界効果移動
度の関係を示す。
図33(A)より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、そ
の範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
また、図33(B)より、基板温度が高いほど電界効果移動度が低くなることがわかる
。なお、その範囲は−40℃〜150℃で36cm/Vs〜32cm/Vsであった
。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とする
トランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30
cm/Vsec以上、好ましくは40cm/Vsec以上、より好ましくは60cm
/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば
、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0V
のとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められ
る温度範囲においても、十分な電気的特性を確保することができる。このような特性であ
れば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混
載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することが
できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。
本実施例では、チャネルが形成される酸化物半導体層としてIn−Sn−Zn−O膜を
用いたトランジスタの一例について、図34などを用いて説明する。
図34は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの
上面図および断面図である。図34(A)にトランジスタの上面図を示す。また、図34
(B)は図34(A)の一点鎖線A1−A2に対応する断面図である。
図34(B)に示すトランジスタは、基板8500と、基板8500上に設けられた下
地絶縁膜8502と、下地絶縁膜8502の周辺に設けられた保護絶縁膜8504と、下
地絶縁膜8502および保護絶縁膜8504上に設けられた高抵抗領域8506aおよび
低抵抗領域8506bを有する酸化物半導体層8506と、酸化物半導体層8506上に
設けられたゲート絶縁層8508と、ゲート絶縁層8508を介して酸化物半導体層85
06と重畳して設けられたゲート電極8510と、ゲート電極8510の側面と接して設
けられた側壁絶縁膜8512と、少なくとも低抵抗領域8506bと接して設けられた一
対の電極8514と、少なくとも酸化物半導体層8506、ゲート電極8510および一
対の電極8514を覆って設けられた層間絶縁膜8516と、層間絶縁膜8516に設け
られた開口部を介して少なくとも一対の電極8514の一方と接続して設けられた配線8
518と、を有する。
なお、図示しないが、層間絶縁膜8516および配線8518を覆って設けられた保護膜
を有していても構わない。該保護膜を設けることで、層間絶縁膜8516の表面伝導に起
因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減する
ことができる。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
本実施例では、上記実施例とは異なるIn−Sn−Zn−O膜を、チャネルが形成され
る酸化物半導体層として用いたトランジスタの一例について示す。
図35は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。
図35(A)はトランジスタの上面図である。また、図35(B)は図35(A)の一点
鎖線B1−B2に対応する断面図である。
図35(B)に示すトランジスタは、基板8600と、基板8600上に設けられた下
地絶縁膜8602と、下地絶縁膜8602上に設けられた酸化物半導体層8606と、酸
化物半導体層8606と接する一対の電極8614と、酸化物半導体層8606および一
対の電極8614上に設けられたゲート絶縁層8608と、ゲート絶縁層8608を介し
て酸化物半導体層8606と重畳して設けられたゲート電極8610と、ゲート絶縁層8
608およびゲート電極8610を覆って設けられた層間絶縁膜8616と、層間絶縁膜
8616に設けられた開口部を介して一対の電極8614と接続する配線8618と、層
間絶縁膜8616および配線8618を覆って設けられた保護膜8620と、を有する。
基板8600としてはガラス基板を、下地絶縁膜8602としては酸化シリコン膜を、
酸化物半導体層8606としてはIn−Sn−Zn−O膜を、一対の電極8614として
はタングステン膜を、ゲート絶縁層8608としては酸化シリコン膜を、ゲート電極86
10としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜8616とし
ては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線8618としてはチタン膜
、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜8620としては
ポリイミド膜を、それぞれ用いた。
なお、図35(A)に示す構造のトランジスタにおいて、ゲート電極8610と一対の
電極8614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体層8606に対する
一対の電極8614のはみ出しをdWと呼ぶ。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
本発明の一態様に係る信号処理回路を用いることで、信頼性が高い電子機器、消費電力
の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な
携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理回路をその構成
要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体
を備えた画像再生装置(代表的にはDVD:Digital Versatile Di
sc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いる
ことができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子
機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ
、デジタルスチルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナ
ビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー
等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機
(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図18に示す。
図18(A)は電子書籍であり、筐体7001、表示部7002等を有する。本発明の
一態様に係る信号処理回路は、電子書籍の駆動を制御するための集積回路に用いることが
できる。電子書籍の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路
を用いることで、消費電力の低い電子書籍を提供することができる。また、可撓性を有す
る基板を用いることで、信号処理回路に可撓性を持たせることができるので、フレキシブ
ルかつ軽くて使い勝手の良い電子書籍を提供することができる。
図18(B)は表示装置であり、筐体7011、表示部7012、支持台7013等を
有する。本発明の一態様に係る信号処理回路は、表示装置の駆動を制御するための集積回
路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に
係る信号処理回路を用いることで、消費電力の低い表示装置を提供することができる。な
お、表示装置には、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全て
の情報表示用表示装置が含まれる。
図18(C)は表示装置であり、筐体7021、表示部7022等を有する。本発明の
一態様に係る信号処理回路は、表示装置の駆動を制御するための集積回路に用いることが
できる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路
を用いることで、消費電力の低い表示装置を提供することができる。また、可撓性を有す
る基板を用いることで、信号処理回路に可撓性を持たせることができるので、フレキシブ
ルかつ軽くて使い勝手の良い表示装置を提供することができる。よって、図18(C)に
示すように、布地などに固定させて表示装置を使用することができ、表示装置の応用の幅
が格段に広がる。
図18(D)は携帯型ゲーム機であり、筐体7031、筐体7032、表示部7033
、表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、ス
タイラス7038等を有する。本発明の一態様に係る信号処理回路は、携帯型ゲーム機の
駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御する
ための集積回路に本発明の一態様に係る信号処理回路を用いることで、消費電力の低い携
帯型ゲーム機を提供することができる。なお、図18(D)に示した携帯型ゲーム機は、
2つの表示部7033と表示部7034とを有しているが、携帯型ゲーム機が有する表示
部の数は、これに限定されない。
図18(E)は携帯電話であり、筐体7041、表示部7042、音声入力部7043
、音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046
において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。
本発明の一態様に係る信号処理回路は、携帯電話の駆動を制御するための集積回路に用い
ることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る信号
処理回路を用いることで、消費電力の低い携帯電話を提供することができる。
図18(F)は携帯情報端末であり、筐体7051、表示部7052、操作キー705
3等を有する。図18(F)に示す携帯情報端末は、モデムが筐体7051に内蔵されて
いても良い。本発明の一態様に係る信号処理回路は、携帯情報端末の駆動を制御するため
の集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発
明の一態様に係る信号処理回路を用いることで、消費電力の低い携帯情報端末を提供する
ことができる。
本実施例は、上記実施例及び実施の形態と適宜組み合わせて実施することが可能である
100 記憶素子
101 位相反転素子
102 位相反転素子
103 選択トランジスタ
104 選択トランジスタ
111 トランジスタ
112 トランジスタ
121 容量素子
122 容量素子
131 nチャネル型トランジスタ
132 pチャネル型トランジスタ
133 nチャネル型トランジスタ
134 pチャネル型トランジスタ
150 信号処理回路
151 演算回路
152 演算回路
153 記憶装置
154 記憶装置
155 記憶装置
156 制御装置
157 電源制御回路
401 スイッチング素子
402 記憶素子
403 記憶素子群
437 絶縁層
453 酸化物半導体層
501 開口部
502 電極
503 電極
504 電極
600 基板
602 保護層
604 半導体領域
606 素子分離絶縁層
608 ゲート絶縁層
610 ゲート電極
616 チャネル形成領域
620 不純物領域
622 金属層
624 金属化合物領域
628 絶縁層
642 電極
644 酸化物半導体層
646 ゲート絶縁層
648 ゲート電極
649 電極
650 絶縁層
654 絶縁層
658 配線
660 トランジスタ
662 トランジスタ
664 容量素子
900 基板
901 ALU
902 ALU・Controller
903 Instruction・Decoder
904 Interrupt・Controller
905 Timing・Controller
906 Register
907 Register・Controller
908 Bus・I/F
909 ROM
920 ROM・I/F
404a 酸化物導電層
404b 酸化物導電層
450a 結晶性酸化物半導体層
450b 結晶性酸化物半導体層
620a 不純物領域
620b 不純物領域
624a 金属化合物領域
624b 金属化合物領域
642a 電極
642b 電極
7001 筐体
7002 表示部
7011 筐体
7012 表示部
7013 支持台
7021 筐体
7022 表示部
7031 筐体
7032 筐体
7033 表示部
7034 表示部
7035 マイクロホン
7036 スピーカー
7037 操作キー
7038 スタイラス
7041 筐体
7042 表示部
7043 音声入力部
7044 音声出力部
7045 操作キー
7046 受光部
7051 筐体
7052 表示部
7053 操作キー
8101 下地絶縁層
8102 埋め込み絶縁物
8103a 半導体領域
8103b 半導体領域
8103c 半導体領域
8104 ゲート絶縁層
8105 ゲート電極
8106a 側壁絶縁物
8106b 側壁絶縁物
8107 絶縁物
8108a ソース
8108b ドレイン
8500 基板
8502 下地絶縁膜
8504 保護絶縁膜
8506 酸化物半導体層
8506a 高抵抗領域
8506b 低抵抗領域
8508 ゲート絶縁層
8510 ゲート電極
8512 側壁絶縁膜
8514 電極
8516 層間絶縁膜
8518 配線
8600 基板
8602 下地絶縁膜
8606 酸化物半導体層
8608 ゲート絶縁層
8610 ゲート電極
8614 電極
8616 層間絶縁膜
8618 配線
8620 保護膜

Claims (1)

  1. 演算回路と、前記演算回路からのデータを記憶する記憶装置とを有し、
    前記記憶装置は複数の記憶素子を有し、
    前記複数の記憶素子はそれぞれ、第1の論理素子と、第2の論理素子と、第1の選択トランジスタと、第2の選択トランジスタと、第1のトランジスタと、第2のトランジスタと、第1の容量素子と、第2の容量素子と、を有し、
    前記第1のトランジスタと前記第2のトランジスタとは、酸化物半導体層にチャネルが形成されるトランジスタであり、
    前記第1の選択トランジスタ、及び、前記第2の選択トランジスタは、シリコン層またはシリコン基板にチャネルが形成されるトランジスタであり、
    前記シリコン層または前記シリコン基板の上方に、前記第1の選択トランジスタのゲート電極と、前記第2の選択トランジスタのゲート電極と、を有し、
    前記第1の選択トランジスタのゲート電極の上方、及び、前記第2の選択トランジスタのゲート電極の上方に、絶縁層を有し、
    前記絶縁層の上方に、前記酸化物半導体層を有し、
    前記酸化物半導体層の上方に、前記第1のトランジスタのゲート電極と、前記第2のトランジスタのゲート電極と、を有し、
    前記絶縁層の上面は、CMP処理によって平坦化されており、
    前記酸化物半導体層は、Inと、Gaと、Znと、を有し、
    前記酸化物半導体層は、前記絶縁層の表面に対して垂直な方向に沿うようにc軸が配向した結晶を有し、
    前記複数の記憶素子それぞれにおいて、データの電位は、オン状態となった前記第1の選択トランジスタ及び前記第2のトランジスタを介して前記第1の論理素子の入力端子に与えられ、前記第1の論理素子の出力端子の電位がオン状態となった前記第2の選択トランジスタを介して出力信号として出力され、
    前記第1の論理素子の出力端子の電位は、オン状態となった前記第1のトランジスタを介して前記第2の論理素子の入力端子に与えられ、
    前記第2の論理素子の出力端子の電位は、オン状態となった前記第2のトランジスタを介して前記第1の論理素子の入力端子に与えられ、
    前記第1のトランジスタと前記第2の論理素子の入力端子の間には、前記第1の容量素子の一対の電極のうちの一方の電極が電気的に接続され、
    前記第2のトランジスタと前記第1の論理素子の入力端子の間には、前記第2の容量素子の一対の電極のうちの一方の電極が電気的に接続される信号処理回路。
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