JPH052014B2 - - Google Patents
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- JPH052014B2 JPH052014B2 JP61072904A JP7290486A JPH052014B2 JP H052014 B2 JPH052014 B2 JP H052014B2 JP 61072904 A JP61072904 A JP 61072904A JP 7290486 A JP7290486 A JP 7290486A JP H052014 B2 JPH052014 B2 JP H052014B2
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
- H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H—ELECTRICITY
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
-
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、バツフア回路に関するもので、特
に極性の異なる２つの出力信号を必要とする出力
段に使用されるものである。 （従来の技術） 従来、極性の異なる２つの出力信号を得る場
合、CMOS回路では第３図に示すように２つの
インバータ回路を用いている。すなわち、第１の
インバータ回路１１に入力信号Dinを供給し、こ
のインバータ回路１１による入力信号Dinの反転
出力を第１の信号とし、上記インバータ回
路１１の出力を第２のインバータ回路１２に供給
して反転し、入力信号Dinの正転出力Doutを第２
の信号として得る。 ところで、上記インバータ回路１１，１２を
CMOS回路で構成し、インバータ１１による伝
達遅延時間をtpdA、インバータ１２による伝達
遅延時間をtpdBとすると、入力信号Dinに対する
出力信号，Doutの各遅延時間Δ，
ΔDoutはそれぞれ、Δ＝tpdA，ΔDout＝
tpdA＋tpdBとなる。従つて、出力信号，
Doutにはインバータ１２の伝達遅延時間tpdBだ
けの差を生ずる欠点がある。 （発明が解決しようとする問題点） 上述した如く、両極性の出力を得る従来の複合
回路構成のバツフア回路では、CMOSインバー
タの遅延時間に相当する時間差が両極性の出力間
に生じてしまう。 従つて、この発明の目的は、バイポーラトラン
ジスタとMOSトランジスタとの複合回路構成で、
両極性の出力信号の遅延時間の差（スキユー）を
小さくできるバツフア回路を提供することにあ
る。 ［発明の構成］ （問題点を解決するための手段） この発明のバツフア回路は、入力信号が供給さ
れる第１のインバータ回路と、このインバータ回
路の出力が供給される第２のインバータ回路と、
一端が第１の電位供給源に接続されベースに上記
第２のインバータ回路の出力が供給される第１の
バイポーラトランジスタと、この第１のバイポー
ラトランジスタの他端と第２の電位供給源間に接
続されゲートに上記第１のインバータ回路の出力
が供給される第１のMOSトランジスタと、上記
第１のMOSトランジスタのゲートと第２の電位
供給源間に設けられ上記第２のインバータ回路の
出力で制御される第１の貫通電流防止回路と、一
端が第１の電位供給源に接続されベースに上記第
１のインバータ回路の出力が供給される第２のバ
イポーラトランジスタと、この第２のバイポーラ
トランジスタの他端と第２の電位供給源間に接続
されゲートに上記第２のインバータ回路の出力が
供給される第２のMOSトランジスタと、上記第
２のMOSトランジスタのゲートと第２の電位供
給源間に設けられ上記第１のインバータ回路の出
力で制御される第２の貫通電流防止回路とから構
成される。 （作用） この発明では、第１のインバータ回路の出力で
第１のMOSトランジスタおよび第２のバイポー
ラトランジスタを導通制御し、第２のインバータ
回路の出力で第１のバイポーラトランジスタおよ
び第２のバイポーラトランジスタを導通制御し、
上記第１バイポーラトランジスタと上記第1MOS
トランジスタとの接続点から入力信号と同相の出
力信号を得、上記第２バイポーラトランジスタと
第2MOSトランジスタとの接続点から入力信号と
逆相の出力信号を得るようにしている。これによ
つて、入力信号と同相の出力信号の立ち下がりと
入力信号と逆相の出力信号の立ち上がりを一致さ
せると共に、入力信号と同相の出力信号の立ち上
りと入力信号と逆相の出力信号の立ち下がりを一
致させることができる。この際、第１バイポーラ
トランジスタと第1MOSトランジスタとが同時に
オン状態とならないように、第１の貫通電流防止
回路により第1MOSトランジスタのオフ状態から
オン状態への変化を第２のインバータ回路の出力
が反転するまで遅らせ、第２バイポーラトランジ
スタと第2MOSトランジスタとが同時にオン状態
とならないようにするため、第２の貫通電流防止
回路により第2MOSトランジスタのオン状態から
オフ状態への変化を第１のインバータ回路の反転
時に設定するように早めている。 （実施例） 以下、この発明の一実施例について図面を参照
して説明する。第１図に示すインバータ回路１３
の入力端には入力信号Dinが供給され、このイン
バータ回路１３の出力は、インバータ回路１４の
入力端に供給される。このインバータ回路１４の
出力は、コレクタが電源Vccに接続されたNPN型
バイポーラトランジスタ１５のベースに供給され
る。上記バイポーラトランジスタ１５のエミツタ
と接地点間には、Ｎチヤネル型のMOSトランジ
スタ１６が接続され、このMOSトランジスタ１
６のゲートには上記インバータ回路１３の出力が
供給される。上記MOSトランジスタ１６のゲー
トと接地点間には、貫通電流防止回路１７が設け
られ、上記インバータ回路１４の出力で制御され
る。また、上記インバータ回路１３の出力は、コ
レクタが電源Vccに接続されたNPN型バイポーラ
トランジスタ１８のベースに供給される。上記バ
イポーラトランジスタ１８のエミツタと接地点間
にはＮチヤネル型のMOSトランジスタ１９が接
続され、このMOSトランジスタ１９のゲートに
は記インバータ１４の出力が供給される。上記
MOSトランジスタ１９のゲートと接地点間には、
貫通電流防止回路２０が設けられ、上記インバー
タ回路１３の出力で制御される。そして、上記バ
イポーラトランジスタ１５とMOSトランジスタ
１６との接続点から出力信号Doutを、上記バイ
ポーラトランジスタ１８とMOSトランジスタ１
９との接続点から出力信号をそれぞれ得る
ようにして成る。 次に、上記のような構成において動作を説明す
る。インバータ回路１３に供給される入力信号
Dinが“Ｌ”レベルから“Ｈ”レベルに変化する
と、このインバータ回路１３による遅延時間だけ
遅れてその出力が“Ｌ”レベルとなる。これによ
つて、バイポーラトランジスタ１８およびMOS
トランジスタ１６がオン状態からオフ状態に変化
する。次に、インバータ回路１４の出力が所定時
間遅れて“Ｈ”レベルとなり、バイポーラトラン
ジスタ１５およびMOSトランジスタ１９がオフ
状態からオン状態に変化する。この時、インバー
タ回路１４から出力される“Ｈ”レベルの信号に
より貫通電流防止回路１７が動作し、MOSトラ
ンジスタ１６のゲートを接地点に接続する。従つ
て、出力信号Doutは“Ｈ”レベル、は
“Ｌ”レベルとなる。 次に、入力信号Dinが“Ｈ”レベルから“Ｌ”
レベルに変化すると、インバータ回路１３の出力
が反転して“Ｈ”レベルとなる。これによつて、
バイポーラトランジスタ１８がオン状態となると
ともに、貫通電流防止回路２０によりMOSトラ
ンジスタ１９のゲートが接地されてこのMOSト
ランジスタ１９がオフ状態となる。この時、貫通
電流防止回路１７によりMOSトランジスタ１６
のゲートが接地されているので、このMOSトラ
ンジスタ１６はオフ状態が維持される。次に、イ
ンバータ回路１４の出力が“Ｈ”レベルから
“Ｌ”レベルに反転すると、バイポーラトランジ
スタ１５がオフ状態となるとともに、貫通電流防
止回路１７が非動作状態となつて、上記インバー
タ回路１３の“Ｈ”レベルの出力によりMOSト
ランジスタ１６がオン状態となる。従つて、出力
信号Doutは“Ｌ”レベル、は“Ｈ”レベル
となる。 このような構成によれば、出力信号Dout，
Doutのスキユーを小さくできる。 次に、上記第１図に示した回路の具体的な構成
例について第２図を参照しつつ説明する。第２図
において、入力信号Dinは、Ｐチヤネル型の
MOSトランジスタ２１とＮチヤネル型のMOSト
ランジスタ２２とから成るCMOSインバータ２
３、Ｐチヤネル型のMOSトランジスタ２４とＮ
チヤネル型のMOSトランジスタ２５とから成る
CMOSインバータ２６、およびＰチヤネル型
MOSトランジスタ２７とＮチヤネル型MOSトラ
ンジスタ２８とから成るCMOSインバータ２９
の各入力端に供給される。上記CMOSインバー
タ２３の出力端には、コレクタがそれぞれ電源
Vccに接続されたNPN型のバイポーラトランジス
タ３０〜３２のベース、およびＰチヤネル型
MOSトランジスタ３３とＮチヤネル型MOSトラ
ンジスタ３４とから成るCMOSインバータ３５
の入力端がそれぞれ接続される。上記CMOSイ
ンバータ２６の出力端には、上記バイポーラトラ
ンジスタ３０のエミツタ、および一端が接地点
GNDに接続されたＮチヤネル型MOSトランジス
タ３６のゲートがそれぞれ接続される。また、上
記CMOSインバータ２９の出力端には、上記バ
イポーラトランジスタ３１のエミツタ、Ｐチヤネ
ル型MOSトランジスタ３７とＮチヤネル型MOS
トランジスタ３８とから成るCMOSインバータ
３９の入力端、出力端子４０と接地点GND間に
接続されたＮチヤネル型MOSトランジスタ４１
のゲート、および一端が上記出力端子４０に接続
されたＮチヤネル型MOSトランジスタ４２のゲ
ートがそれぞれ接続される。上記CMOSインバ
ータ３５の出力端には、コレクタが電源Vccにそ
れぞれ接続されたNPN型バイポーラトランジス
タ４３，４４のベース、および上記MOSトラン
ジスタ４２の他端と接地点GND間に接続された
Ｎチヤネル型MOSトランジスタ４５のゲートが
それぞれ接続される。上記CMOSインバータ３
９の出力端には、上記バイポーラトランジスタ４
３のエミツタ、出力端子４６と接地点間に接続さ
れたＮチヤネル型MOSトランジスタ４７のゲー
ト、および上記MOSトランジスタ３６の他端と
出力端子４６間に接続されたＮチヤネル型MOS
トランジスタ４８のゲートがそれぞれ接続され
る。上記バイポーラトランジスタ４４のエミツタ
には、コレクタが電源Vccに接続されたNPN型バ
イポーラトランジスタ４９のベースが接続される
とともに、抵抗５０を介して出力端子４０が接続
される。上記バイポーラトランジスタ４９のエミ
ツタには、抵抗５１を介して出力端子４０が接続
される。この出力端子４０と接地点GND間には
NPN型バイポーラトランジスタ５２のコレクタ、
エミツタ間が接続され、このバイポーラトランジ
スタ５２のベースには上記MOSトランジスタ４
２と４５との接続点が接続される。 また、上記バイポーラトランジスタ３２のエミ
ツタには、コレクタが電源Vccに接続されたNPN
型バイポーラトランジスタ５３のベースが接続さ
れるとともに、抵抗５４を介して出力端子４６が
接続される。上記バイポーラトランジスタ５３の
エミツタには、抵抗５５を介して出力端子４６が
接続される。この出力端子４６と接地点GND間
には、NPN型バイポーラトランジスタ５６のコ
レクタ、エミツタ間が接続され、このバイポーラ
トランジスタ５６のベースには上記MOSトラン
ジスタ４８と３６との接続点が接続される。そし
て、上記出力端子４０から入力信号Dinと同相の
出力信号Doutを、上記出力端子４６から入力信
号Dinと逆相の出力信号をそれぞれ得る。 なお、上記CMOSインバータ２３，２６，２
９およびバイポーラトランジスタ３０，３１は、
前記第１図におけるインバータ回路１３に対応
し、上記CMOSインバータ３５，３９およびバ
イポーラトランジスタ４３は前記インバータ回路
１４に対応している。また、MOSトランジスタ
４５は前記貫通電流防止回路１７に、MOSトラ
ンジスタ３６は前記貫通電流防止回路２０にそれ
ぞれ対応している。さらに上記第２図の回路で
は、前記第１図における出力段のバイポーラトラ
ンジスタ１５，１８を、ダーリントン接続された
バイポーラトランジスタ４４，４９および３２，
５３でそれぞれ構成し、出力段のMOSトランジ
スタ１６，１９を、MOSトランジスタ４１，４
２とバイポーラトランジスタ５２、およびMOS
トランジスタ４７，４８とバイポーラトランジス
タ５６とによつて構成している。 上記のような構成において、入力信号Dinが
“Ｈ”レベルであると、各CMOSインバータ２
３，２６，２９の出力はそれぞれ“Ｌ”レベルと
なる。従つて、バイポーラトランジスタ３０，３
１がオフ状態となり、各エミツタがMOSトラン
ジスタ２５あるいは２８を介して接地点GNDに
接続されるのでMOSトランジスタ３６，４１お
よび４２もオフ状態となる。また、上記CMOS
インバータ２３の“Ｌ”レベルの出力により、
CMOSインバータ３５の出力が“Ｈ”レベルと
なるとともに、上記CMOSインバータ２９の
“Ｌ”レベルの出力により、CMOSインバータ３
９の出力も“Ｈ”レベルとなる。上記CMOSイ
ンバータ３５の“Ｈ”レベルの出力により、バイ
ポーラトランジスタ４３，４４がオン状態とな
り、上記バイポーラトランジスタ４３のエミツタ
電位はVcc−VBEまで上昇される。上記バイポー
ラトランジスタ４３のエミツタ電位は、CMOS
インバータ３９のMOSトランジスタ３７を介し
て電源Vccに接続されるので、さらに上昇されて
Vccレベルとなる。これによつて、MOSトランジ
スタ４７，４８がオン状態となる。出力端子４６
に負荷が接続されているとすると、上記MOSト
ランジスタ４８のオン状態により、バイポーラト
ランジスタ５６に電流が供給され、このバイポー
ラトランジスタ５６がオン状態となる。この時、
前述したように、バイポーラトランジスタ３２は
オフ状態であるので、バイポーラトランジスタ５
３もオフ状態となり、出力信号は“Ｌ”レ
ベルとなる。 また、前述したように、CMOSインバータ３
５の“Ｈ”レベルの出力によりバイポーラトラン
ジスタ４４がオン状態となつているのでバイポー
ラトランジスタ４９がオン状態となる。この時、
上記CMOSインバータ３５の“Ｈ”レベルの出
力によりMOSトランジスタ４５がオン状態とな
り、バイポーラトランジスタ５２はオフ状態とな
る。従つて、出力信号は“Ｈ”レベルとな
る。 一方、入力信号Dinが“Ｌ”レベルとなると、
各CMOSインバータ２３，２６，２９の出力は
それぞれ“Ｈ”レベルとなる。従つて、バイポー
ラトランジスタ３０，３１がオン状態となる。こ
れによつて、バイポーラトランジスタ３０，３１
のエミツタ電位はそれぞれVcc−VBEまで上昇す
る。上記各バイポーラトランジスタ３０，３１の
各エミツタは、MOSトランジスタ２４あるいは
２７を介して電流Vccに接続されるので、さらに
電位が上昇されてVccレベルとなる。これによつ
て、MOSトランジスタ３６，４１，４２がオン
状態となる。また、上記CMOSインバータ２３
から出力される“Ｈ”レベルの信号によりバイポ
ーラトランジスタ３２，５３が順次オン状態とな
るとともに、CMOSインバータ３５の出力が
“Ｌ”レベルとなる。この時、上記CMOSインバ
ータ２９から出力される“Ｈ”レベルの信号によ
り、CMOSインバータ３９の出力も“Ｌ”レベ
ルとなる。従つて、バイポーラトランジスタ４
３，４４，４９およびMOSトランジスタ４５が
オフ状態となるとともに、MOSトランジスタ４
７，４８もオフ状態となる。出力端子４０に負荷
が接続されているものとすると、前記MOSトラ
ンジスタ４２のオン状態により、バイポーラトラ
ンジスタ５２にベース電流が供給され、このバイ
ポーラトランジスタ５２がオン状態となる。従つ
て、出力信号Doutは“Ｌ”レベルとなる。 また、前記MOSトランジスタ４８のオフ状態、
３６のオン状態によりバイポーラトランジスタ５
６がオフ状態となるので、出力信号は“Ｈ”
レベルとなる。 上記第１図の回路における第２のバイポーラト
ランジスタ１８に対応するトランジスタ３２，５
３は、入力信号DinがCMOSインバータ２３で反
転された信号でオン／オフ制御され、第１の
MOSトランジスタ１６に対応するトランジスタ
４１，４２，５２は、入力信号DinがCMOSイン
バータ２９で反転された信号でオン／オフ制御さ
れる。よつて、CMOSインバータ２３と２９に
よる遅延時間が同じであれば、出力信号Doutの
立ち下がりと出力信号の立ち上がりは一致
する。また、第１のバイポーラトランジスタ１５
に対応するトランジスタ４４，４９は、入力信号
DinがCMOSインバータ２３，３５で順次反転さ
れた信号でオン／オフ制御され、第２のMOSト
ランジスタ１９に対応するトランジスタ４７，４
８，５６は、入力信号DinがCMOSインバータ２
９，３９で順次反転された信号に基づいてオン／
オフ制御される。従つて、CMOSインバータ２
３，３５による遅延時間とCMOSインバータ２
９，３９による遅延時間が等しければ、出力信号
Doutの立ち上がりと出力信号Doutの立ち下がり
を一致させることができる。従つて、２つの出力
信号Dout，間のスキユーを小さくできる。
この際、貫通電流防止回路１７として働くMOS
トランジスタ４５は、入力信号DinがCMOSイン
バータ２３，３５で順次反転された信号でオン／
オフ制御され、トランジスタ４４，４９のオン状
態時にトランジスタ５２のベースを接地してトラ
ンジスタ４９，５２が同時にオン状態となる（ト
ランジスタ４４，４９は２つのCMOSインバー
タを介してオン／オフ制御されるのに対し、トラ
ンジスタ４１，４２，５２は１つのCMOSイン
バータを介してオン／オフ制御されるので、トラ
ンジスタ４４，４９がオフする前にトランジスタ
４１，４２，５２がオンしてしまう）のを防止す
る。また、貫通電流防止回路１８として働く
MOSトランジスタ３６は、入力信号Dinが
CMOSインバータ２３で反転された信号でオ
ン／オフ制御され、トランジスタ３２，５３のオ
ン状態時にトランジスタ５６のベースを接地して
トランジスタ５３，５６が同時にオン状態となる
（トランジスタ３２，５３は１つのCMOSインバ
ータを介してオン／オフ制御されるのに対し、ト
ランジスタ４７，４８，５６は２つのCMOSイ
ンバータを介してオン／オフ制御されるので、ト
ランジスタ４７，４８，５６がオフする前にトラ
ンジスタ３２，５３がオンしてしまう）のを防止
する。 なお、バイポーラトランジスタ３０により
CMOSインバータ２３，２６の出力が“Ｈ”レ
ベルになる期間を一致させ、バイポーラトランジ
スタ３１によりCMOSインバータ２３，２９の
出力が“Ｈ”レベルになる期間を一致させている
ので、CMOSインバータ２３，２６，２９の間
の遅延時間の差は実質的に無視でき、同様にバイ
ポーラトランジスタ４３によりCMOSインバー
タ３５，３９の出力が“Ｈ”レベルになる期間を
一致させているので、CMOSインバータ３５と
３９の間の遅延時間の差も実質的に無視できる。 上記第２図に示した回路に対し、SPICEシユ
ミレーシヨンプログラムによつてシユミレーシヨ
ンを行なつた結果、出力信号Dout，間のス
キユーは0.2ns以下であり、非常に小さいことを
確認した。 ［発明の効果］ 以上説明したようにこの発明によれば、バイポ
ーラトランジスタとMOSトランジスタとの複合
回路構成で、両極性の出力信号の遅延時間の差を
小さくできるバツフア回路が得られる。
に極性の異なる２つの出力信号を必要とする出力
段に使用されるものである。 （従来の技術） 従来、極性の異なる２つの出力信号を得る場
合、CMOS回路では第３図に示すように２つの
インバータ回路を用いている。すなわち、第１の
インバータ回路１１に入力信号Dinを供給し、こ
のインバータ回路１１による入力信号Dinの反転
出力を第１の信号とし、上記インバータ回
路１１の出力を第２のインバータ回路１２に供給
して反転し、入力信号Dinの正転出力Doutを第２
の信号として得る。 ところで、上記インバータ回路１１，１２を
CMOS回路で構成し、インバータ１１による伝
達遅延時間をtpdA、インバータ１２による伝達
遅延時間をtpdBとすると、入力信号Dinに対する
出力信号，Doutの各遅延時間Δ，
ΔDoutはそれぞれ、Δ＝tpdA，ΔDout＝
tpdA＋tpdBとなる。従つて、出力信号，
Doutにはインバータ１２の伝達遅延時間tpdBだ
けの差を生ずる欠点がある。 （発明が解決しようとする問題点） 上述した如く、両極性の出力を得る従来の複合
回路構成のバツフア回路では、CMOSインバー
タの遅延時間に相当する時間差が両極性の出力間
に生じてしまう。 従つて、この発明の目的は、バイポーラトラン
ジスタとMOSトランジスタとの複合回路構成で、
両極性の出力信号の遅延時間の差（スキユー）を
小さくできるバツフア回路を提供することにあ
る。 ［発明の構成］ （問題点を解決するための手段） この発明のバツフア回路は、入力信号が供給さ
れる第１のインバータ回路と、このインバータ回
路の出力が供給される第２のインバータ回路と、
一端が第１の電位供給源に接続されベースに上記
第２のインバータ回路の出力が供給される第１の
バイポーラトランジスタと、この第１のバイポー
ラトランジスタの他端と第２の電位供給源間に接
続されゲートに上記第１のインバータ回路の出力
が供給される第１のMOSトランジスタと、上記
第１のMOSトランジスタのゲートと第２の電位
供給源間に設けられ上記第２のインバータ回路の
出力で制御される第１の貫通電流防止回路と、一
端が第１の電位供給源に接続されベースに上記第
１のインバータ回路の出力が供給される第２のバ
イポーラトランジスタと、この第２のバイポーラ
トランジスタの他端と第２の電位供給源間に接続
されゲートに上記第２のインバータ回路の出力が
供給される第２のMOSトランジスタと、上記第
２のMOSトランジスタのゲートと第２の電位供
給源間に設けられ上記第１のインバータ回路の出
力で制御される第２の貫通電流防止回路とから構
成される。 （作用） この発明では、第１のインバータ回路の出力で
第１のMOSトランジスタおよび第２のバイポー
ラトランジスタを導通制御し、第２のインバータ
回路の出力で第１のバイポーラトランジスタおよ
び第２のバイポーラトランジスタを導通制御し、
上記第１バイポーラトランジスタと上記第1MOS
トランジスタとの接続点から入力信号と同相の出
力信号を得、上記第２バイポーラトランジスタと
第2MOSトランジスタとの接続点から入力信号と
逆相の出力信号を得るようにしている。これによ
つて、入力信号と同相の出力信号の立ち下がりと
入力信号と逆相の出力信号の立ち上がりを一致さ
せると共に、入力信号と同相の出力信号の立ち上
りと入力信号と逆相の出力信号の立ち下がりを一
致させることができる。この際、第１バイポーラ
トランジスタと第1MOSトランジスタとが同時に
オン状態とならないように、第１の貫通電流防止
回路により第1MOSトランジスタのオフ状態から
オン状態への変化を第２のインバータ回路の出力
が反転するまで遅らせ、第２バイポーラトランジ
スタと第2MOSトランジスタとが同時にオン状態
とならないようにするため、第２の貫通電流防止
回路により第2MOSトランジスタのオン状態から
オフ状態への変化を第１のインバータ回路の反転
時に設定するように早めている。 （実施例） 以下、この発明の一実施例について図面を参照
して説明する。第１図に示すインバータ回路１３
の入力端には入力信号Dinが供給され、このイン
バータ回路１３の出力は、インバータ回路１４の
入力端に供給される。このインバータ回路１４の
出力は、コレクタが電源Vccに接続されたNPN型
バイポーラトランジスタ１５のベースに供給され
る。上記バイポーラトランジスタ１５のエミツタ
と接地点間には、Ｎチヤネル型のMOSトランジ
スタ１６が接続され、このMOSトランジスタ１
６のゲートには上記インバータ回路１３の出力が
供給される。上記MOSトランジスタ１６のゲー
トと接地点間には、貫通電流防止回路１７が設け
られ、上記インバータ回路１４の出力で制御され
る。また、上記インバータ回路１３の出力は、コ
レクタが電源Vccに接続されたNPN型バイポーラ
トランジスタ１８のベースに供給される。上記バ
イポーラトランジスタ１８のエミツタと接地点間
にはＮチヤネル型のMOSトランジスタ１９が接
続され、このMOSトランジスタ１９のゲートに
は記インバータ１４の出力が供給される。上記
MOSトランジスタ１９のゲートと接地点間には、
貫通電流防止回路２０が設けられ、上記インバー
タ回路１３の出力で制御される。そして、上記バ
イポーラトランジスタ１５とMOSトランジスタ
１６との接続点から出力信号Doutを、上記バイ
ポーラトランジスタ１８とMOSトランジスタ１
９との接続点から出力信号をそれぞれ得る
ようにして成る。 次に、上記のような構成において動作を説明す
る。インバータ回路１３に供給される入力信号
Dinが“Ｌ”レベルから“Ｈ”レベルに変化する
と、このインバータ回路１３による遅延時間だけ
遅れてその出力が“Ｌ”レベルとなる。これによ
つて、バイポーラトランジスタ１８およびMOS
トランジスタ１６がオン状態からオフ状態に変化
する。次に、インバータ回路１４の出力が所定時
間遅れて“Ｈ”レベルとなり、バイポーラトラン
ジスタ１５およびMOSトランジスタ１９がオフ
状態からオン状態に変化する。この時、インバー
タ回路１４から出力される“Ｈ”レベルの信号に
より貫通電流防止回路１７が動作し、MOSトラ
ンジスタ１６のゲートを接地点に接続する。従つ
て、出力信号Doutは“Ｈ”レベル、は
“Ｌ”レベルとなる。 次に、入力信号Dinが“Ｈ”レベルから“Ｌ”
レベルに変化すると、インバータ回路１３の出力
が反転して“Ｈ”レベルとなる。これによつて、
バイポーラトランジスタ１８がオン状態となると
ともに、貫通電流防止回路２０によりMOSトラ
ンジスタ１９のゲートが接地されてこのMOSト
ランジスタ１９がオフ状態となる。この時、貫通
電流防止回路１７によりMOSトランジスタ１６
のゲートが接地されているので、このMOSトラ
ンジスタ１６はオフ状態が維持される。次に、イ
ンバータ回路１４の出力が“Ｈ”レベルから
“Ｌ”レベルに反転すると、バイポーラトランジ
スタ１５がオフ状態となるとともに、貫通電流防
止回路１７が非動作状態となつて、上記インバー
タ回路１３の“Ｈ”レベルの出力によりMOSト
ランジスタ１６がオン状態となる。従つて、出力
信号Doutは“Ｌ”レベル、は“Ｈ”レベル
となる。 このような構成によれば、出力信号Dout，
Doutのスキユーを小さくできる。 次に、上記第１図に示した回路の具体的な構成
例について第２図を参照しつつ説明する。第２図
において、入力信号Dinは、Ｐチヤネル型の
MOSトランジスタ２１とＮチヤネル型のMOSト
ランジスタ２２とから成るCMOSインバータ２
３、Ｐチヤネル型のMOSトランジスタ２４とＮ
チヤネル型のMOSトランジスタ２５とから成る
CMOSインバータ２６、およびＰチヤネル型
MOSトランジスタ２７とＮチヤネル型MOSトラ
ンジスタ２８とから成るCMOSインバータ２９
の各入力端に供給される。上記CMOSインバー
タ２３の出力端には、コレクタがそれぞれ電源
Vccに接続されたNPN型のバイポーラトランジス
タ３０〜３２のベース、およびＰチヤネル型
MOSトランジスタ３３とＮチヤネル型MOSトラ
ンジスタ３４とから成るCMOSインバータ３５
の入力端がそれぞれ接続される。上記CMOSイ
ンバータ２６の出力端には、上記バイポーラトラ
ンジスタ３０のエミツタ、および一端が接地点
GNDに接続されたＮチヤネル型MOSトランジス
タ３６のゲートがそれぞれ接続される。また、上
記CMOSインバータ２９の出力端には、上記バ
イポーラトランジスタ３１のエミツタ、Ｐチヤネ
ル型MOSトランジスタ３７とＮチヤネル型MOS
トランジスタ３８とから成るCMOSインバータ
３９の入力端、出力端子４０と接地点GND間に
接続されたＮチヤネル型MOSトランジスタ４１
のゲート、および一端が上記出力端子４０に接続
されたＮチヤネル型MOSトランジスタ４２のゲ
ートがそれぞれ接続される。上記CMOSインバ
ータ３５の出力端には、コレクタが電源Vccにそ
れぞれ接続されたNPN型バイポーラトランジス
タ４３，４４のベース、および上記MOSトラン
ジスタ４２の他端と接地点GND間に接続された
Ｎチヤネル型MOSトランジスタ４５のゲートが
それぞれ接続される。上記CMOSインバータ３
９の出力端には、上記バイポーラトランジスタ４
３のエミツタ、出力端子４６と接地点間に接続さ
れたＮチヤネル型MOSトランジスタ４７のゲー
ト、および上記MOSトランジスタ３６の他端と
出力端子４６間に接続されたＮチヤネル型MOS
トランジスタ４８のゲートがそれぞれ接続され
る。上記バイポーラトランジスタ４４のエミツタ
には、コレクタが電源Vccに接続されたNPN型バ
イポーラトランジスタ４９のベースが接続される
とともに、抵抗５０を介して出力端子４０が接続
される。上記バイポーラトランジスタ４９のエミ
ツタには、抵抗５１を介して出力端子４０が接続
される。この出力端子４０と接地点GND間には
NPN型バイポーラトランジスタ５２のコレクタ、
エミツタ間が接続され、このバイポーラトランジ
スタ５２のベースには上記MOSトランジスタ４
２と４５との接続点が接続される。 また、上記バイポーラトランジスタ３２のエミ
ツタには、コレクタが電源Vccに接続されたNPN
型バイポーラトランジスタ５３のベースが接続さ
れるとともに、抵抗５４を介して出力端子４６が
接続される。上記バイポーラトランジスタ５３の
エミツタには、抵抗５５を介して出力端子４６が
接続される。この出力端子４６と接地点GND間
には、NPN型バイポーラトランジスタ５６のコ
レクタ、エミツタ間が接続され、このバイポーラ
トランジスタ５６のベースには上記MOSトラン
ジスタ４８と３６との接続点が接続される。そし
て、上記出力端子４０から入力信号Dinと同相の
出力信号Doutを、上記出力端子４６から入力信
号Dinと逆相の出力信号をそれぞれ得る。 なお、上記CMOSインバータ２３，２６，２
９およびバイポーラトランジスタ３０，３１は、
前記第１図におけるインバータ回路１３に対応
し、上記CMOSインバータ３５，３９およびバ
イポーラトランジスタ４３は前記インバータ回路
１４に対応している。また、MOSトランジスタ
４５は前記貫通電流防止回路１７に、MOSトラ
ンジスタ３６は前記貫通電流防止回路２０にそれ
ぞれ対応している。さらに上記第２図の回路で
は、前記第１図における出力段のバイポーラトラ
ンジスタ１５，１８を、ダーリントン接続された
バイポーラトランジスタ４４，４９および３２，
５３でそれぞれ構成し、出力段のMOSトランジ
スタ１６，１９を、MOSトランジスタ４１，４
２とバイポーラトランジスタ５２、およびMOS
トランジスタ４７，４８とバイポーラトランジス
タ５６とによつて構成している。 上記のような構成において、入力信号Dinが
“Ｈ”レベルであると、各CMOSインバータ２
３，２６，２９の出力はそれぞれ“Ｌ”レベルと
なる。従つて、バイポーラトランジスタ３０，３
１がオフ状態となり、各エミツタがMOSトラン
ジスタ２５あるいは２８を介して接地点GNDに
接続されるのでMOSトランジスタ３６，４１お
よび４２もオフ状態となる。また、上記CMOS
インバータ２３の“Ｌ”レベルの出力により、
CMOSインバータ３５の出力が“Ｈ”レベルと
なるとともに、上記CMOSインバータ２９の
“Ｌ”レベルの出力により、CMOSインバータ３
９の出力も“Ｈ”レベルとなる。上記CMOSイ
ンバータ３５の“Ｈ”レベルの出力により、バイ
ポーラトランジスタ４３，４４がオン状態とな
り、上記バイポーラトランジスタ４３のエミツタ
電位はVcc−VBEまで上昇される。上記バイポー
ラトランジスタ４３のエミツタ電位は、CMOS
インバータ３９のMOSトランジスタ３７を介し
て電源Vccに接続されるので、さらに上昇されて
Vccレベルとなる。これによつて、MOSトランジ
スタ４７，４８がオン状態となる。出力端子４６
に負荷が接続されているとすると、上記MOSト
ランジスタ４８のオン状態により、バイポーラト
ランジスタ５６に電流が供給され、このバイポー
ラトランジスタ５６がオン状態となる。この時、
前述したように、バイポーラトランジスタ３２は
オフ状態であるので、バイポーラトランジスタ５
３もオフ状態となり、出力信号は“Ｌ”レ
ベルとなる。 また、前述したように、CMOSインバータ３
５の“Ｈ”レベルの出力によりバイポーラトラン
ジスタ４４がオン状態となつているのでバイポー
ラトランジスタ４９がオン状態となる。この時、
上記CMOSインバータ３５の“Ｈ”レベルの出
力によりMOSトランジスタ４５がオン状態とな
り、バイポーラトランジスタ５２はオフ状態とな
る。従つて、出力信号は“Ｈ”レベルとな
る。 一方、入力信号Dinが“Ｌ”レベルとなると、
各CMOSインバータ２３，２６，２９の出力は
それぞれ“Ｈ”レベルとなる。従つて、バイポー
ラトランジスタ３０，３１がオン状態となる。こ
れによつて、バイポーラトランジスタ３０，３１
のエミツタ電位はそれぞれVcc−VBEまで上昇す
る。上記各バイポーラトランジスタ３０，３１の
各エミツタは、MOSトランジスタ２４あるいは
２７を介して電流Vccに接続されるので、さらに
電位が上昇されてVccレベルとなる。これによつ
て、MOSトランジスタ３６，４１，４２がオン
状態となる。また、上記CMOSインバータ２３
から出力される“Ｈ”レベルの信号によりバイポ
ーラトランジスタ３２，５３が順次オン状態とな
るとともに、CMOSインバータ３５の出力が
“Ｌ”レベルとなる。この時、上記CMOSインバ
ータ２９から出力される“Ｈ”レベルの信号によ
り、CMOSインバータ３９の出力も“Ｌ”レベ
ルとなる。従つて、バイポーラトランジスタ４
３，４４，４９およびMOSトランジスタ４５が
オフ状態となるとともに、MOSトランジスタ４
７，４８もオフ状態となる。出力端子４０に負荷
が接続されているものとすると、前記MOSトラ
ンジスタ４２のオン状態により、バイポーラトラ
ンジスタ５２にベース電流が供給され、このバイ
ポーラトランジスタ５２がオン状態となる。従つ
て、出力信号Doutは“Ｌ”レベルとなる。 また、前記MOSトランジスタ４８のオフ状態、
３６のオン状態によりバイポーラトランジスタ５
６がオフ状態となるので、出力信号は“Ｈ”
レベルとなる。 上記第１図の回路における第２のバイポーラト
ランジスタ１８に対応するトランジスタ３２，５
３は、入力信号DinがCMOSインバータ２３で反
転された信号でオン／オフ制御され、第１の
MOSトランジスタ１６に対応するトランジスタ
４１，４２，５２は、入力信号DinがCMOSイン
バータ２９で反転された信号でオン／オフ制御さ
れる。よつて、CMOSインバータ２３と２９に
よる遅延時間が同じであれば、出力信号Doutの
立ち下がりと出力信号の立ち上がりは一致
する。また、第１のバイポーラトランジスタ１５
に対応するトランジスタ４４，４９は、入力信号
DinがCMOSインバータ２３，３５で順次反転さ
れた信号でオン／オフ制御され、第２のMOSト
ランジスタ１９に対応するトランジスタ４７，４
８，５６は、入力信号DinがCMOSインバータ２
９，３９で順次反転された信号に基づいてオン／
オフ制御される。従つて、CMOSインバータ２
３，３５による遅延時間とCMOSインバータ２
９，３９による遅延時間が等しければ、出力信号
Doutの立ち上がりと出力信号Doutの立ち下がり
を一致させることができる。従つて、２つの出力
信号Dout，間のスキユーを小さくできる。
この際、貫通電流防止回路１７として働くMOS
トランジスタ４５は、入力信号DinがCMOSイン
バータ２３，３５で順次反転された信号でオン／
オフ制御され、トランジスタ４４，４９のオン状
態時にトランジスタ５２のベースを接地してトラ
ンジスタ４９，５２が同時にオン状態となる（ト
ランジスタ４４，４９は２つのCMOSインバー
タを介してオン／オフ制御されるのに対し、トラ
ンジスタ４１，４２，５２は１つのCMOSイン
バータを介してオン／オフ制御されるので、トラ
ンジスタ４４，４９がオフする前にトランジスタ
４１，４２，５２がオンしてしまう）のを防止す
る。また、貫通電流防止回路１８として働く
MOSトランジスタ３６は、入力信号Dinが
CMOSインバータ２３で反転された信号でオ
ン／オフ制御され、トランジスタ３２，５３のオ
ン状態時にトランジスタ５６のベースを接地して
トランジスタ５３，５６が同時にオン状態となる
（トランジスタ３２，５３は１つのCMOSインバ
ータを介してオン／オフ制御されるのに対し、ト
ランジスタ４７，４８，５６は２つのCMOSイ
ンバータを介してオン／オフ制御されるので、ト
ランジスタ４７，４８，５６がオフする前にトラ
ンジスタ３２，５３がオンしてしまう）のを防止
する。 なお、バイポーラトランジスタ３０により
CMOSインバータ２３，２６の出力が“Ｈ”レ
ベルになる期間を一致させ、バイポーラトランジ
スタ３１によりCMOSインバータ２３，２９の
出力が“Ｈ”レベルになる期間を一致させている
ので、CMOSインバータ２３，２６，２９の間
の遅延時間の差は実質的に無視でき、同様にバイ
ポーラトランジスタ４３によりCMOSインバー
タ３５，３９の出力が“Ｈ”レベルになる期間を
一致させているので、CMOSインバータ３５と
３９の間の遅延時間の差も実質的に無視できる。 上記第２図に示した回路に対し、SPICEシユ
ミレーシヨンプログラムによつてシユミレーシヨ
ンを行なつた結果、出力信号Dout，間のス
キユーは0.2ns以下であり、非常に小さいことを
確認した。 ［発明の効果］ 以上説明したようにこの発明によれば、バイポ
ーラトランジスタとMOSトランジスタとの複合
回路構成で、両極性の出力信号の遅延時間の差を
小さくできるバツフア回路が得られる。
第１図はこの発明の一実施例に係わるバツフア
回路の概略構成を示す図、第２図は上記第１図の
回路の具体的な構成例を示す図、第３図は従来の
バツフア回路について説明するための図である。 １３…第１のインバータ回路、１４…第２のイ
ンバータ回路、１５…第１のバイポーラトランジ
スタ、１６…第１のMOSトランジスタ、１７…
第１の貫通電流防止回路、１８…第２のバイポー
ラトランジスタ、１９…第２のMOSトランジス
タ、２０…第２の貫通電流防止回路、Din…入力
信号、Dout，…出力信号、Vcc…電源（第１
の電位供給源）。
回路の概略構成を示す図、第２図は上記第１図の
回路の具体的な構成例を示す図、第３図は従来の
バツフア回路について説明するための図である。 １３…第１のインバータ回路、１４…第２のイ
ンバータ回路、１５…第１のバイポーラトランジ
スタ、１６…第１のMOSトランジスタ、１７…
第１の貫通電流防止回路、１８…第２のバイポー
ラトランジスタ、１９…第２のMOSトランジス
タ、２０…第２の貫通電流防止回路、Din…入力
信号、Dout，…出力信号、Vcc…電源（第１
の電位供給源）。
Claims (1)
- 【特許請求の範囲】 １ 入力信号が供給される第１のインバータ回路
と、このインバータ回路の出力が供給される第２
のインバータ回路と、一端が第１の電位供給源に
接続されベースに上記第２のインバータ回路の出
力が供給される第１のバイポーラトランジスタ
と、この第１のバイポーラトランジスタの他端と
第２の電位供給源間に接続されゲートに上記第１
のインバータ回路の出力が供給される第１の
MOSトランジスタと、上記第１のMOSトランジ
スタのゲートと第２の電位供給源間に設けられ上
記第２のインバータ回路の出力で制御される第１
の貫通電流防止回路と、一端が第１の電位供給源
に接続されベースに上記第１のインバータ回路の
出力が供給される第２のバイポーラトランジスタ
と、この第２のバイポーラトランジスタの他端と
第２の電位供給源間に接続されゲートに上記第２
のインバータ回路の出力が供給される第２の
MOSトランジスタと、上記第２のMOSトランジ
スタのゲートと第２の電位供給源間に設けられ上
記第１のインバータ回路の出力で制御される第２
の貫通電流防止回路とを具備し、上記第１のバイ
ポーラトランジスタと上記第１のMOSトランジ
スタとの接続点から入力信号と同相の出力信号を
得、上記第２のバイポーラトランジスタと上記第
２のMOSトランジスタとの接続点から入力信号
と逆相の出力信号を得るようにして成り、上記第
１の貫通電流防止回路は、上記第１のMOSトラ
ンジスタのオフ状態からオン状態への変化を上記
第２のインバータ回路の出力が反転するまで遅ら
せることにより、上記第１のバイポーラトランジ
スタと上記第１のMOSトランジスタが同時にオ
ン状態となるのを防止し、上記第２の貫通電流防
止回路は、上記第２のMOSトランジスタのオン
状態からオフ状態への変化を上記第１のインバー
タ回路の反転時に早めることにより、上記第２の
バイポーラトランジスタと上記第２のMOSトラ
ンジスタが同時にオン状態となるのを防止するよ
うに構成したことを特徴とするバツフア回路。 ２ 入力信号がそれぞれ供給される第１ないし第
３のCMOSインバータと、ベースが上記第
1CMOSインバータの出力端に接続されコレクタ
が第１の電位供給源に接続されエミツタが上記第
2CMOSインバータの出力端に接続される第１の
バイポーラトランジスタと、ベースが上記第
1CMOSインバータの出力端に接続されコレクタ
が第１の電位供給源に接続されエミツタが上記第
3CMOSインバータの出力端に接続される第２の
バイポーラトランジスタと、上記第１のCMOS
インバータの出力端に入力端が接続される第４の
CMOSインバータと、上記第3CMOSインバータ
の出力端に入力端が接続される第５のCMOSイ
ンバータと、ベースが上記第4CMOSインバータ
の出力端に接続されるとともにエミツタが上記第
5CMOSインバータの出力端に接続されコレクタ
が第１の電位供給源に接続される第３のバイポー
ラトランジスタと、ベースが上記第4CMOSイン
バータの出力端に接続されコレクタが第１の電位
供給源に接続される第４のバイポーラトランジス
タと、この第４バイポーラトランジスタのエミツ
タと第１の出力端子間に接続される第１の抵抗
と、ベースが上記第４バイポーラトランジスタの
エミツタに接続されコレクタが第１の電位供給源
に接続される第５のバイポーラトランジスタと、
この第５バイポーラトランジスタのエミツタと上
記第１の出力端子間に接続される第２の抵抗と、
上記第１の出力端子と第２の電位供給源間に接続
されゲートが上記第3CMOSインバータの出力端
に接続される第１のMOSトランジスタと、一端
が上記第１の出力端子に接続されゲートが上記第
3CMOSインバータの出力端に接続される第２の
MOSトランジスタと、この第2MOSトランジス
タの他端と第２の電位供給源間に接続されゲート
が上記第4CMOSインバータの出力端に接続され
る第３のMOSトランジスタと、ベースが上記第
2MOSトランジスタと第3MOSトランジスタとの
接続点に接続されコレクタが第１の出力端子に接
続されエミツタが第２の電位供給源に接続される
第６のバイポーラトランジスタと、ベースが上記
第1CMOSインバータの出力端に接続されコレク
タが第１の電位供給源に接続される第７のバイポ
ーラトランジスタと、この第７バイポーラトラン
ジスタのエミツタと第２の出力端子間に接続され
る第３の抵抗と、ベースが上記第７バイポーラト
ランジスタのエミツタに接続されコレクタが第１
の電位供給源に接続される第８のバイポーラトラ
ンジスタと、この第８バイポーラトランジスタの
エミツタと第２の出力端子間に接続される第４の
抵抗と、上記第２の出力端子と第２の電位供給源
間に接続されゲートが上記第5CMOSインバータ
の出力端に接続される第４のMOSトランジスタ
と、一端が上記第２の出力端子に接続されゲート
が上記第5CMOSインバータの出力端に接続され
る第５のMOSトランジスタと、この第5MOSト
ランジスタの他端と第２の電位供給源間に接続さ
れゲートが上記第2CMOSインバータの出力端に
接続される第６のMOSトランジスタと、ベース
が上記第5MOSトランジスタと第6MOSトランジ
スタとの接続点に接続されコレクタが上記第２の
出力端子に接続されエミツタが第２の電位供給源
に接続される第９のバイポーラトランジスタとを
具備し、上記第１の出力端子から入力信号と同相
の出力信号を得、上記第２の出力端子から入力信
号と逆相の出力信号を得ることを特徴とするバツ
フア回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61072904A JPS62230221A (ja) | 1986-03-31 | 1986-03-31 | バツフア回路 |
| DE8787102142T DE3769822D1 (de) | 1986-03-31 | 1987-02-16 | Pufferschaltung. |
| EP87102142A EP0239762B1 (en) | 1986-03-31 | 1987-02-16 | Buffer circuit |
| US07/015,038 US4783604A (en) | 1986-03-31 | 1987-02-17 | Buffer circuit for outputting signals of different polarities |
| KR1019870002951A KR910001882B1 (ko) | 1986-03-31 | 1987-03-30 | 버퍼회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61072904A JPS62230221A (ja) | 1986-03-31 | 1986-03-31 | バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62230221A JPS62230221A (ja) | 1987-10-08 |
| JPH052014B2 true JPH052014B2 (ja) | 1993-01-11 |
Family
ID=13502801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61072904A Granted JPS62230221A (ja) | 1986-03-31 | 1986-03-31 | バツフア回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4783604A (ja) |
| EP (1) | EP0239762B1 (ja) |
| JP (1) | JPS62230221A (ja) |
| KR (1) | KR910001882B1 (ja) |
| DE (1) | DE3769822D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839537A (en) * | 1986-11-29 | 1989-06-13 | Kabushiki Kaisha Toshiba | BicMO logic circuit |
| JPS63234622A (ja) * | 1987-03-23 | 1988-09-29 | Toshiba Corp | デ−タ出力回路 |
| JPH01184694A (ja) * | 1988-01-11 | 1989-07-24 | Fujitsu Ltd | 信号線切り替え回路 |
| JPH0229115A (ja) * | 1988-07-19 | 1990-01-31 | Toshiba Corp | 出力回路 |
| JPH0666674B2 (ja) * | 1988-11-21 | 1994-08-24 | 株式会社東芝 | 半導体集積回路の出力回路 |
| US4965471A (en) * | 1989-06-26 | 1990-10-23 | Eastman Kodak Company | BI-CMOS clock driver with reduced crossover current |
| GB2234872B (en) * | 1989-08-03 | 1994-04-06 | Plessey Co Plc | High speed CMOS differential interface circuits |
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