JPH03250921A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03250921A JPH03250921A JP2047958A JP4795890A JPH03250921A JP H03250921 A JPH03250921 A JP H03250921A JP 2047958 A JP2047958 A JP 2047958A JP 4795890 A JP4795890 A JP 4795890A JP H03250921 A JPH03250921 A JP H03250921A
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- JP
- Japan
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- transistor
- circuit
- input terminals
- transistors
- npn bipolar
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- ZSDSQXJSNMTJDA-UHFFFAOYSA-N trifluralin Chemical compound CCCN(CCC)C1=C([N+]([O-])=O)C=C(C(F)(F)F)C=C1[N+]([O-])=O ZSDSQXJSNMTJDA-UHFFFAOYSA-N 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
Ｂｉ ＣＭＯＳ半導体集積回路で構成するＮＯＲ回路に
関し、 動作速度を低下させることなく入力端子数を増加させ、
かつ消費電力を低減することを目的とし、多数のＮＰＮ
バイポーラトランジスタを並列に接続し、各トランジス
タのコレクタには電源を供給するとともにベースには入
力端子をそれぞれ接続してＯＲ回路を構成し、各ＮＰＮ
バイポーラトランジスタのエミッタをＣＭＯＳインバー
タ回路のゲートに接続してＮＯＲ回路を構成する。
関し、 動作速度を低下させることなく入力端子数を増加させ、
かつ消費電力を低減することを目的とし、多数のＮＰＮ
バイポーラトランジスタを並列に接続し、各トランジス
タのコレクタには電源を供給するとともにベースには入
力端子をそれぞれ接続してＯＲ回路を構成し、各ＮＰＮ
バイポーラトランジスタのエミッタをＣＭＯＳインバー
タ回路のゲートに接続してＮＯＲ回路を構成する。
この発明はＢｉＣＭＯ８半導体集積回路で構成するＮＯ
Ｒ回路に関するものである。
Ｒ回路に関するものである。
ＢｉＣＭＯ３半導体集積回路は同一チップ内にバイポー
ラトランジスタとＭＯＳ）ランジスタとを混在させたも
のであり、バイポーラトランジスタの高速性とＭＯＳト
ランジスタの低消費電力性をあわせもつものとして開発
が進められ、その高速性及び低消費電力性を益々向上さ
せることが要請されている。
ラトランジスタとＭＯＳ）ランジスタとを混在させたも
のであり、バイポーラトランジスタの高速性とＭＯＳト
ランジスタの低消費電力性をあわせもつものとして開発
が進められ、その高速性及び低消費電力性を益々向上さ
せることが要請されている。
従来のＢｉＣＭＯ８構成の３人力ＮＯＲ回路の一例を第
３図に従って説明すると、入力端子Ｔ ｉｌ。
３図に従って説明すると、入力端子Ｔ ｉｌ。
Ｔ ｉ２． Ｔ ｉ３は直列に接続されたＰチャネルＭ
ＯＳトランジスタＴ ｒｌ、 Ｔ ｒ２． Ｔ ｒ３の
ゲートにそれぞれ接続されるとともに、並列に接続され
たＮチャネルＭＯ３）ランジスタＴ ｒ４． Ｔ ｒ５
． Ｔ ｒ６のゲートにそれぞれ接続されている。そし
て、トランジスタＴｒｉのソースには電源Ｖｃｃが供給
され、トランジスタＴｒ３のドレインは抵抗Ｒ１、トラ
ンジスタＴｒ６あるいは同Ｔｒ５あるいは同Ｔｒ４及び
抵抗Ｒ２を介してグランドＧに接続されている。
ＯＳトランジスタＴ ｒｌ、 Ｔ ｒ２． Ｔ ｒ３の
ゲートにそれぞれ接続されるとともに、並列に接続され
たＮチャネルＭＯ３）ランジスタＴ ｒ４． Ｔ ｒ５
． Ｔ ｒ６のゲートにそれぞれ接続されている。そし
て、トランジスタＴｒｉのソースには電源Ｖｃｃが供給
され、トランジスタＴｒ３のドレインは抵抗Ｒ１、トラ
ンジスタＴｒ６あるいは同Ｔｒ５あるいは同Ｔｒ４及び
抵抗Ｒ２を介してグランドＧに接続されている。
ＮＰＮバイポーラトランジスタで構成される出力トラン
ジスタＴ ｒ７． Ｔ ｒ８は直列に接続され、トラ
ンジスタＴｒ７のコレクタは電源Ｖｃｃに接続され、ベ
ースはトランジスタＴｒ３のドレインに接続されている
。また、トランジスタＴｒ８のエミッタはグランドＧに
接続され、ベースはトランジスタＴｒ６のソースに接続
され、トランジスタＴ ｒ７． Ｔ ｒＳ間に設けられ
た出力端子ＴｏはトランジスタＴｒ６のドレインに接続
されている。
ジスタＴ ｒ７． Ｔ ｒ８は直列に接続され、トラ
ンジスタＴｒ７のコレクタは電源Ｖｃｃに接続され、ベ
ースはトランジスタＴｒ３のドレインに接続されている
。また、トランジスタＴｒ８のエミッタはグランドＧに
接続され、ベースはトランジスタＴｒ６のソースに接続
され、トランジスタＴ ｒ７． Ｔ ｒＳ間に設けられ
た出力端子ＴｏはトランジスタＴｒ６のドレインに接続
されている。
上記のような構成により入力端子Ｔｉｌ、 Ｔｉ２゜Ｔ
ｉ３にＨレベルの信号が入力されるとトランジスタＴ
ｒｌ、 Ｔ ｒ２． Ｔ ｒ３がオフされるとともにト
ランジスタＴ ｒ４． Ｔ ｒ５． Ｔ ｒ６はオンさ
れ、入力端子Ｔｉ１． Ｔ ｉ２． Ｔ ｉ３にＬレ
ベルの信号が入力されるとトランジスタＴ ｒｌ、 Ｔ
ｒ２． Ｔ ｒ３かオンされるとともにトランジスタ
Ｔ ｒ４． Ｔ ｒ５． Ｔ ｒ６はオフされる。
ｉ３にＨレベルの信号が入力されるとトランジスタＴ
ｒｌ、 Ｔ ｒ２． Ｔ ｒ３がオフされるとともにト
ランジスタＴ ｒ４． Ｔ ｒ５． Ｔ ｒ６はオンさ
れ、入力端子Ｔｉ１． Ｔ ｉ２． Ｔ ｉ３にＬレ
ベルの信号が入力されるとトランジスタＴ ｒｌ、 Ｔ
ｒ２． Ｔ ｒ３かオンされるとともにトランジスタ
Ｔ ｒ４． Ｔ ｒ５． Ｔ ｒ６はオフされる。
従って、入力端子Ｔ ｉｌ、 Ｔ ｉ２． Ｔ ｉ３に
それぞれＬレベルの信号が入力されるとトランジスタＴ
ｒ７がオンされて出力端子ＴＯからＨレベルの信号が出
力され、入力端子Ｔｉｌ、 Ｔｉ２． Ｔｉ３の少なく
ともいずれか一つにＨレベルの信号が入力されると、ト
ランジスタＴｒ８がオンされて出力端子ＴｏからＬレベ
ルの信号が出力され、このような構成によりＮＯＲ回路
が構成されている。
それぞれＬレベルの信号が入力されるとトランジスタＴ
ｒ７がオンされて出力端子ＴＯからＨレベルの信号が出
力され、入力端子Ｔｉｌ、 Ｔｉ２． Ｔｉ３の少なく
ともいずれか一つにＨレベルの信号が入力されると、ト
ランジスタＴｒ８がオンされて出力端子ＴｏからＬレベ
ルの信号が出力され、このような構成によりＮＯＲ回路
が構成されている。
上記のようなＮＯＲ回路では入力端子Ｔｉ１．Ｔｉ２．
Ｔｉ３にＰチャネルＭＯＳトランジスタＴ ｒｌ。
Ｔｉ３にＰチャネルＭＯＳトランジスタＴ ｒｌ。
Ｔ ｒ２． Ｔ ｒ３及びＮチャネルＭＯＳトランジス
タＴｒ４． Ｔ ｒ５． Ｔ ｒ６が接続され、入力端
子数が増えるとＰチャネルＭＯ８）ランジスタ及びＮチ
ャネルＭＯＳトランジスタの段数が増加する。このため
、直列に接続されるＰチャネルＭＯＳトランジスタの段
数が増加すると信号伝達時間が増大し、ＮチャネルＭＯ
Ｓトランジスタの段数が増加すると基板上でのトランジ
スタ領域が増大して各トランジスタと基板との間の寄生
容量が増大し、この結果入力端子数が増加するにつれて
動作速度が低下するという問題点がある。また、入力端
子数が増えると、入力端子間で信号伝達時間の差が大き
くなるという問題点もある。
タＴｒ４． Ｔ ｒ５． Ｔ ｒ６が接続され、入力端
子数が増えるとＰチャネルＭＯ８）ランジスタ及びＮチ
ャネルＭＯＳトランジスタの段数が増加する。このため
、直列に接続されるＰチャネルＭＯＳトランジスタの段
数が増加すると信号伝達時間が増大し、ＮチャネルＭＯ
Ｓトランジスタの段数が増加すると基板上でのトランジ
スタ領域が増大して各トランジスタと基板との間の寄生
容量が増大し、この結果入力端子数が増加するにつれて
動作速度が低下するという問題点がある。また、入力端
子数が増えると、入力端子間で信号伝達時間の差が大き
くなるという問題点もある。
この発明の目的は、動作速度を低下させることなく入力
端子数を増加させることができ、かつ消費電力の少ない
Ｂｉ ＣＭＯ３型ＮＯ型口ＯＲ回路するにある。
端子数を増加させることができ、かつ消費電力の少ない
Ｂｉ ＣＭＯ３型ＮＯ型口ＯＲ回路するにある。
第１図は本発明の原理説明図である。すなわち、多数の
ＮＰＮバイポーラトランジスタを並列に接続し、各トラ
ンジスタのコレクタには電源を供給するとともにベース
には入力端子Ｔｉをそれぞれ接続してＯＲ回路１を構成
し、各ＮＰＮバイポーラトランジスタのエミッタをＣＭ
ＯＳインバータ回路２のゲートに接続してＮＯＲ回路を
構成している。
ＮＰＮバイポーラトランジスタを並列に接続し、各トラ
ンジスタのコレクタには電源を供給するとともにベース
には入力端子Ｔｉをそれぞれ接続してＯＲ回路１を構成
し、各ＮＰＮバイポーラトランジスタのエミッタをＣＭ
ＯＳインバータ回路２のゲートに接続してＮＯＲ回路を
構成している。
並列に接続されるＮＰＮバイポーラトランジスタの段数
を増やして入力端子数を増加させても各バイポーラトラ
ンジスタの動作速度が低下することはなく、入力信号が
定常状態の場合には各ＮＰＮバイポーラトランジスタに
定常電流は流れない。
を増やして入力端子数を増加させても各バイポーラトラ
ンジスタの動作速度が低下することはなく、入力信号が
定常状態の場合には各ＮＰＮバイポーラトランジスタに
定常電流は流れない。
以下、この発明を３人力ＮＯＲ回路に具体化した一実施
例を第２図に従って説明する。
例を第２図に従って説明する。
入力端子Ｔｉｌ、 Ｔｉ２． Ｔｉ３は並列に接続され
たＮＰＮバイポーラトランジスタＴｒｌｌ 、 Ｔｒ
１２ 。
たＮＰＮバイポーラトランジスタＴｒｌｌ 、 Ｔｒ
１２ 。
Ｔ ｒｌ３のベースにそれぞれ接続され、各トランジス
タＴｒｌｌ 、 Ｔｒ１２ 、 Ｔｒ１３のコレク
タは電源ＶＣＣに接続され、エミッタはインバータ構成
のＰチャネルＭＯＳトランジスタＴｒ１４及びＮチャネ
ルＭＯ８）ランジスタＴ ｒ１５のゲートに接続されて
いる。
タＴｒｌｌ 、 Ｔｒ１２ 、 Ｔｒ１３のコレク
タは電源ＶＣＣに接続され、エミッタはインバータ構成
のＰチャネルＭＯＳトランジスタＴｒ１４及びＮチャネ
ルＭＯ８）ランジスタＴ ｒ１５のゲートに接続されて
いる。
トランジスタＴ Ｔｉ４のソースは電源Ｖｃｃに接続さ
れるとともに同トランジスタＴ Ｔｉ４のドレインは抵
抗Ｒ３を介してトランジスタＴ ｒ１５のドレイン及び
出力端子Ｔｏに接続され、トランジスタＴｒ１５のソー
スは抵抗Ｒ４を介してグランドＧに接続されている。そ
して、トランジスタＴｒ１４．７ｒ１５のソースは前記
従来例と同一構成の比カトランジスタＴ ｒ７． Ｔ
ｒ８のベースに接続され、両トランジスタＴ ｒ７．
Ｔ ｒ８間に出力端子Ｔｏが接続されている。なお、ト
ランジスタＴｒｌｌ 、 Ｔｒ１２ 、 Ｔｒ１３のベ
ース・エミッタ間に並列に接続される抵抗Ｒ５，Ｒ６，
Ｒ７は各トランジスタＴｒｌｌ、Ｔｒ１２ 、 Ｔｒ１
３のベース・エミッタ間の電圧降下を補償するものであ
る。
れるとともに同トランジスタＴ Ｔｉ４のドレインは抵
抗Ｒ３を介してトランジスタＴ ｒ１５のドレイン及び
出力端子Ｔｏに接続され、トランジスタＴｒ１５のソー
スは抵抗Ｒ４を介してグランドＧに接続されている。そ
して、トランジスタＴｒ１４．７ｒ１５のソースは前記
従来例と同一構成の比カトランジスタＴ ｒ７． Ｔ
ｒ８のベースに接続され、両トランジスタＴ ｒ７．
Ｔ ｒ８間に出力端子Ｔｏが接続されている。なお、ト
ランジスタＴｒｌｌ 、 Ｔｒ１２ 、 Ｔｒ１３のベ
ース・エミッタ間に並列に接続される抵抗Ｒ５，Ｒ６，
Ｒ７は各トランジスタＴｒｌｌ、Ｔｒ１２ 、 Ｔｒ１
３のベース・エミッタ間の電圧降下を補償するものであ
る。
出力端子ＴｏにはＮチャネルＭＯｓトランジスタＴ Ｔ
ｉ６のゲートが接続され、同トランジスタＴ「１６のド
レインは前記トランジスタＴｒ１４ 、 Ｔｒ１５の
ゲートに接続されている。
ｉ６のゲートが接続され、同トランジスタＴ「１６のド
レインは前記トランジスタＴｒ１４ 、 Ｔｒ１５の
ゲートに接続されている。
さて、上記のように構成されたＮＯＲ回路では入力端子
Ｔ ｉｌ、 Ｔ ｉ２． Ｔ ｉ３にそれぞれＬレベル
の信号が入力されると、トランジスタＴｒ１４がオンさ
れてトランジスタＴｒ７がオンされることにより出力端
子ＴｏからＨレベルの信号が出力され、その出力信号に
基づいてトランジスタＴ Ｔｉ６がオンされ、トランジ
スタＴｒ１４ 、 Ｔｒ１５のゲート及びトランジスタ
Ｔｒｌｌ 、 Ｔｒ１２ 、 Ｔｒ１３のベースが確
実にＬレベルとなって上記状態が安定する。
Ｔ ｉｌ、 Ｔ ｉ２． Ｔ ｉ３にそれぞれＬレベル
の信号が入力されると、トランジスタＴｒ１４がオンさ
れてトランジスタＴｒ７がオンされることにより出力端
子ＴｏからＨレベルの信号が出力され、その出力信号に
基づいてトランジスタＴ Ｔｉ６がオンされ、トランジ
スタＴｒ１４ 、 Ｔｒ１５のゲート及びトランジスタ
Ｔｒｌｌ 、 Ｔｒ１２ 、 Ｔｒ１３のベースが確
実にＬレベルとなって上記状態が安定する。
一方、入力端子Ｔｉｌ、 Ｔｉ２． Ｔｉ３の少なくと
もいずれか一つ、すなわち例えば入力端子ＴｉｌにＨレ
ベルの信号が入力されると、トランジスタＴｒｉ４、Ｔ
ｒ１５のゲートがＨレベルとなってトランジスタＴ Ｔ
ｉ４がオフされるとともにトランジスタＴｒ１５がオン
されるため、トランジスタＴｒ７がオフされるとともに
トランジスタＴｒ８がオンされるため、出力端子Ｔｏか
らＬレベルの信号が出力され、これに基づいてトランジ
スタＴ Ｔｉ６がオフされる。
もいずれか一つ、すなわち例えば入力端子ＴｉｌにＨレ
ベルの信号が入力されると、トランジスタＴｒｉ４、Ｔ
ｒ１５のゲートがＨレベルとなってトランジスタＴ Ｔ
ｉ４がオフされるとともにトランジスタＴｒ１５がオン
されるため、トランジスタＴｒ７がオフされるとともに
トランジスタＴｒ８がオンされるため、出力端子Ｔｏか
らＬレベルの信号が出力され、これに基づいてトランジ
スタＴ Ｔｉ６がオフされる。
このとき、トランジスタＴ ｒ１５にはゲート電流はほ
とんど流れないので、入力端子Ｔｉｌに供給されるＨレ
ベルの入力信号はトランジスタＴｒｌｌのベース・エミ
ッタ間における電圧降下を生じることなく抵抗Ｒ５を介
してＩ・ランジスタＴ ｒ１５のゲートに供給される。
とんど流れないので、入力端子Ｔｉｌに供給されるＨレ
ベルの入力信号はトランジスタＴｒｌｌのベース・エミ
ッタ間における電圧降下を生じることなく抵抗Ｒ５を介
してＩ・ランジスタＴ ｒ１５のゲートに供給される。
従って、出力端子ＴｏからＬレベルの信号が安定して圧
力される。
力される。
以上のようにこのＮＯＲ回路ではＮＰＮバイポーラトラ
ンジスタを並列に接続してＯＲ回路を構成しているので
、ＮＰＮバイポーラトランジスタの段数を増加させて入
力端子数を増加させてもＯＲ回路の動作速度が低下する
ことはない。そして、各入力端子の入力信号レベルがＨ
レベルあるいはＬレベルの定常状態である場合にはＯＲ
回路を構成する各トランジスタ及びその後段のＭＯＳ）
ランジスタに定常電流が流れることはないので、消費電
力を低減することもできる。
ンジスタを並列に接続してＯＲ回路を構成しているので
、ＮＰＮバイポーラトランジスタの段数を増加させて入
力端子数を増加させてもＯＲ回路の動作速度が低下する
ことはない。そして、各入力端子の入力信号レベルがＨ
レベルあるいはＬレベルの定常状態である場合にはＯＲ
回路を構成する各トランジスタ及びその後段のＭＯＳ）
ランジスタに定常電流が流れることはないので、消費電
力を低減することもできる。
以上詳述したように、この発明は動作速度を低下させる
ことなく入力端子数を増加させることができ、かつ消費
電力の少ないＢｉＣＭＯ８型Ｎ。
ことなく入力端子数を増加させることができ、かつ消費
電力の少ないＢｉＣＭＯ８型Ｎ。
Ｒ回路を提供することができる優れた効果を発揮する。
第１図は本発明の原理説明図、
第２図は本発明を具体化した一実施例の回路図、第３図
は従来例を示す回路図である。 図中、 １はＯＲ回路、 ２はＣＭＯＳインバータ回路、 Ｔｉは入力端子である。
は従来例を示す回路図である。 図中、 １はＯＲ回路、 ２はＣＭＯＳインバータ回路、 Ｔｉは入力端子である。
Claims (1)
- １、多数のＮＰＮバイポーラトランジスタを並列に接続
し、各トランジスタのコレクタには電源を供給するとと
もにベースには入力端子（Ｔｉ）をそれぞれ接続してＯ
Ｒ回路（１）を構成し、各ＮＰＮバイポーラトランジス
タのエミッタをＣＭＯＳインバータ回路（２）のゲート
に接続してＮＯＲ回路を構成したことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047958A JPH03250921A (ja) | 1990-02-28 | 1990-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047958A JPH03250921A (ja) | 1990-02-28 | 1990-02-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250921A true JPH03250921A (ja) | 1991-11-08 |
Family
ID=12789860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2047958A Pending JPH03250921A (ja) | 1990-02-28 | 1990-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250921A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722938A (ja) * | 1993-07-05 | 1995-01-24 | Nec Corp | バイポーラｃｍｏｓ論理回路 |
-
1990
- 1990-02-28 JP JP2047958A patent/JPH03250921A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722938A (ja) * | 1993-07-05 | 1995-01-24 | Nec Corp | バイポーラｃｍｏｓ論理回路 |
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