JPH05160711A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH05160711A JPH05160711A JP3319495A JP31949591A JPH05160711A JP H05160711 A JPH05160711 A JP H05160711A JP 3319495 A JP3319495 A JP 3319495A JP 31949591 A JP31949591 A JP 31949591A JP H05160711 A JPH05160711 A JP H05160711A
- Authority
- JP
- Japan
- Prior art keywords
- channel mosfet
- logic circuit
- pnp bipolar
- input terminal
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 論理回路面積の小さな相補形論理回路を提供
することにある。 【構成】 入力端子３にロウレベルが入力されると、ｐ
ｎｐバイポーラトランジスタ１がオン、ｎチャネルＭＯ
ＳＦＥＴ２がオフになり、出力端子はハイレベルにな
る。また、入力端子３にハイレベルが入力されると、ｎ
チャネルＭＯＳＦＥＴ２がオン、ｐｎｐバイポーラトラ
ンジスタ１がオフになり、出力端子はロウレベルにな
る。この際、ｐｎｐバイポーラトランジスタ１の相互コ
ンダクタンスｇｍは、ｐチャネルＭＯＳＦＥＴに比べて
大きいために、入力端子３にロウレベルが入力されたと
きの出力端子４の電圧電流特性と、入力端子３にハイレ
ベルが入力されたときの出力端子４の電圧電流特性を同
じにする場合、ｐｎｐバイポーラトランジスタ１はｐチ
ャネルＭＯＳＦＥＴより小さな面積のトランジスタでで
きるため、相補形論理回路の面積を小さくすることがで
きる。
することにある。 【構成】 入力端子３にロウレベルが入力されると、ｐ
ｎｐバイポーラトランジスタ１がオン、ｎチャネルＭＯ
ＳＦＥＴ２がオフになり、出力端子はハイレベルにな
る。また、入力端子３にハイレベルが入力されると、ｎ
チャネルＭＯＳＦＥＴ２がオン、ｐｎｐバイポーラトラ
ンジスタ１がオフになり、出力端子はロウレベルにな
る。この際、ｐｎｐバイポーラトランジスタ１の相互コ
ンダクタンスｇｍは、ｐチャネルＭＯＳＦＥＴに比べて
大きいために、入力端子３にロウレベルが入力されたと
きの出力端子４の電圧電流特性と、入力端子３にハイレ
ベルが入力されたときの出力端子４の電圧電流特性を同
じにする場合、ｐｎｐバイポーラトランジスタ１はｐチ
ャネルＭＯＳＦＥＴより小さな面積のトランジスタでで
きるため、相補形論理回路の面積を小さくすることがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路の改良に関
し、特に、相補形ＭＯＳＦＥＴの論理回路の改良に関す
る。
し、特に、相補形ＭＯＳＦＥＴの論理回路の改良に関す
る。
【０００２】
【従来の技術】従来の論理回路は、図５に示すように、
相補形ＭＯＳＦＥＴ論理回路のインバータ回路であり、
ｐチャネルＭＯＳＦＥＴ７とｎチャネルＭＯＳＦＥＴ２
とから構成されている。ｐチャネルＭＯＳＦＥＴ７とｎ
チャネルＭＯＳＦＥＴ２のゲートには、入力端子３を介
して、入力信号が印加され、ソースから、出力端子４を
介して、出力信号が出力される。
相補形ＭＯＳＦＥＴ論理回路のインバータ回路であり、
ｐチャネルＭＯＳＦＥＴ７とｎチャネルＭＯＳＦＥＴ２
とから構成されている。ｐチャネルＭＯＳＦＥＴ７とｎ
チャネルＭＯＳＦＥＴ２のゲートには、入力端子３を介
して、入力信号が印加され、ソースから、出力端子４を
介して、出力信号が出力される。
【０００３】前記回路構成によれば、入力信号がハイレ
ベルであるならば、ｎチャネルＭＯＳＦＥＴ２はオン、
ｐチャネルＭＯＳＦＥＴ７はオフとなり、出力信号は、
ｎチャネルＭＯＳＦＥＴ２により、プルダウンされ、ロ
ウレベルになる。この際、ロウレベルは、ほぼ電源電圧
ＶＳＳに等しくなる。また、入力信号が、ロウレベルで
あるならば、ｐチャネルＭＯＳＦＥＴ７はオン、ｎチャ
ネルＭＯＳＦＥＴ２はオフとなり、出力信号は、ｐチャ
ネルＭＯＳＦＥＴ７により、プルアップされ、ハイレベ
ルになる。この際、ハイレベルは、ほぼ電源電圧ＶＤＤ
に等しくなる。
ベルであるならば、ｎチャネルＭＯＳＦＥＴ２はオン、
ｐチャネルＭＯＳＦＥＴ７はオフとなり、出力信号は、
ｎチャネルＭＯＳＦＥＴ２により、プルダウンされ、ロ
ウレベルになる。この際、ロウレベルは、ほぼ電源電圧
ＶＳＳに等しくなる。また、入力信号が、ロウレベルで
あるならば、ｐチャネルＭＯＳＦＥＴ７はオン、ｎチャ
ネルＭＯＳＦＥＴ２はオフとなり、出力信号は、ｐチャ
ネルＭＯＳＦＥＴ７により、プルアップされ、ハイレベ
ルになる。この際、ハイレベルは、ほぼ電源電圧ＶＤＤ
に等しくなる。
【０００４】
【発明が解決しようとする課題】この従来の論理回路で
は、Ｓｉ半導体基板にｐチャネルＭＯＳＦＥＴ７とｎチ
ャネルＭＯＳＦＥＴ２を作成した場合、ホールの移動度
が電子に比べて小さいために、同じチャネル長のＭＯＳ
ＦＥＴを比較すると、単位チャネル幅当たりの相互コン
ダクタンスｇｍは、ｐチャネルＭＯＳＦＥＴ７の方が小
さくなる。このため、入力信号がハイレベルにあるとき
とロウレベルにあるときの出力電圧電流特性が、対称に
なるようにするためには、ｐチャネルＭＯＳＦＥＴ７の
チャネル幅をｎチャネルＭＯＳＦＥＴ２に比べて大きく
する必要があり、論理回路を構成する面積が大きくなる
ため、集積化に不利になるという問題点があった。
は、Ｓｉ半導体基板にｐチャネルＭＯＳＦＥＴ７とｎチ
ャネルＭＯＳＦＥＴ２を作成した場合、ホールの移動度
が電子に比べて小さいために、同じチャネル長のＭＯＳ
ＦＥＴを比較すると、単位チャネル幅当たりの相互コン
ダクタンスｇｍは、ｐチャネルＭＯＳＦＥＴ７の方が小
さくなる。このため、入力信号がハイレベルにあるとき
とロウレベルにあるときの出力電圧電流特性が、対称に
なるようにするためには、ｐチャネルＭＯＳＦＥＴ７の
チャネル幅をｎチャネルＭＯＳＦＥＴ２に比べて大きく
する必要があり、論理回路を構成する面積が大きくなる
ため、集積化に不利になるという問題点があった。
【０００５】本発明の目的は、論理回路面積の小さな相
補形論理回路を提供することにある。
補形論理回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、エミッタが第１電源に接続され、ベース
が入力端子に接続され、コレクタが出力端子に接続され
たｐｎｐバイポーラトランジスタと、ドレインがｐｎｐ
バイポーラトランジスタのコレクタに接続され、ゲート
が入力端子に接続され、ソースが第２電源に接続された
ｎチャネルＭＯＳＦＥＴとを設けたものである。
に、本発明は、エミッタが第１電源に接続され、ベース
が入力端子に接続され、コレクタが出力端子に接続され
たｐｎｐバイポーラトランジスタと、ドレインがｐｎｐ
バイポーラトランジスタのコレクタに接続され、ゲート
が入力端子に接続され、ソースが第２電源に接続された
ｎチャネルＭＯＳＦＥＴとを設けたものである。
【０００７】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【０００８】図１は、本発明の第１実施例の論理回路の
回路図である。図１において、ｐｎｐバイポーラトラン
ジスタ１は、エミッタが第１電源ＶＤＤに接続され、ベ
ースが入力端子３に接続され、コレクタが出力端子４に
接続されている。ｎチャネルＭＯＳＦＥＴ２は、ソース
が第２電源ＶＳＳに接続され、ゲートが入力端子３に接
続され、ドレインが出力端子４に接続されている。
回路図である。図１において、ｐｎｐバイポーラトラン
ジスタ１は、エミッタが第１電源ＶＤＤに接続され、ベ
ースが入力端子３に接続され、コレクタが出力端子４に
接続されている。ｎチャネルＭＯＳＦＥＴ２は、ソース
が第２電源ＶＳＳに接続され、ゲートが入力端子３に接
続され、ドレインが出力端子４に接続されている。
【０００９】いま、入力端子３にロウレベルが入力され
るならば、ｐｎｐバイポーラトランジスタ１がオン、ｎ
チャネルＭＯＳＦＥＴ２がオフになり、出力端子４は、
ｐｎｐバイポーラトランジスタ１によりプルアップさ
れ、ハイレベルになる。また、入力端子３にハイレベル
が入力されるならば、ｎチャネルＭＯＳＦＥＴ２がオ
ン、ｐｎｐバイポーラトランジスタ１がオフになり、出
力端子４は、ｎチャネルＭＯＳＦＥＴ２によりプルダウ
ンされ、ロウレベルになる。この際、ｐｎｐバイポーラ
トランジスタ１の相互コンダクタンスｇｍは、ｐチャネ
ルＭＯＳＦＥＴ７に比べて大きいために、入力端子３に
ロウレベルが入力されたときの出力端子４の電圧電流特
性と、入力端子３にハイレベルが入力されたときの出力
端子４の電圧電流特性を同じにする場合、ｐｎｐバイポ
ーラトランジスタ１は、ｐチャネルＭＯＳＦＥＴ７より
小さな面積のトランジスタでできるため、相補形論理回
路の面積を小さくすることができる。
るならば、ｐｎｐバイポーラトランジスタ１がオン、ｎ
チャネルＭＯＳＦＥＴ２がオフになり、出力端子４は、
ｐｎｐバイポーラトランジスタ１によりプルアップさ
れ、ハイレベルになる。また、入力端子３にハイレベル
が入力されるならば、ｎチャネルＭＯＳＦＥＴ２がオ
ン、ｐｎｐバイポーラトランジスタ１がオフになり、出
力端子４は、ｎチャネルＭＯＳＦＥＴ２によりプルダウ
ンされ、ロウレベルになる。この際、ｐｎｐバイポーラ
トランジスタ１の相互コンダクタンスｇｍは、ｐチャネ
ルＭＯＳＦＥＴ７に比べて大きいために、入力端子３に
ロウレベルが入力されたときの出力端子４の電圧電流特
性と、入力端子３にハイレベルが入力されたときの出力
端子４の電圧電流特性を同じにする場合、ｐｎｐバイポ
ーラトランジスタ１は、ｐチャネルＭＯＳＦＥＴ７より
小さな面積のトランジスタでできるため、相補形論理回
路の面積を小さくすることができる。
【００１０】図２は、本発明の第２実施例の論理回路の
回路図で、図１に示された論理回路を２段接続したもの
である。したがって、１′はｐｎｐバイポーラトランジ
スタ、２′はｎチャネルＭＯＳＦＥＴ、３′は入力端
子、４′は出力端子である。図２において、第１電源Ｖ
ＤＤと第２電源ＶＳＳの電位差が、ｐｎｐバイポーラト
ランジスタ１′のベース・エミッタ間のｐｎ接合のビル
トインポテンシャルより大きくなると、出力端子４がロ
ウレベルのときは、次段のｐｎｐバイポーラトランジス
タ１′のベース・エミッタ間のｐｎ接合を介して流れる
電流が多くなる。その結果、第１電源ＶＤＤと第２電源
ＶＳＳの電位差が大きくなると、消費電力が大きくな
る。
回路図で、図１に示された論理回路を２段接続したもの
である。したがって、１′はｐｎｐバイポーラトランジ
スタ、２′はｎチャネルＭＯＳＦＥＴ、３′は入力端
子、４′は出力端子である。図２において、第１電源Ｖ
ＤＤと第２電源ＶＳＳの電位差が、ｐｎｐバイポーラト
ランジスタ１′のベース・エミッタ間のｐｎ接合のビル
トインポテンシャルより大きくなると、出力端子４がロ
ウレベルのときは、次段のｐｎｐバイポーラトランジス
タ１′のベース・エミッタ間のｐｎ接合を介して流れる
電流が多くなる。その結果、第１電源ＶＤＤと第２電源
ＶＳＳの電位差が大きくなると、消費電力が大きくな
る。
【００１１】図３は、本発明の第３実施例の論理回路の
回路図である。図３において、ｐｎｐバイポーラトラン
ジスタ１のコレクタは、電流制限回路５を介して、出力
端子４に接続されている。その結果、出力端子４に論理
回路を接続した場合、出力端子４に流れる電流を少なく
できる。
回路図である。図３において、ｐｎｐバイポーラトラン
ジスタ１のコレクタは、電流制限回路５を介して、出力
端子４に接続されている。その結果、出力端子４に論理
回路を接続した場合、出力端子４に流れる電流を少なく
できる。
【００１２】図４は、本発明の第４実施例の論理回路の
回路図である。図４において、ｐｎｐバイポーラトラン
ジスタ１のコレクタは、電流制限回路５とコンデンサ６
を並列接続した回路を介して、出力端子４に接続されて
いる。その結果、出力端子４に論理回路を接続した場
合、出力端子４に流れる電流は、コンデンサ６を接続し
ない場合に比べて、多くなる。
回路図である。図４において、ｐｎｐバイポーラトラン
ジスタ１のコレクタは、電流制限回路５とコンデンサ６
を並列接続した回路を介して、出力端子４に接続されて
いる。その結果、出力端子４に論理回路を接続した場
合、出力端子４に流れる電流は、コンデンサ６を接続し
ない場合に比べて、多くなる。
【００１３】第１実施例、第３実施例、及び、第４実施
例は、インバータ論理回路について記載しているが、相
補形ＭＯＳＦＥＴ論理回路の他の論理回路においても、
ｐチャネルＭＯＳＦＥＴをｐｎｐバイポーラトランジス
タに置き換えることができる。
例は、インバータ論理回路について記載しているが、相
補形ＭＯＳＦＥＴ論理回路の他の論理回路においても、
ｐチャネルＭＯＳＦＥＴをｐｎｐバイポーラトランジス
タに置き換えることができる。
【発明の効果】本発明は、以上説明したように構成され
ているので、相補形論理回路の回路面積を小さくするこ
とができるという効果が得られる。
ているので、相補形論理回路の回路面積を小さくするこ
とができるという効果が得られる。
【図１】本発明の第１実施例の論理回路の回路図であ
る。
る。
【図２】本発明の第２実施例の論理回路の回路図であ
る。
る。
【図３】本発明の第３実施例の論理回路の回路図であ
る。
る。
【図４】本発明の第４実施例の論理回路の回路図であ
る。
る。
【図５】従来の論理回路の回路図である。
１，１′ ｐｎｐバイポーラトランジスタ ２，２′ ｎチャネルＭＯＳＦＥＴ ３，３′ 入力端子 ４，４′ 出力端子 ５ 電流制限回路 ６ コンデンサ ＶＤＤ 第１電源 ＶＳＳ 第２電源
Claims (3)
- 【請求項１】エミッタが第１電源に接続され、ベースが
入力端子に接続され、コレクタが出力端子に接続された
ｐｎｐバイポーラトランジスタと、ドレインがｐｎｐバ
イポーラトランジスタのコレクタに接続され、ゲートが
入力端子に接続され、ソースが第２電源に接続されたｎ
チャネルＭＯＳＦＥＴとを設けたことを特徴とする論理
回路。 - 【請求項２】エミッタが第１電源に接続され、ベースが
入力端子に接続され、コレクタが電流制限回路を介して
出力端子に接続されたｐｎｐバイポーラトランジスタ
と、ドレインがｐｎｐバイポーラトランジスタのコレク
タに接続され、ゲートが入力端子に接続され、ソースが
第２電源に接続されたｎチャネルＭＯＳＦＥＴとを設け
たことを特徴とする論理回路。 - 【請求項３】エミッタが第１電源に接続され、ベースが
入力端子に接続され、コレクタが、電流制限回路とコン
デンサを並列接続した回路を介して、出力端子に接続さ
れたｐｎｐバイポーラトランジスタと、ドレインがｐｎ
ｐバイポーラトランジスタのコレクタに接続され、ゲー
トが入力端子に接続され、ソースが第２電源に接続され
たｎチャネルＭＯＳＦＥＴとを設けたことを特徴とする
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319495A JPH05160711A (ja) | 1991-12-04 | 1991-12-04 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319495A JPH05160711A (ja) | 1991-12-04 | 1991-12-04 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160711A true JPH05160711A (ja) | 1993-06-25 |
Family
ID=18110860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3319495A Pending JPH05160711A (ja) | 1991-12-04 | 1991-12-04 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160711A (ja) |
-
1991
- 1991-12-04 JP JP3319495A patent/JPH05160711A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5034626A (en) | BIMOS current bias with low temperature coefficient | |
| JP2891297B2 (ja) | 電圧電流変換回路 | |
| KR900010531A (ko) | 정전류원 회로 | |
| EP0429268A2 (en) | Current-mirror circuit with buffering transistor | |
| US4253033A (en) | Wide bandwidth CMOS class A amplifier | |
| EP0472202B1 (en) | Current mirror type constant current source circuit having less dependence upon supplied voltage | |
| US5635869A (en) | Current reference circuit | |
| US4622476A (en) | Temperature compensated active resistor | |
| US4656374A (en) | CMOS low-power TTL-compatible input buffer | |
| JP4176152B2 (ja) | 分圧器回路 | |
| US4387309A (en) | Input stage for N-channel junction field effect transistor operational amplifier | |
| US6844781B1 (en) | Dual differential-input amplifier having wide input range | |
| US4994694A (en) | Complementary composite PNP transistor | |
| JP2639350B2 (ja) | 演算増幅器 | |
| JP3128013B2 (ja) | 半導体温度センサ | |
| JPH05160711A (ja) | 論理回路 | |
| JP3644156B2 (ja) | 電流制限回路 | |
| US20050237106A1 (en) | Constant-current generating circuit | |
| JP3657193B2 (ja) | 温度検出回路 | |
| JP3963251B2 (ja) | 電子回路 | |
| JP2971666B2 (ja) | 半導体回路 | |
| JPH0749722A (ja) | 定電流回路 | |
| JP2821294B2 (ja) | ラッチアップ防止回路 | |
| JPH04369116A (ja) | 出力回路 | |
| JPH066148A (ja) | 差動増幅回路 |