JPS58169069A - ヒステリシス入力回路の試験装置 - Google Patents
ヒステリシス入力回路の試験装置Info
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- JPS58169069A JPS58169069A JP57053080A JP5308082A JPS58169069A JP S58169069 A JPS58169069 A JP S58169069A JP 57053080 A JP57053080 A JP 57053080A JP 5308082 A JP5308082 A JP 5308082A JP S58169069 A JPS58169069 A JP S58169069A
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- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- hysteresis
- timing
- Prior art date
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- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は入力端子にヒステリシス回路を有する集積回路
のヒステリシス特性を試験するヒステリシス入力回路の
試験装置に関する。
のヒステリシス特性を試験するヒステリシス入力回路の
試験装置に関する。
（２）技術の背景
ロジック回路例えばＴＴＬ等はハイレベル（以下Ｈレベ
ルと呼ぶ）とローレベル（以下Ｌレベルと呼ぶ）を検出
するためのスレッシ−ホールドレベルを有している。こ
のスレッシーホールドレベルの近傍で入力電圧が微小に
変化するとこれが雑音となって誤った出力信号を発生し
てしまうことがあった。第１図はその誤った動作の原理
を示す。
ルと呼ぶ）とローレベル（以下Ｌレベルと呼ぶ）を検出
するためのスレッシ−ホールドレベルを有している。こ
のスレッシーホールドレベルの近傍で入力電圧が微小に
変化するとこれが雑音となって誤った出力信号を発生し
てしまうことがあった。第１図はその誤った動作の原理
を示す。
第１図１ａ）に示すインバータｌの入力２に第１図（ｂ
）に示す入力電圧Ｖｉｎを入力した場合、その信号のス
レッシ−ホールドレベルＳＬを上下する雑音を有してい
るので第１図（ｂｌに示す出力電圧Ｖｏｕｔには誤った
パルスＰが発生している。
）に示す入力電圧Ｖｉｎを入力した場合、その信号のス
レッシ−ホールドレベルＳＬを上下する雑音を有してい
るので第１図（ｂｌに示す出力電圧Ｖｏｕｔには誤った
パルスＰが発生している。
前述の誤動作を防止する回路としてシュミットトリガ回
路がある。この回路はヒステリシスを有している。例え
ば第２図（ａｌに示すヒステリシスを有するインバータ
回路ＩＮＶの入力電圧■１と出力であるＶＤとの関係は
第２図（ｂ）に示すようなヒステリシスを有している。
路がある。この回路はヒステリシスを有している。例え
ば第２図（ａｌに示すヒステリシスを有するインバータ
回路ＩＮＶの入力電圧■１と出力であるＶＤとの関係は
第２図（ｂ）に示すようなヒステリシスを有している。
入力電圧Ｖ、が一度Ｖ８以下になると出力電圧ｖｏはＶ
。１となる。この状態では入力電圧■１がｖＡ以上にな
らない限り出力電圧Ｖｏは変化しない。すなわちＶＣ）
Ｍとなったままとなる。同様に入力電圧■１が一度ｖＡ
以上になると出力電圧ＶＤは■。Ｌに下降し、この状態
では入力電圧Ｖｉが■８以下にならない限り出力電圧■
ｏは■。Ｌとなったままとなる。
。１となる。この状態では入力電圧■１がｖＡ以上にな
らない限り出力電圧Ｖｏは変化しない。すなわちＶＣ）
Ｍとなったままとなる。同様に入力電圧■１が一度ｖＡ
以上になると出力電圧ＶＤは■。Ｌに下降し、この状態
では入力電圧Ｖｉが■８以下にならない限り出力電圧■
ｏは■。Ｌとなったままとなる。
このようなヒステリシスを有する回路に第１図に示す入
力電圧Ｖｉｎを入力すると、この出力は誤ったパルスＰ
を有さない出力を得る。すなわちシュミットトリガ回路
は雑音やジッタ等を含んだ信号に対しても誤動作しない
特徴を有している。
力電圧Ｖｉｎを入力すると、この出力は誤ったパルスＰ
を有さない出力を得る。すなわちシュミットトリガ回路
は雑音やジッタ等を含んだ信号に対しても誤動作しない
特徴を有している。
第２図に示したシュミットトリガ回路のヒステリシス動
作の試験は入力電圧を変化させて、その出力電圧を測定
することによって簡単に行うことができる。
作の試験は入力電圧を変化させて、その出力電圧を測定
することによって簡単に行うことができる。
（３）従来技術と問題点
現在、集積回路技術の発展にともない、多くの回路が集
積化されている。前述のシュミットトリガ回路もその特
徴から集積回路の入力回路として多く用いられている。
積化されている。前述のシュミットトリガ回路もその特
徴から集積回路の入力回路として多く用いられている。
しかしながら、複雑なロジックの集積回路内に用いられ
た前述のシュミットトリガ回路のヒステリシス特性を試
験することは集積回路内でシュミットトリガ回路の出力
が他の集積回路内の回路と結線されているのでシュミッ
トトリガ回路のみを取り出して試験することは不可能で
あった。このため個々のシュミットトリガ回路の入力に
対してヒステリシス特性を考慮してファンクション試験
を行うので多くの時間を有していた。
た前述のシュミットトリガ回路のヒステリシス特性を試
験することは集積回路内でシュミットトリガ回路の出力
が他の集積回路内の回路と結線されているのでシュミッ
トトリガ回路のみを取り出して試験することは不可能で
あった。このため個々のシュミットトリガ回路の入力に
対してヒステリシス特性を考慮してファンクション試験
を行うので多くの時間を有していた。
これを解決する方法として、ヒステリシス特性試験に関
してはサンプルチェックを行う方法がある。しかしなが
らこれは出荷されたＬＳＩの信頼性の低下という問題を
有している。
してはサンプルチェックを行う方法がある。しかしなが
らこれは出荷されたＬＳＩの信頼性の低下という問題を
有している。
（４）発明の目的
本発明の目的とするところは、前述の問題点を解決する
ものであり、集積回路の入力回路に用いられているシュ
ミットトリガ回路のヒステリシス特性の試験を集積回路
のファンクシラン試験を行うときに同時に行うことがで
きるヒステリシス入力回路の試験装置を提供することに
ある。
ものであり、集積回路の入力回路に用いられているシュ
ミットトリガ回路のヒステリシス特性の試験を集積回路
のファンクシラン試験を行うときに同時に行うことがで
きるヒステリシス入力回路の試験装置を提供することに
ある。
（５）発明の構成
本発明の特徴とするところは、被試験物に対して４種類
の電圧を出力する機能を有する出力回路と、前記出力回
路の出力電圧を決定する制御回路からなり、前記出力回
路は一端がそれぞれ接地された４個の電源と、前記電圧
源の他端に一端がそれぞれ接続され他端が出力端子に接
続された制御信号によってオン、オフする４個のスイッ
チを有し、前記制御回路は少なくとも１個の入力端子と
前記スイッチの制御信号端子に接続された４個の制御信
号出力端子を有し、前記ロジック入力端子に入力された
信号がハイレベルのときには第１のスイッチをオンにし
て続いて前記第１のスイッチをオフにするとともに第２
のスイッチをオンにし、ローレベルのときには第３のス
イッチをオンにし続いて第３のスイッチをオフにすると
ともに第４のスイッチをオンにする信号を制御信号端子
に出力する機能を有することを特徴としたヒステリシス
人力ｌ路の試験装置を提供することにある。
の電圧を出力する機能を有する出力回路と、前記出力回
路の出力電圧を決定する制御回路からなり、前記出力回
路は一端がそれぞれ接地された４個の電源と、前記電圧
源の他端に一端がそれぞれ接続され他端が出力端子に接
続された制御信号によってオン、オフする４個のスイッ
チを有し、前記制御回路は少なくとも１個の入力端子と
前記スイッチの制御信号端子に接続された４個の制御信
号出力端子を有し、前記ロジック入力端子に入力された
信号がハイレベルのときには第１のスイッチをオンにし
て続いて前記第１のスイッチをオフにするとともに第２
のスイッチをオンにし、ローレベルのときには第３のス
イッチをオンにし続いて第３のスイッチをオフにすると
ともに第４のスイッチをオンにする信号を制御信号端子
に出力する機能を有することを特徴としたヒステリシス
人力ｌ路の試験装置を提供することにある。
（６）発明の実施例
第３図は本発明の第１の実施例である。制御回路４のロ
ジック入力端子５には入力データが入力きれ、タイミン
グ入力端子６，７．８にはそれぞれタイミング信号Ｔｏ
、ＴＩ、Ｔ２が入力される。
ジック入力端子５には入力データが入力きれ、タイミン
グ入力端子６，７．８にはそれぞれタイミング信号Ｔｏ
、ＴＩ、Ｔ２が入力される。
制御回路４の制御信号出力端子Ｃｏ、Ｃ１，Ｃ２゜Ｃ３
は電子スイッチＳｏ、Ｓ１．３２．３３の制御信号端子
９，１０，１１．１２にそれぞれ接続される。電子スイ
ッチＳｏ、Ｓｌ、Ｓ２．Ｓ３のそれぞれの一端は出力端
子１３に接続され、それぞれの他端は電圧Ｖｏ、Ｖｌ、
Ｖ２．Ｖ３が印加される。
は電子スイッチＳｏ、Ｓ１．３２．３３の制御信号端子
９，１０，１１．１２にそれぞれ接続される。電子スイ
ッチＳｏ、Ｓｌ、Ｓ２．Ｓ３のそれぞれの一端は出力端
子１３に接続され、それぞれの他端は電圧Ｖｏ、Ｖｌ、
Ｖ２．Ｖ３が印加される。
第４図は各端子のレベルを表すタイミングチャートであ
る。タイミング信号Ｔｏのタイミングで入力データＡが
順次り、Ｈ，Ｌレベルと変化したとする。制御回路４は
入力デー タＡがタイミング信号ＴｏでＬレベルになっ
たときにはタイミング信号Ｔ１のタイミングで制御出力
端子ＣＩ、Ｃ２゜Ｃ３の出力をＬレベルに、制御出力端
子Ｃｏの出力をＨレベルにする。これにより、電子スイ
ッチＳｏがオンとなり出力端子１３の出力データＢは電
圧ＶＤとなる。次に制御回路４はタイミング信号Ｔ２で
制御出力端子Ｃｏ、ＣＩ、Ｃ２の出方をＬレベルに、制
御出力端子ｃ３の出力をＨレベルにする。これにより電
子スイッチｓ３がオンとなり出力端子１３の出力データ
Ｂは電圧ｖ３となる。
る。タイミング信号Ｔｏのタイミングで入力データＡが
順次り、Ｈ，Ｌレベルと変化したとする。制御回路４は
入力デー タＡがタイミング信号ＴｏでＬレベルになっ
たときにはタイミング信号Ｔ１のタイミングで制御出力
端子ＣＩ、Ｃ２゜Ｃ３の出力をＬレベルに、制御出力端
子Ｃｏの出力をＨレベルにする。これにより、電子スイ
ッチＳｏがオンとなり出力端子１３の出力データＢは電
圧ＶＤとなる。次に制御回路４はタイミング信号Ｔ２で
制御出力端子Ｃｏ、ＣＩ、Ｃ２の出方をＬレベルに、制
御出力端子ｃ３の出力をＨレベルにする。これにより電
子スイッチｓ３がオンとなり出力端子１３の出力データ
Ｂは電圧ｖ３となる。
入力データＡがタイミング信号ＴｏでＨレベルとなった
ときには制御回路４はタイミング信号Ｔ１のタイミング
で制御出力端子ＣＤ、Ｃ２゜Ｃ３の出力をＬレベルに、
制御出力端子ｃ１の出力をＨレベルにする。これにより
電子スイ・７チＳ１がオンとなり出力端子Ｉ３の出力デ
ータＢは電圧Ｖ＋となる。次に制御回路４はタイミング
信号′ｒ ２で制御出力端子Ｃｏ、Ｃ１，Ｃ３の出方を
■、レベルに、制御出力端子ｃ２の出力をＨレベルにす
る。これにより電子スイッチｓ２がオンとなり出力端子
１３の出力データＢは電圧■２となる。
ときには制御回路４はタイミング信号Ｔ１のタイミング
で制御出力端子ＣＤ、Ｃ２゜Ｃ３の出力をＬレベルに、
制御出力端子ｃ１の出力をＨレベルにする。これにより
電子スイ・７チＳ１がオンとなり出力端子Ｉ３の出力デ
ータＢは電圧Ｖ＋となる。次に制御回路４はタイミング
信号′ｒ ２で制御出力端子Ｃｏ、Ｃ１，Ｃ３の出方を
■、レベルに、制御出力端子ｃ２の出力をＨレベルにす
る。これにより電子スイッチｓ２がオンとなり出力端子
１３の出力データＢは電圧■２となる。
前記動作は入力データＡのレベルすなわちＨレベル、Ｌ
レベルに対応して順次行われる。電圧Ｖｏ、Ｖｌ、Ｖ２
．Ｖ３を Ｖｏ＜ＶＢ＜Ｖ２＜Ｖ３＜ＶＡ＜Ｖ＋ を満足するように設定すると第４図に示す出力データＢ
を得られる。
レベルに対応して順次行われる。電圧Ｖｏ、Ｖｌ、Ｖ２
．Ｖ３を Ｖｏ＜ＶＢ＜Ｖ２＜Ｖ３＜ＶＡ＜Ｖ＋ を満足するように設定すると第４図に示す出力データＢ
を得られる。
この条件での出力データＢはシュミットトリガ回路の入
力をタイミング信号ＴＩでり、 Ｈレベルに指定して
いる。出方データＢがシュミットトリガ回路の入力に入
力されると出方データＢが電圧Ｖｏになるとシュミット
トリガ回路は入力データをＬレベルと判断し、次のタイ
ミング信号Ｔ１まで入力はＬレベルであるとする。また
電圧がＶｌ 。
力をタイミング信号ＴＩでり、 Ｈレベルに指定して
いる。出方データＢがシュミットトリガ回路の入力に入
力されると出方データＢが電圧Ｖｏになるとシュミット
トリガ回路は入力データをＬレベルと判断し、次のタイ
ミング信号Ｔ１まで入力はＬレベルであるとする。また
電圧がＶｌ 。
になると入力データをＨレベルと判断し、次のタイミン
グ信号Ｔ１まで入力はＨレベルであるとする。シュミッ
トトリガ回路のヒステリシス特性が異寓であるならば前
述の判断には誤りが発生する。
グ信号Ｔ１まで入力はＨレベルであるとする。シュミッ
トトリガ回路のヒステリシス特性が異寓であるならば前
述の判断には誤りが発生する。
例えば入力がＨレベルになったことを判断するＬレベル
すなわちｖＡが特性不良でＶ＾″となった場合（Ｖ Ａ
′＜ Ｖ ３ ）には前述の動作にはならず制御出力
端子ＣｏがＨレベルすなわちスイッチＳｏがオンのとき
のみＨレベルが入力されたと判断し、その伯のスイッチ
ＣＩ、Ｃ２，Ｃ３がオンのときはすべてＬレベルである
と判断する。
すなわちｖＡが特性不良でＶ＾″となった場合（Ｖ Ａ
′＜ Ｖ ３ ）には前述の動作にはならず制御出力
端子ＣｏがＨレベルすなわちスイッチＳｏがオンのとき
のみＨレベルが入力されたと判断し、その伯のスイッチ
ＣＩ、Ｃ２，Ｃ３がオンのときはすべてＬレベルである
と判断する。
この回路を集積回路のファンクション試験回路と被測定
集積回路の間に挿入することによりファンクション試験
を行うと同時にヒステリシス入力回路の試験をも行うこ
とが可能となる。なお、夕、イミング信号Ｔ［ｌ、Ｔ２
は説明士別々なタイミングで表したが、タイミング信号
Ｔ ２ 、タイミング信号Ｔｏと同一であってもよい。
集積回路の間に挿入することによりファンクション試験
を行うと同時にヒステリシス入力回路の試験をも行うこ
とが可能となる。なお、夕、イミング信号Ｔ［ｌ、Ｔ２
は説明士別々なタイミングで表したが、タイミング信号
Ｔ ２ 、タイミング信号Ｔｏと同一であってもよい。
第５図は本発明をさらに詳しく表した本発明の第２の実
施例である。電子スイッチＳｏ、Ｓ＋。
施例である。電子スイッチＳｏ、Ｓ＋。
３２、Ｓ３は電界効果トランジスタＦｏ、Ｆ＋。
Ｆ２．Ｒ３よりなり、制御回路４はインバータＩ。
２人カアンド回路ＡＮ ｏ 、 ＡＮ ＋ 、 ＡＮ
２ 。
２ 。
ＡＮ３． セントリセットフリップフロップＳＲＦ ｏ
、ＳＲＦ ＋、ＳＲＦ ２．ＳＲＦ ３よりなる。
、ＳＲＦ ＋、ＳＲＦ ２．ＳＲＦ ３よりなる。
第６図はセントリセントフリップフロップＳＲＦ ｏ、
ＳＲＦ ＋、ＳＲＦ ２．ＳＲＦ ３の回路構成を示す
。３人力オアデー）ＯＲ＋の出力はセントリセットフリ
ップフロップの出力Ｑとして出力されるとともに３人力
オアゲートＯＲ２の第１のゲートに入る。３人力オアデ
ー）ＯＲ２の出力は３人力オアデー）ＯＲ＋の第３のゲ
ートに入る。
ＳＲＦ ＋、ＳＲＦ ２．ＳＲＦ ３の回路構成を示す
。３人力オアデー）ＯＲ＋の出力はセントリセットフリ
ップフロップの出力Ｑとして出力されるとともに３人力
オアゲートＯＲ２の第１のゲートに入る。３人力オアデ
ー）ＯＲ２の出力は３人力オアデー）ＯＲ＋の第３のゲ
ートに入る。
３人カオアゲートＯＲ＋の第１のゲートはりセント端子
Ｒ１第２のゲートはクリア端子ＣＬとなる。
Ｒ１第２のゲートはクリア端子ＣＬとなる。
３人力オアゲートＯＲ２の第２のゲートはプリセット端
子ＰＳ、第３のゲートはセント端となる。
子ＰＳ、第３のゲートはセント端となる。
この回路は一般的なセットリセットフリップフロップば
路でありその動作は周知である。
路でありその動作は周知である。
入力端子５はインバータＩの入力とアントゲ−）ＡＮｌ
、ＡＮ２の第１のゲートに接続される。
、ＡＮ２の第１のゲートに接続される。
インバータＩの出力はアンドゲートＡＮｏ。
ＡＮ３の第１のゲートに接続される。タイミング入力端
子７はアントゲ−）ＡＮ ｏ、ＡＮ ＋の第２のゲート
とセントリセットフリップフロップ５ＲＦ２，５ＲＦ３
のリセット端子Ｒに接続される。タイミング入力端子８
はアントゲ−）ＡＮ２゜ＡＮ３の第２のゲートとセント
リセントフリップフロップＳＲＦ ２．ＳＲＦ ３のリ
セット端子Ｒに接続される。イニシャルクリア端子１４
はセントリセットフリップフロップＳＲＦ ｏ、ＳＲＦ
＋。
子７はアントゲ−）ＡＮ ｏ、ＡＮ ＋の第２のゲート
とセントリセットフリップフロップ５ＲＦ２，５ＲＦ３
のリセット端子Ｒに接続される。タイミング入力端子８
はアントゲ−）ＡＮ２゜ＡＮ３の第２のゲートとセント
リセントフリップフロップＳＲＦ ２．ＳＲＦ ３のリ
セット端子Ｒに接続される。イニシャルクリア端子１４
はセントリセットフリップフロップＳＲＦ ｏ、ＳＲＦ
＋。
ＳＲＦ ３のクリア端子ＣＬとセットリセットフリップ
フロップＳＲＦ ２のプリセット端子ＰＳに入る。
フロップＳＲＦ ２のプリセット端子ＰＳに入る。
セントリセットフリップフロップＳＲＦ ｏ。
ＳＲＦ ＋、ＳＲＦ ２．ＳＲＦ ３の出力Ｑはそれぞ
れに対応した電界効果トランジスタＦｏ、Ｆ＋。
れに対応した電界効果トランジスタＦｏ、Ｆ＋。
Ｆ２．Ｆ３のゲートにそれぞれ入る。電界効果トランジ
スタＦｏ、Ｆｌ、Ｆ２．Ｆ３のドレインはそれぞれに対
応したプログラム電源Ｖｏ′。
スタＦｏ、Ｆｌ、Ｆ２．Ｆ３のドレインはそれぞれに対
応したプログラム電源Ｖｏ′。
Ｖ＋ ’、Ｖ２ ’、Ｖ３ ’の出力に接続され、ソー
スはインピーダンスマ・ツチング用抵抗Ｒの一端に共通
に接続されている。抵抗Ｒの他端は出力端子１３に接続
されている。プログラム電源とは外部プログラムによっ
て出力電圧が可変できるすなわち外部制御可能な電源で
あり、本説明でばあらかしめ外部回路によって出力電圧
が設定されているとして説明する。
スはインピーダンスマ・ツチング用抵抗Ｒの一端に共通
に接続されている。抵抗Ｒの他端は出力端子１３に接続
されている。プログラム電源とは外部プログラムによっ
て出力電圧が可変できるすなわち外部制御可能な電源で
あり、本説明でばあらかしめ外部回路によって出力電圧
が設定されているとして説明する。
入力データＡがＬレベルであると、タイミングクロック
Ｔ１はアンドゲートＡＮｏを介してセットリセットフリ
ップフロップＳＲＦ ｏをセントし、さらにセントリセ
ットフリップフロップＳＲＦ ２゜ＳＲＦ ３をリセッ
トする。このときセットリセットフリップフロップＳＲ
Ｆ ｏがセントされ他はすべてリセットされているので
制御出力端子ＣＯが［（レベルとなり電界効果トランジ
スタＦｏをオンにして出力端子１３にはプログラム電源
Ｖｏ′の電圧が出力される。次のタイミング信号Ｔ２で
セットリセットフリップフロップＳＲＦ ｏ。
Ｔ１はアンドゲートＡＮｏを介してセットリセットフリ
ップフロップＳＲＦ ｏをセントし、さらにセントリセ
ットフリップフロップＳＲＦ ２゜ＳＲＦ ３をリセッ
トする。このときセットリセットフリップフロップＳＲ
Ｆ ｏがセントされ他はすべてリセットされているので
制御出力端子ＣＯが［（レベルとなり電界効果トランジ
スタＦｏをオンにして出力端子１３にはプログラム電源
Ｖｏ′の電圧が出力される。次のタイミング信号Ｔ２で
セットリセットフリップフロップＳＲＦ ｏ。
ＳＲＦ ＋はリセットされアンドゲートＡＮ３を介して
セントリセットフリップフロップＳＲＦ ３がセットさ
れる。これによって電界効果トランジスタＦ３がオンと
なり出力端子１３にはプログラム電線Ｖ３′の電圧が出
力される。
セントリセットフリップフロップＳＲＦ ３がセットさ
れる。これによって電界効果トランジスタＦ３がオンと
なり出力端子１３にはプログラム電線Ｖ３′の電圧が出
力される。
入力データＡがＨレベルであるとタイミングク
１０ツクＴ＋はアンドゲートＡＮ＋を介してセッ
トリセットフリップフロップＳＲＦ ＋をセットし、さ
らにセットリセットフリップフロップＳＲＦ ２゜５Ｒ
Ｆ３をリセットする。このときセットリセットフリップ
フロップＳＲＦ Ｉがセントされ、他はすべてリセット
されているので制御出方端子ｃ１がＨレベルとなり、電
界効果トランジスタＦ１をオンにして出力端子１３には
プログラム電源Ｖ＋ ′の電圧が出力される。次のタイ
ミング信号Ｔ２でセントリセットフリップフロップＳＲ
Ｆ ｏ。
１０ツクＴ＋はアンドゲートＡＮ＋を介してセッ
トリセットフリップフロップＳＲＦ ＋をセットし、さ
らにセットリセットフリップフロップＳＲＦ ２゜５Ｒ
Ｆ３をリセットする。このときセットリセットフリップ
フロップＳＲＦ Ｉがセントされ、他はすべてリセット
されているので制御出方端子ｃ１がＨレベルとなり、電
界効果トランジスタＦ１をオンにして出力端子１３には
プログラム電源Ｖ＋ ′の電圧が出力される。次のタイ
ミング信号Ｔ２でセントリセットフリップフロップＳＲ
Ｆ ｏ。
５ＲＦＩはリセットされ、アントゲ−）ＡＮ２を介して
セットリセットフリップフロップＳＲＦ ２がセントさ
れる。これによって電界効果トランジスタＦ２がオンと
なり出力端子１３にはプログラム電源Ｖ２′の電圧が出
力される。
セットリセットフリップフロップＳＲＦ ２がセントさ
れる。これによって電界効果トランジスタＦ２がオンと
なり出力端子１３にはプログラム電源Ｖ２′の電圧が出
力される。
この動作のタイミングチャートは第４図に示したタイミ
ングチャートとタイミング信号Ｔｏを除けば同じである
。
ングチャートとタイミング信号Ｔｏを除けば同じである
。
（７）発明の効果
本発明によればＬレベル、Ｈレベルのそれぞれの信号言
い換えればタイミング信号Ｔｏ、Ｔ＋の繰り返しのたび
にヒステリシス入力回路のヒステリシス特性を使用して
いるので集積回路のファンクション試験と同時にヒステ
リシス入力回路のヒステリシス特性のチェックを行うこ
とができる。
い換えればタイミング信号Ｔｏ、Ｔ＋の繰り返しのたび
にヒステリシス入力回路のヒステリシス特性を使用して
いるので集積回路のファンクション試験と同時にヒステ
リシス入力回路のヒステリシス特性のチェックを行うこ
とができる。
これは、従来時間を要していた試験時間が短縮されるば
かりでなく、ファンクション試験を行う集積回路すべて
にヒステリシス特性試験を行うので集積回路の信頼性も
向上する。
かりでなく、ファンクション試験を行う集積回路すべて
にヒステリシス特性試験を行うので集積回路の信頼性も
向上する。
第１図（ａ）はインバータ、（ｂｌはインバータの入力
電圧と出力電圧の関係を示す電圧波形図、第２図＋ａｌ
はシュミットトリガ回路を有するインバータ、第２図（
ｂｌはヒステリシス特性図、第３図は本発明の第１の実
施例を示す回路図、第４図はタイミングチャート、第５
図は本発明の詳細な第２の実施例の回路図をそれぞれ示
す。 ４・・・制御回路、 ５ｏ＝５３・・・電子スイッチ、
■・・・インバータ、 ＡＮｏ”ＡＮ３・・・アン
ドゲート、 ５ＲＦｏ−８ＲＦ３・・・セットリセット
フリップフロップ、 Ｆｏ〜Ｆ３・・・電界効果トラ
ンジスタ、 Ｒ・・・抵抗、Ｖｏ′〜Ｖ３’ ・・・プ
ログラム電源。 第 １ 図 （Ｑ） 葛２０ 第４ｍ （Ｑ） 手続補正書（方式） ↑）−許庁長″１“１殿 １′Ｉｆ ｌｉの人生 昭Ｉｌ＋ ５ ” ＋ｌ” ｉ、￥ｊ’ｌ跨１１第１１
第０８０；；Ｊ 抽１１を４る古 嘔イ′１とｔｎｌす１１Ｒ特許出願人 、１１ 所 神奈川県用崎市中１９区ｌ−小ＩＨ中１０
１５番地Ｃ５２２）名（）、富士通株式会社 ４ 代 理 人 ｆｉ 所 神奈川県用崎
市中ＩｆＡ区ｌ：ｌＩ−田中１０１５番地富士通株式会
社内 （６４３３） Ｌ（： ’ｆ ｆＦ Ｊ’ｕ 、１：松
岡宏四部、□ｌｉ、＋、Ｔｉ 川崎ｆ０４４］ ７７７
−１ ］ １１ （内線２６３０）５ Ｔ山 Ｉｆ
、：ｉｉ ６ Ｌノ１１１．１１）本願明細書第１
４頁第１５行を次の様に補正する。 「例の回路図、第６図はセットリセットフリップフロッ
プの回路図をそれぞれ示す。」 ２）本願の図面、第１． ２図を添付図面のとおり補正
する。
電圧と出力電圧の関係を示す電圧波形図、第２図＋ａｌ
はシュミットトリガ回路を有するインバータ、第２図（
ｂｌはヒステリシス特性図、第３図は本発明の第１の実
施例を示す回路図、第４図はタイミングチャート、第５
図は本発明の詳細な第２の実施例の回路図をそれぞれ示
す。 ４・・・制御回路、 ５ｏ＝５３・・・電子スイッチ、
■・・・インバータ、 ＡＮｏ”ＡＮ３・・・アン
ドゲート、 ５ＲＦｏ−８ＲＦ３・・・セットリセット
フリップフロップ、 Ｆｏ〜Ｆ３・・・電界効果トラ
ンジスタ、 Ｒ・・・抵抗、Ｖｏ′〜Ｖ３’ ・・・プ
ログラム電源。 第 １ 図 （Ｑ） 葛２０ 第４ｍ （Ｑ） 手続補正書（方式） ↑）−許庁長″１“１殿 １′Ｉｆ ｌｉの人生 昭Ｉｌ＋ ５ ” ＋ｌ” ｉ、￥ｊ’ｌ跨１１第１１
第０８０；；Ｊ 抽１１を４る古 嘔イ′１とｔｎｌす１１Ｒ特許出願人 、１１ 所 神奈川県用崎市中１９区ｌ−小ＩＨ中１０
１５番地Ｃ５２２）名（）、富士通株式会社 ４ 代 理 人 ｆｉ 所 神奈川県用崎
市中ＩｆＡ区ｌ：ｌＩ−田中１０１５番地富士通株式会
社内 （６４３３） Ｌ（： ’ｆ ｆＦ Ｊ’ｕ 、１：松
岡宏四部、□ｌｉ、＋、Ｔｉ 川崎ｆ０４４］ ７７７
−１ ］ １１ （内線２６３０）５ Ｔ山 Ｉｆ
、：ｉｉ ６ Ｌノ１１１．１１）本願明細書第１
４頁第１５行を次の様に補正する。 「例の回路図、第６図はセットリセットフリップフロッ
プの回路図をそれぞれ示す。」 ２）本願の図面、第１． ２図を添付図面のとおり補正
する。
Claims (2)
- （１）被試験物に対して４種類の電圧を出力する機能を
有する出力回路と、前記出力回路の出力電圧を決定する
制御回路からなり、前記出力回路は一端がそれぞれ接地
された第１〜第４の電圧源と、前記電圧源の他端に一端
がそれぞれ接続され他端ゐ（出力端子に接続されて制御
信号によってオン。 オフする第１〜第４のスイッチを有し、前記制御回路は
少なくとも１個のロジック入力端子と前記スイッチの制
御信号端子に接続された４個の制御信号出力端子を有し
、前記ロジック入力端子に入力された信号がハイレベル
のときには第１のスイッチをオンにして続いて前記第１
のスイッチをオフにするとともに第２のスイッチをオン
にし、ローレベルのときには第３のスイッチをオンにし
続いて第３のスイッチをオフにするとともに第４のスイ
ッチをオンにする信号を制御信号端子に出力する機能を
有することを特徴としたヒステリシス入力回路の試験装
置や - （２）第１の電圧源の出力電圧はヒステリシス入力回路
のハイレベルの閾値より高く、第２の電圧源の出力電圧
はヒステリシス入力回路のローレベルの闇値より高く、
第３の電圧源き出力電圧はヒステリシス入力回路のロー
レベルの闇値より低く、第４の電圧源の出力電圧はヒス
テリシス入力回路のローレベルの閾値より低いことを特
徴とする特許請求の範囲第１項記載のヒステリシス入力
回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053080A JPS58169069A (ja) | 1982-03-31 | 1982-03-31 | ヒステリシス入力回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053080A JPS58169069A (ja) | 1982-03-31 | 1982-03-31 | ヒステリシス入力回路の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58169069A true JPS58169069A (ja) | 1983-10-05 |
Family
ID=12932815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57053080A Pending JPS58169069A (ja) | 1982-03-31 | 1982-03-31 | ヒステリシス入力回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169069A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0838689A2 (en) * | 1996-10-03 | 1998-04-29 | Oki Electric Industry Co., Ltd. | Test of circuits with Schmitt inputs |
-
1982
- 1982-03-31 JP JP57053080A patent/JPS58169069A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0838689A2 (en) * | 1996-10-03 | 1998-04-29 | Oki Electric Industry Co., Ltd. | Test of circuits with Schmitt inputs |
| EP0838689A3 (en) * | 1996-10-03 | 1998-09-09 | Oki Electric Industry Co., Ltd. | Test of circuits with Schmitt inputs |
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