JP2621785B2

JP2621785B2 - 半導体試験装置

Info

Publication number: JP2621785B2
Application number: JP6006872A
Authority: JP
Inventors: 哲生多田; 秀史前野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-01-26
Filing date: 1994-01-26
Publication date: 1997-06-18
Anticipated expiration: 2012-06-18
Also published as: JPH06342037A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体試験装置に関
し、特に、複数の端子を有する被試験用半導体装置にテ
スト信号を与えるとともに電源系を接続し、テストプロ
グラムに応じて当該被試験用半導体装置の試験を行う半
導体試験装置に関するものである。

【０００２】

【従来の技術】図５は、従来の半導体試験装置の一例を
示す外観図である。図５において、この半導体試験装置
は、予め定められたテストプログラムに応じて被試験用
半導体装置（以下、ＤＵＴと称す）１の試験を行うもの
であり、ソケット２と、テスタ３と、ロードボード４と
から構成される。ＤＵＴ１には、外部機器との接続を図
るための端子１ａ〜１ｊが設けられる。ソケット２は、
ＤＵＴ１が着脱自在に構成されており、ＤＵＴ１の端子
１ａ〜１ｊと同数の端子２ａ〜２ｊが設けられる。な
お、ソケット２に装着されたＤＵＴ１の端子１ａ〜１ｊ
とソケット２の端子２ａ〜２ｊとは１対１の態様となっ
ている。

【０００３】半導体試験装置本体となるテスタ３は、Ｄ
ＵＴ１との間のテスト信号の授受及び電源電圧の授受を
行うものであり、このテスト信号及び電源電圧を入出力
するための端子３ａ〜３ｊが設けられる。なお、この端
子３ａ〜３ｊは、通常、ポゴピンと称されているため、
この明細書ではこの名称を採用する。ロードボード４
は、ソケット２とテスタ３との間の接続を図るためのも
ので、テスタ３からのテスト信号及び電源電圧をソケッ
ト２の端子２ａ〜２ｊに正確に伝える構造となってい
る。なお、ソケット２とロードボード４とで、ＤＵＴ１
及びテスタ３に着脱自在に装着される接続手段を構成し
ているものである。

【０００４】上記のような半導体試験装置では、テスタ
３からＤＵＴ１への信号の印加は、例えばポゴピン３ｊ
−ロードボード４上の配線−端子２ｊ−端子１ｊへと伝
わり、ＤＵＴ１からの出力はその経路の逆となってテス
タ３へ伝わる。

【０００５】図６は図５に示す半導体試験装置の接続関
係を示す図である。図において、テスタ３の内部には、
各ポゴピンに対応して点線で示すようなピンエレクトロ
ニクスカードが設けられる。このピンエレクトロニクス
カードは、カード状の基板に種々の回路を実装したもの
であり、例えば、ドライバＤと、コンパレータＣと、リ
レーＲ１及びＲ２が形成される。ドライバＤは、信号出
力経路に介挿されており、コンパレータＣは信号入力経
路に介挿されている。リレーＲ１及びＲ２は、ドライバ
Ｄ及びコンパレータＣと各ポゴピンとの間の接続関係を
切り換えるためのもので、テストプログラムによってそ
のオンオフが制御される。なお、ここで言うテストプロ
グラムは、主として、テスト信号をＤＵＴ１の電源端子
以外の端子への供給を制御するためのテスト信号供給制
御プログラムである。

【０００６】また、テスタ３の内部には、電源ＰＳと接
地ＧＮＤとが設けられる。この例では、電源ＰＳはポゴ
ピン３ｆに接続され、接地ＧＮＤはポゴピン３ｅに接続
される。接地ＧＮＤは接地電位を与えるための電源であ
り、電源ＰＳは接地電位とは異なる電位を与えるための
電源であるので、この明細書では電源ＰＳ及び接地ＧＮ
Ｄを含めて電源系として取り扱うこととする。さらに、
テスタ３には、上記の構成以外にも、前記テストプログ
ラムを記憶する記憶装置や、テスト信号発生装置等が設
けられるが、この発明とは直接の関係がないので、その
図示及び説明を省略する。

【０００７】ロードボード４には、ポゴピン３ａ〜３ｊ
とソケット２の端子２ａ〜２ｊとの電気的接続を行うた
めの配線４ａ〜４ｊが設けられる。ここで、ＤＵＴ１へ
の電源系供給は、電源ＰＳ−ポゴピン３ｆ−配線４ｆ−
端子２ｆ−端子１ｆ、または、接地ＧＮＤ−ポゴピン３
ｅ−配線４ｅ−端子２ｅ−端子１ｅの経路となる。通
常、これら電源系接続経路はロードボード４上にワイヤ
リング接続されていて、固定経路となっている。

【０００８】

【発明が解決しようとする課題】従来の半導体試験装置
は、上記に示したように、電源系接続経路が固定となっ
ていた。しかしながら、ＤＵＴ１は端子１ｅ及び１ｆが
電源端子として用いられるとは限らず、その他の端子が
電源端子として用いられる場合がある。そのため、試験
を行うＤＵＴ１の種類が異なれば、それに応じて電源系
接続経路を変更しなければならず、汎用性に欠けるとい
う問題点があった。

【０００９】このような問題を解消するためには、配線
関係を異ならせた複数のロードボード４を予め準備して
おき、ＤＵＴ１の種類に応じて適宜ロードボード４を選
択して試験を行うことも考えられる。しかしながら、こ
のような方法では、ＤＵＴ１の種類が異なるごとにロー
ドボード４を取り替えなければならず面倒である。ま
た、複数のロードボード４を準備しなければならず、試
験コストが高くなってしまう。

【００１０】この発明は、上記した点に鑑みてなされた
ものであり、少なくともパッケージ形状が同一のＤＵＴ
に対しては、接続手段、つまりロードボードを取り替え
ることなく、任意に電源系接続経路を変更することがで
き、それによって汎用性に富み、かつ、試験コストを節
減することができる半導体試験装置を得ることを目的と
するものである。

【００１１】

【課題を解決するための手段】この発明に係る半導体試
験装置は、テストプログラムとして、電源電圧の被試験
用半導体装置の端子への供給を制御する被試験用半導体
装置の複数の端子に対応した複数の情報からなるシリア
ルデータを出力するための電源供給制御プログラムと、
テスト信号の被試験用半導体装置の端子への供給を制御
するためのテスト信号供給制御プログラムとを含んだも
のとし、電源供給制御プログラムによるシリアルデータ
を一旦記憶し、この記憶されたシリアルデータに従って
被試験用半導体装置の複数の端子から所定の端子を選択
し、選択した端子に電源電圧を供給するための電源電圧
供給手段と、テスト信号供給制御プログラムに従って、
被試験用半導体装置の複数の端子のうち電源電圧供給手
段により電源電圧が供給されなかった端子にテスト信号
を供給するテスト信号供給手段とを設けたものである。

【００１２】

【作用】この発明においては、電源電圧供給手段が、電
源供給制御プログラムによるシリアルデータを一旦記憶
し、この記憶されたシリアルデータに従って被試験用半
導体装置の複数の端子から所定の端子を選択し、選択し
た端子に電源電圧を供給し、テスト信号供給手段がテス
ト信号供給制御プログラムに従って、被試験用半導体装
置の複数の端子のうち電源電圧供給手段により電源電圧
が供給されなかった端子にテスト信号を供給せしめ、シ
リアルデータという扱いやすいデータによって、被試験
用半導体装置の複数の端子のうちの任意の端子に電源電
圧の供給を可能ならしめる。

【００１３】

【実施例】

実施例１．図１はこの発明の実施例１を示すブロック図
である。図１において、テスタ３には、ポゴピン３ａ〜
３ｊに加えてポゴピン３ＦＤ、３ＦＣ、３ＧＮＤ、３Ｖ
ＣＣが設けられる。ポゴピン３ａ〜３ｊはテスト信号の
入出力を行うためのものである。また、ポゴピン３ＦＤ
及び３ＦＣは、テストプログラムに含まれる接続関係指
定プログラム（電源供給制御プログラム）に基づいて後
述する記憶素子設定用のシリアルデータとシフトクロッ
クを出力するためのものである。また、ポゴピン３ＧＮ
Ｄ及び３ＶＣＣは、テスタ３内部の電源系との接続を図
るためのものである。

【００１４】なお、テストプログラムは、電源電圧のＤ
ＵＴ１の端子への供給を制御するＤＵＴ１の複数の端子
１ａ〜１ｊに対応した複数の情報（この例では２０ビッ
ト（端子数１０×電源数２）の情報）からなるシリアル
データを出力するための電源供給制御プログラムと、テ
スト信号のＤＵＴ１の端子への供給を制御するためのテ
スト信号供給制御プログラムとを含んでいるものであ
る。

【００１５】テスタ３の内部には、ポゴピン３ａ〜３
ｊ、３ＦＤ、３ＦＣのそれぞれに対応して同様の構成の
ピンエレクトロニクスカードが設けられる。これらピン
エレクトロニクスカードは、前述の図６と同様に、ドラ
イバＤ、コンパレータＣ、リレーＲ１及びＲ２等が実装
されるものである。また、テスタ３の内部には、ポゴピ
ン３ＧＮＤと接地ＧＮＤとを接続するためのピンエレク
トロニクスカードが設けられ、また、ポゴピン３ＶＣＣ
と電源ＰＳとを接続するためのピンエレクトロニクスカ
ードが設けられる。

【００１６】一方、ロードボード４には、図６の場合と
同様に、配線４ａ〜４ｊが施される。これら配線４ａ〜
４ｊは、図５に示すようなソケット２を介してＤＵＴ１
の端子１ａ〜１ｊとそれぞれ接続される。さらに、本実
施例１のロードボード４には、ＤＵＴ１の端子１ａ〜１
ｊごとに記憶素子ＦＧ１〜ＦＧ１０及びＦＶ１〜ＦＶ１
０と、リレーＲＧ１〜ＲＧ１０及びＲＶ１〜ＲＶ１０と
が設けられている。記憶素子ＦＧ１〜ＦＧ１０及びリレ
ーＲＧ１〜ＲＧ１０は、テスタ３内部の接地ＧＮＤとＤ
ＵＴ１の端子１ａ〜１ｊとの接続関係を切り換えるため
のものである。また、記憶素子ＦＶ１〜ＦＶ１０及びリ
レーＲＶ１〜ＲＶ１０は、テスタ３内部の電源ＰＳとＤ
ＵＴ１の端子１ａ〜１ｊとの接続関係を切り換えるため
のものである。

【００１７】記憶素子ＦＧ１〜ＦＧ１０及びＦＶ１〜Ｆ
Ｖ１０には、例えば、フリップフロップが用いられる。
これら記憶素子ＦＶ１〜ＦＶ１０及びＦＧ１〜ＦＧ１０
はその順番で縦続接続されて、いわゆるシフトレジスタ
を構成している。各記憶素子ＦＶ１〜ＦＶ１０及びＦＧ
１〜ＦＧ１０のクロック端子ＣＡにはポゴピン３ＦＣか
らシフトクロックが入力される。記憶素子ＦＶ１〜ＦＶ
１０及びＦＧ１〜ＦＧ１０によって構成されるシフトレ
ジスタは、ポゴピン３ＦＣから入力されるシフトクロッ
クに同期してシフト動作を行う。

【００１８】記憶素子ＦＶ１〜ＦＶ１０及びＦＧ１〜Ｆ
Ｇ１０によって構成されるシフトレジスタのシフト動作
によるシフトクロックの初段となる記憶素子ＦＶ１のデ
ータ端子には、ポゴピン３ＦＤから電源系統の接続関係
を指定するためのシリアルデータが与えられる。各記憶
素子のＱ出力は次段の記憶素子へと与えられる。また、
記憶素子ＦＶ１〜ＦＶ１０のＱ出力はそれぞれリレーＲ
Ｖ１〜ＲＶ１０の付勢コイルの一端に与えられ、記憶素
子ＦＧ１〜ＦＧ１０ののＱ出力はそれぞれリレーＲＧ１
〜ＲＧ１０の付勢コイルの一端に与えられる。つまり、
記憶素子ＦＶ１〜ＦＶ１０及びＦＧ１〜ＦＧ１０によっ
て構成されるシフトレジスタは、テスタ３に格納された
テストプログラムの電源供給制御プログラムによるシリ
アルデータを一旦記憶し、パラレルデータとして出力す
る記憶手段を構成しているものである。

【００１９】各付勢コイルの他端には、リレー付勢用電
源ＶＦが接続される。したがって、各リレーＲＶ１〜Ｒ
Ｖ１０及びＲＧ１〜ＲＧ１０は対応の記憶素子ＦＶ１〜
ＦＶ１０及びＦＧ１〜ＦＧ１０のＱ出力が０のとき、付
勢コイルに電流が流れてオンすなわち閉成状態となり、
対応の記憶素子ＦＶ１〜ＦＶ１０及びＦＧ１〜ＦＧ１０
のＱ出力が１のとき付勢コイルへの電源供給が停止して
オフすなわち開放状態となる。リレーＲＧ１〜ＲＧ１０
の開閉接点の一方端子は、ポゴピン３ＧＮＤと共通接続
される。また、リレーＲＧ１〜ＲＧ１０の開閉接点の他
方端子は、それぞれ配線４ａ〜４ｊと接続される。一
方、リレーＲＶ１〜ＲＶ１０の開閉接点の一方端子は、
ポゴピン３ＶＣＣと共通接続される。また、リレーＲＶ
１〜ＲＶ１０の開閉接点の他方端子は、それぞれ配線４
ａ〜４ｊと接続される。

【００２０】リレーＲＧ１〜ＲＧ１０及びＲＶ１〜ＲＶ
１０と配線４ａ〜４ｊは、記憶素子ＦＶ１〜ＦＶ１０及
びＦＧ１〜ＦＧ１０によって構成されるシフトレジスタ
である記憶手段からのパラレルデータを受け、このパラ
レルデータに基づいてＤＵＴ１の選択された端子に電源
電圧を供給するための供給手段を構成している。また、
記憶素子ＦＶ１〜ＦＶ１０及びＦＧ１〜ＦＧ１０とリレ
ーＲＧ１〜ＲＧ１０及びＲＶ１〜ＲＶ１０と配線４ａ〜
４ｊは、テストプログラムの電源供給制御プログラムに
よるシリアルデータを一旦記憶し、この記憶されたシリ
アルデータに従ってＤＵＴ１の複数の端子１ａ〜１ｊか
ら所定の端子を選択し、選択した端子に電源電圧を供給
するための電源電圧供給手段を構成している。

【００２１】次に、このように構成された実施例１の動
作について説明する。まず、電源接続経路形成回路（電
源電圧供給手段）を構成する記憶素子群ＦＶ１〜ＦＶ１
０及びＦＧ１〜ＦＧ１０の論理状態（記憶状態）を決定
するために、テスタ３のポゴピン３ＦＣからシフトクロ
ックが出力され、ポゴピン３ＦＤから電源系の接続関係
を指定するためのシリアルデータ（ＤＵＴ１の複数の端
子１ａ〜１ｊに対応した複数（この例では２０ビットか
らなる）の情報）が出力される。なお、ポゴピン３ＦＤ
から出力されるシリアルデータは、ポゴピン３ＦＣから
出力されるシフトクロックに同期して出力される。ポゴ
ピン３ＦＤから出力されるシリアルデータは、記憶素子
ＦＶ１のデータ端子ＤＡに与えられ、まず、最初のビッ
トの情報が記憶素子ＦＶ１に記憶される。

【００２２】その後、記憶素子ＦＶ１には順次シリアル
データの後続のビットの情報が与えられるが、先に与え
られた情報は、ポゴピン３ＦＣからのシフトクロックに
同期して順次次段の記憶素子へとシフトされていく。そ
して、シリアルデータの先頭のビットの情報が最終段の
記憶素子に記憶されたところで、テスタ３からのシリア
ルデータの出力が停止され、各記憶素子ＦＶ１〜ＦＶ１
０及びＦＧ１〜ＦＧ１０へのデータの設定が終了する。

【００２３】ここで、例えばＤＵＴ１の端子１ｆをテス
タ３内部の電源ＰＳと接続する場合について説明する。
この場合、記憶素子ＦＶ１〜ＦＶ１０の中で記憶素子Ｆ
Ｖ６のＱ出力のみが０となるように、かつ記憶素子ＦＧ
１〜ＦＧ１０の中で記憶素子ＦＧ６のＱ出力のみが１と
なるようにシリアルデータが設定される。これによっ
て、リレーＲＶ６がオンとなり、端子１ｆとテスタ３内
部の電源ＰＳとが接続される。また、リレーＲＧ６がオ
フとなり、端子１ｆとテスタ３内部の接地ＧＮＤとの接
続が遮断される。さらに、同時にポゴピン３ｆに接続さ
れたテスタ３内部のピンエレクトロニクスカードにおけ
るリレーＲ１がオフされ、端子１ｆとテスタ３内部の信
号ラインとの接続が遮断される。したがって、端子１ｆ
はテスタ３内部の電源ＰＳとのみ接続されることとな
る。

【００２４】次に、ＤＵＴ１の端子１ｅとテスタ３内部
の接地ＧＮＤとを接続する場合について説明する。この
場合、記憶素子ＦＶ１〜ＦＶ１０の中で記憶素子ＦＶ５
のＱ出力のみが１となるように、かつ記憶素子ＦＧ１〜
ＦＧ１０の中で記憶素子ＦＧ５のＱ出力のみが０となる
ようにシリアルデータが設定される。これによって、リ
レーＲＶ５がオフとなり、端子１ｅとテスタ３内部の電
源ＰＳとの接続が遮断される。また、リレーＲＧ５がオ
ンとなり、端子１ｅとテスタ３内部の接地ＧＮＤとが接
続される。さらに、同時にポゴピン３ｅに接続されたテ
スタ３内部のピンエレクトロニクスカードにおけるリレ
ーＲ１がオフされ、端子１ｅとテスタ３内部の信号ライ
ンとの接続が遮断される。したがって、端子１ｅはテス
タ３内部の接地ＧＮＤとのみ接続されることとなる。

【００２５】なお、図２には、端子１ｆと電源ＰＳとを
接続する場合、端子１ｅと接地ＧＮＤとを接続する場
合、端子１ｄとポゴピン３ｄにつながる信号ラインとを
接続する場合における各記憶素子ＦＶ１〜ＦＶ１０及び
ＦＧ１〜ＦＧ１０のＱ出力と各リレーＲＧ１〜ＲＧ１０
及びＲＶ１〜ＲＶ１０のオンオフ状態との関係を示して
いる。以上、いくつかの例を挙げて図１の動作を説明し
たが、その他の接続関係についても上記と同様の考え方
で行われるものである。

【００２６】要するに、テスタ３に格納されたテストプ
ログラムの電源供給制御プログラムによってＤＵＴ１の
各端子１ａ〜１ｊに対応した複数の情報からなるシリア
ルデータが、シフトクロックに同期されてポゴピン３Ｆ
Ｄから記憶手段を構成する各記憶素子ＦＶ１〜ＦＶ１０
及びＦＧ１〜ＦＧ１０に入力され、各記憶素子ＦＶ１〜
ＦＶ１０及びＦＧ１〜ＦＧ１０に一旦記憶されてパラレ
ルデータとして各リレーＲＧ１〜ＲＧ１０及びＲＶ１〜
ＲＶ１０に出力される。その結果、上記入力されたシリ
アルデータに基づいてＤＵＴ１の端子１ａ〜１ｊのうち
の選択された端子と電源ＰＳとが接続されるとともに、
ＤＵＴ１の端子１ａ〜１ｊのうちの選択された端子と接
地ＧＮＤとが接続される。しかも、ＤＵＴ１の端子１ａ
〜１ｊのうちの電源ＰＳ、接地ＧＮＤと接続された端子
に対応したポゴピンに接続されるテスタ３内部のピンエ
レクトロニクスカードのリレーＲ１はオフされる。その
他のポゴピンに接続されるテスタ３内部のピンエレクト
ロニクスカードのリレーＲ１はオンであるので、テスタ
３内部に格納されたテストプログラムのテスト信号供給
制御プログラムにしたがってテスト信号がポゴピンを介
してＤＵＴ１の端子に入力されることになるものであ
る。

【００２７】実施例２．図１に示した実施例１では、リレーＲＧ１〜ＲＧ１０及
びＲＶ１〜ＲＶ１０のオンオフを記憶素子ＦＶ１〜ＦＶ
１０及びＦＧ１〜ＦＧ１０の論理出力状態で制御させて
いたが、図３に示すように、テスタ３内部にオンオフ制
御信号発生回路ＳＲ１〜ＳＲ２０を設け、これらオンオ
フ制御信号発生回路ＳＲ１〜ＳＲ２０から発生される制
御信号によって直接各リレーＲＧ１〜ＲＧ１０及びＲＶ
１〜ＲＶ１０のオンオフを制御するようにしてもよい。
この場合、オンオフ制御信号発生回路ＳＲ１〜ＳＲ２０
から発生されるオンオフ制御信号は、少なくともＤＵＴ
１のテストが終了するまでその出力状態を保持しておく
必要があり、例えば記憶素子ＦＶ１〜ＦＶ１０及びＦＧ
１〜ＦＧ１０と同様のもので構成すればよいものであ
る。

【００２８】実施例３．図１に示した実施例１及び図３
に示した実施例２では、ＤＵＴ１の端子１ａ〜１ｊとテ
スタ３内部の電源系との接続関係を切り換えるための手
段、つまり、リレーＲＧ１〜ＲＧ１０及びＲＶ１〜ＲＶ
１０をロードボード４上に作成したものとしたが、テス
タ３内部のピンエレクトロニクスカード内にこれらの機
能を設けることもできる。

【００２９】例えば、図４に示すように各ポゴピンＡ
（図１のポゴピン３ａ〜３ｊに対応する）に接続される
ピンエレクトロニクスカード内に電源ＰＳと接地ＧＮＤ
とを設ける。さらに、電源ＰＳとポゴピンＡとの間にリ
レーＲＶを介挿し、接地ＧＮＤとポゴピンＡとの間にリ
レーＲＧを介挿する。そして、テスタ３内部に格納され
たテストプログラム内に付加された接続関係指定プログ
ラム（電源供給制御プログラム）によってリレーＲ１、
Ｒ２、ＲＶ、ＲＧのオンオフを制御する。

【００３０】すなわち、リレーＲ１によってポゴピンＡ
とドライバＤとの接続状態を制御し、リレーＲ２によっ
てポゴピンＡとコンパレータＣとの接続状態を制御し、
リレーＲＶによってポゴピンＡと電源ＰＳとの接続状態
を制御し、リレーＲＧによってポゴピンＡと接地ＧＮＤ
との接続状態を制御する。これによって、ポゴピンＡ
は、ドライバＤを含む出力信号ライン、コンパレータＣ
を含む入力信号ライン、電源ＰＳ、接地ＧＮＤとそれぞ
れ独立的に接続、遮断が制御される。なお、リレーＲ
Ｖ、ＲＧのオンオフ制御は、例えば、図３に示した実施
例２におけるオンオフ制御信号発生回路ＳＲ１〜ＳＲ２
０によって行えばよいものである。

【００３１】

【発明の効果】この発明は、以上に述べたように、テス
トプログラムに含めた電源供給制御プログラムによるシ
リアルデータを一旦記憶し、この記憶されたシリアルデ
ータに従って被試験用半導体装置の複数の端子から所定
の端子を選択し、選択した端子に電源電圧を供給する電
源電圧供給手段と、テストプログラムに含まれるテスト
信号供給制御プログラムに従って、被試験用半導体装置
の複数の端子のうち電源電圧供給手段により電源電圧が
供給されなかった端子にテスト信号を供給するテスト信
号供給手段とを設けたものとしたので、シリアルデータ
という扱いやすいデータによって、被試験用半導体装置
の複数の端子のうちの任意の端子に電源電圧の供給が可
能であり、任意に電源系接続経路を変更することができ
るため、汎用性に富み、かつ、試験コストを節減できる
という効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１を示すブロック図。

【図２】図１に示した実施例１における動作の一例を
説明するための図。

【図３】この発明の実施例２を示すブロック図。

【図４】この発明の実施例３を示すブロック図。

【図５】従来の半導体試験装置を示す外観図。

【図６】図５に示した従来の半導体試験装置の接続関
係を示す図。

【符号の説明】

１被試験用半導体装置（ＤＵＴ）３半導体試験装置本体（テスタ）４ロードボード１ａ〜１ｊＤＵＴの端子ＦＶ１〜ＦＶ１０、ＦＧ１〜ＦＧ１０記憶素子ＲＧ１〜ＲＧ１０、ＲＶ１〜ＲＶ１０リレー

フロントページの続き (56)参考文献電子計測ＶＯＬ．13 ＮＯ．５ 1973（昭48−５−25）Ｐ．２〜Ｐ．13 「ＩＣテスタ使用上の考察」安藤技報ＮＯ．48 1970・１（昭45 −１）Ｐ．14〜Ｐ．33「ＵＩＣ−4010Ｅ型自動集積回路試験装置」

Claims

(57)【特許請求の範囲】

【請求項１】複数の端子を有する被試験用半導体装置
にテスト信号及び電源電圧を供給し、予め定められたテ
ストプログラムに従って当該被試験用半導体装置の試験
を行なう半導体試験装置であって、前記テストプログラムは、前記電源電圧の前記被試験用
半導体装置の端子への供給を制御する前記被試験用半導
体装置の複数の端子に対応した複数の情報からなるシリ
アルデータを出力するための電源供給制御プログラム
と、前記テスト信号の前記被試験用半導体装置の端子へ
の供給を制御するためのテスト信号供給制御プログラム
とを含んでおり、前記電源供給制御プログラムによるシリアルデータを一
旦記憶し、この記憶されたシリアルデータに従って前記
被試験用半導体装置の複数の端子から所定の端子を選択
し、選択した端子に前記電源電圧を供給するための電源
電圧供給手段と、前記テスト信号供給制御プログラムに従って、前記被試
験用半導体装置の前記複数の端子のうち前記電源電圧供
給手段により電源電圧が供給されなかった端子にテスト
信号を供給するテスト信号供給手段とを含む半導体試験
装置。
【請求項２】電源電圧供給手段は、シリアルデータを
一旦記憶してパラレルデータとして出力する記憶手段
と、この記憶手段からのパラレルデータを受け、このパ
ラレルデータに基づいて被試験用半導体装置の選択され
た端子に電源電圧を供給するための供給手段とを有して
いることを特徴とする請求項１記載の半導体試験装置。
【請求項３】電源電圧供給手段は、接続手段に設けら
れると共に、前記接続手段は半導体試験装置本体及び被
試験用半導体装置に着脱自在に装着し得るようにされ、
電圧及び信号の授受を行うようにされたことを特徴とす
る請求項１または請求項２記載の半導体試験装置。
【請求項４】電源電圧供給手段の供給手段は、接続手
段に設けられると共に、前記接続手段は半導体試験装置
本体及び被試験用半導体装置に着脱自在に装着し得るよ
うにされ、電圧及び信号の授受を行うようにされたこと
を特徴とする請求項２記載の半導体試験装置。