JPS6267474A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPS6267474A JPS6267474A JP60209418A JP20941885A JPS6267474A JP S6267474 A JPS6267474 A JP S6267474A JP 60209418 A JP60209418 A JP 60209418A JP 20941885 A JP20941885 A JP 20941885A JP S6267474 A JPS6267474 A JP S6267474A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体試験装置に関し、特に、複数の端子
を有する被試験用半導体装置にテスト信号を与えるとと
もに電源系を接続しテストプログラムに応じて当該試験
用半導体装置の試験を行なうような半導体試験装置に関
する。
を有する被試験用半導体装置にテスト信号を与えるとと
もに電源系を接続しテストプログラムに応じて当該試験
用半導体装置の試験を行なうような半導体試験装置に関
する。
［従来の技術〕
第５図は従来の半導体装置の一例を示す外観図である。
図において、この半導体装置は、予め定められたテスト
プログラムに応じて被試験用半導体装１（以下、ＤＵＴ
と称す）１の試験を行なうものであり、ソケット２と、
テスタ３と、ロードボード４とから構成される。ＤＵＴ
ｌには、外部機器との接続を図るための端子１８〜１Ｊ
が設けられる。ソケット２は、ＤＵＴＩが着脱自在に構
成されており、ＤＵＴｌの端子１８〜１Ｊと同数の端子
２ａ〜２ｊが設けられる。なお、ソケット２に装着され
たｏｕ’ｒｉの端子１ａ〜１Ｊとソケット２の端子２ａ
〜２ｊとは１対１の態様となっている。半導体試験装置
本体となるテスタ３は、ＤＵＴＩとの間のテスト信号の
授受および電源の授受を行なうものであり、このテスト
信号および電源を入出力するための端子３ａ〜３ｊが設
けられる。なお、この端子３８〜３ｊは、通常、ポゴピ
ン３８〜３ｊと称されているため、この明細書ではこの
名称を採用する。ロードボード４は、ソケット２とテス
タ３との間の接続を図るためのもので、テスタ３からの
テスト信号およびＮｒＡをソケット２の端子２８〜２Ｊ
に正確に伝える構造となっている。
プログラムに応じて被試験用半導体装１（以下、ＤＵＴ
と称す）１の試験を行なうものであり、ソケット２と、
テスタ３と、ロードボード４とから構成される。ＤＵＴ
ｌには、外部機器との接続を図るための端子１８〜１Ｊ
が設けられる。ソケット２は、ＤＵＴＩが着脱自在に構
成されており、ＤＵＴｌの端子１８〜１Ｊと同数の端子
２ａ〜２ｊが設けられる。なお、ソケット２に装着され
たｏｕ’ｒｉの端子１ａ〜１Ｊとソケット２の端子２ａ
〜２ｊとは１対１の態様となっている。半導体試験装置
本体となるテスタ３は、ＤＵＴＩとの間のテスト信号の
授受および電源の授受を行なうものであり、このテスト
信号および電源を入出力するための端子３ａ〜３ｊが設
けられる。なお、この端子３８〜３ｊは、通常、ポゴピ
ン３８〜３ｊと称されているため、この明細書ではこの
名称を採用する。ロードボード４は、ソケット２とテス
タ３との間の接続を図るためのもので、テスタ３からの
テスト信号およびＮｒＡをソケット２の端子２８〜２Ｊ
に正確に伝える構造となっている。
上記のような半導体試験装置では、テスタ３ ｈｌらＤ
ＵＴＩへの信号印加は、たとえばポゴピン３Ｊ→ロード
ボード４上の配線→端子２Ｊ→端子１Ｊへと伝わり、Ｄ
ＵＴｌからの出力はその経路の逆となってテスタ３へ伝
わる。
ＵＴＩへの信号印加は、たとえばポゴピン３Ｊ→ロード
ボード４上の配線→端子２Ｊ→端子１Ｊへと伝わり、Ｄ
ＵＴｌからの出力はその経路の逆となってテスタ３へ伝
わる。
第６図は第５図に示す半導体試験装置の接続関係を示す
図である。図において、テスタ３の内部には、各ポゴピ
ンに対応して点線で示すようなピンエレクトロニクスカ
ードが設けられる。このピンエレクトロニクスカードは
、カード状の基板に種々の回路を実装したものであり、
たとえばドライバＤと、コンパレータＣと、リレーＲ１
およびＲ２とが形成される。ドライバＤは信号出力経路
に介挿されており、コンパレータＣは信号入力経路に介
挿されている。リレーＲ１およびＲ２は、ドライバＤ、
ＢよびコンパレータＣと各ポゴピンとの間の接続関係を
切換えるためのもので、テス（−プログラムによってそ
のオンオフが制御される。
図である。図において、テスタ３の内部には、各ポゴピ
ンに対応して点線で示すようなピンエレクトロニクスカ
ードが設けられる。このピンエレクトロニクスカードは
、カード状の基板に種々の回路を実装したものであり、
たとえばドライバＤと、コンパレータＣと、リレーＲ１
およびＲ２とが形成される。ドライバＤは信号出力経路
に介挿されており、コンパレータＣは信号入力経路に介
挿されている。リレーＲ１およびＲ２は、ドライバＤ、
ＢよびコンパレータＣと各ポゴピンとの間の接続関係を
切換えるためのもので、テス（−プログラムによってそ
のオンオフが制御される。
また、テスタ３の内部には、ｍａｐｓと接地ＧＮＤとが
設けられる。この例では、電ａＰｓはポゴピン３ｆに接
続され、接地Ｇ Ｎ Ｄはポゴピン３ｅに接続される。
設けられる。この例では、電ａＰｓはポゴピン３ｆに接
続され、接地Ｇ Ｎ Ｄはポゴピン３ｅに接続される。
接地ＧＮＤは接地電位を与えるための電源でおり、電源
ＰＳは接地電位とは異なる電位を与えるための電源であ
るので、この明細書で（ま電源ＰＳおよび接地ＧＮＤを
含めて電源系として取扱うこととする。さらに、テスタ
３には、上記の構成以外にも、前記テスｌ〜プログラム
を記ｆｌ！する記憶装置や、テスト信号発生装置等が設
けられるが、この発明とは直接の関係がないのでその図
示および説明を省略する。
ＰＳは接地電位とは異なる電位を与えるための電源であ
るので、この明細書で（ま電源ＰＳおよび接地ＧＮＤを
含めて電源系として取扱うこととする。さらに、テスタ
３には、上記の構成以外にも、前記テスｌ〜プログラム
を記ｆｌ！する記憶装置や、テスト信号発生装置等が設
けられるが、この発明とは直接の関係がないのでその図
示および説明を省略する。
ロードボード４には、ポゴピン３ａ〜３Ｊとソγット２
の端子２８〜２Ｊとの電気的接続を行なうための配線４
８〜４ｊが設けられる。
の端子２８〜２Ｊとの電気的接続を行なうための配線４
８〜４ｊが設けられる。
ここで、ＤＵＴ１１＼の電源系供給は、電源ＰＳく一→
ポゴピン３ｆ←配線・４丁（→ご４子２［←端子１［。
ポゴピン３ｆ←配線・４丁（→ご４子２［←端子１［。
または、接地ＧＮＤ４−中ボゴビン３ｅｆ′４配線４ｅ
＜→端子２ ｅ４−中端子１ｅの径路となる。通常、こ
打らの′電源系経路はロードボード４上にワイＡフリン
グ１ａ続されていて、固定経路となっている。
＜→端子２ ｅ４−中端子１ｅの径路となる。通常、こ
打らの′電源系経路はロードボード４上にワイＡフリン
グ１ａ続されていて、固定経路となっている。
し発明が解決しようとする問題点９
以上のように、従来の半導体試験装置では、電源系接続
経路は固定となっていた。しかしながら、ＤＵ下１は端
子１ｅおよび１ｆｆｆｉ電源端子として用いられるとは
限らず、その他の端子が電源端子として用いられる場合
もある。そのため、試験を行なうＤＵＴＩの種類が異な
れば、それに応じてＮ質系接続経路の配線経路を変更し
なければならず、汎用性に欠けるという問題点があった
。このような問題を解消するために、配線関係を異なら
せた複数のロードボード４を予め準備しておぎ、ＤＵＴ
Ｉの種類に応じて適宜のロードボード４を選択して試験
を行なうことも考えられる。しかしながら、このような
方法では、ＤＵＴＩの種類が異なるごとにロードボード
を取替えなければならず面倒である。また、複数組のロ
ードボードを準備しなければならず試験コストが高くな
ってしまう。
経路は固定となっていた。しかしながら、ＤＵ下１は端
子１ｅおよび１ｆｆｆｉ電源端子として用いられるとは
限らず、その他の端子が電源端子として用いられる場合
もある。そのため、試験を行なうＤＵＴＩの種類が異な
れば、それに応じてＮ質系接続経路の配線経路を変更し
なければならず、汎用性に欠けるという問題点があった
。このような問題を解消するために、配線関係を異なら
せた複数のロードボード４を予め準備しておぎ、ＤＵＴ
Ｉの種類に応じて適宜のロードボード４を選択して試験
を行なうことも考えられる。しかしながら、このような
方法では、ＤＵＴＩの種類が異なるごとにロードボード
を取替えなければならず面倒である。また、複数組のロ
ードボードを準備しなければならず試験コストが高くな
ってしまう。
この発明は、上記のような問題点を解消するためになさ
れたもので、少なくともパンケージ形状が同一のＤｔＪ
Ｔに対しては、ロードボードを取替えることなく任意に
電源系接ｖｔ！！路を変更することができ、それによっ
て汎用性に富みか“つ試験コストを節減することができ
るような半導体試験装置を提供することな目的とり−る
。
れたもので、少なくともパンケージ形状が同一のＤｔＪ
Ｔに対しては、ロードボードを取替えることなく任意に
電源系接ｖｔ！！路を変更することができ、それによっ
て汎用性に富みか“つ試験コストを節減することができ
るような半導体試験装置を提供することな目的とり−る
。
Ｅ問題点を解決するための手段−
この発明にかかる半導体試験装置は、テス（−プログラ
ムに付加された接続関係指定プログラムによって一〒ス
トイ１号とｉ！！＋試験用半導体装置の端子との１妄妖
関係を任、むに切換えるととも１こ、電源と被試験用半
導体装３の端子との接続関係を任徹に切換えるよう（こ
したものである。
ムに付加された接続関係指定プログラムによって一〒ス
トイ１号とｉ！！＋試験用半導体装置の端子との１妄妖
関係を任、むに切換えるととも１こ、電源と被試験用半
導体装３の端子との接続関係を任徹に切換えるよう（こ
したものである。
ξ作用］
こ・ｒ′）光【］目に３５けるテストイ君号１．７７換
手段（よ、テスｌ−ブロゲうムに付加された接続関係指
定プログラムタ受けてテスト信号と被試験用半導体装置
の端子との接続関係を切換える。また、電源系切換手段
１３上記接続関係指定プログラムを受（ｊで電源系ど被
試几ｔｒ用ニド心体装置との接続関係を切換える。
手段（よ、テスｌ−ブロゲうムに付加された接続関係指
定プログラムタ受けてテスト信号と被試験用半導体装置
の端子との接続関係を切換える。また、電源系切換手段
１３上記接続関係指定プログラムを受（ｊで電源系ど被
試几ｔｒ用ニド心体装置との接続関係を切換える。
「実！ｆｉｉ列２
第１図はこの発明の一実藩例を示づブ［］ツク図である
。図において、テスタには、ポゴピン３８〜３Ｊに加え
てポゴピン３ＦＤ、３ＦＣ，３ＧＮＤ、３ＶＣＣが設け
られる。ポゴピン３８〜３Ｊはテスト信号の人出力を行
なうものである。また、ポゴピン３ Ｆ Ｄ Ｉ３よび
３ＦＣは、テストプログラムに含まれる接続関係指定プ
ログラムに基づいて後）ホする記憶素子設定用のシリア
ルデータとシフトクロックを出力するためのちのである
。また、ボゴごン３ Ｇ Ｎ Ｄおよび３ＶＣＣはテス
タ内部の電源系と外部機器との接続を図るためのもので
ある。テスタの内部には、上記ポゴピン３８〜３Ｊ。
。図において、テスタには、ポゴピン３８〜３Ｊに加え
てポゴピン３ＦＤ、３ＦＣ，３ＧＮＤ、３ＶＣＣが設け
られる。ポゴピン３８〜３Ｊはテスト信号の人出力を行
なうものである。また、ポゴピン３ Ｆ Ｄ Ｉ３よび
３ＦＣは、テストプログラムに含まれる接続関係指定プ
ログラムに基づいて後）ホする記憶素子設定用のシリア
ルデータとシフトクロックを出力するためのちのである
。また、ボゴごン３ Ｇ Ｎ Ｄおよび３ＶＣＣはテス
タ内部の電源系と外部機器との接続を図るためのもので
ある。テスタの内部には、上記ポゴピン３８〜３Ｊ。
３ＦＤ、３ＦＣのそれぞれに対応して同様の構成のピン
エレクトロニクスカードが設けられる。これらピンエレ
クトロニクスカードは、前述の第６図と同）に、ドライ
バＤ、コンパレータＣ，リレーＰＩＦ３よびＲ２等が実
装されるものである。また、テスタの内部には、ポゴピ
ン３ＧＮＤと接地ＧＮＤとを接続するためのピンエレク
トロニクスカードか設けられ、またポゴピン３ＶＣＣと
１ｆｆｌＰＳとを接続するためのピンエレクトロニクス
カードが設けられる。
エレクトロニクスカードが設けられる。これらピンエレ
クトロニクスカードは、前述の第６図と同）に、ドライ
バＤ、コンパレータＣ，リレーＰＩＦ３よびＲ２等が実
装されるものである。また、テスタの内部には、ポゴピ
ン３ＧＮＤと接地ＧＮＤとを接続するためのピンエレク
トロニクスカードか設けられ、またポゴピン３ＶＣＣと
１ｆｆｌＰＳとを接続するためのピンエレクトロニクス
カードが設けられる。
一方、ロードボードには、第６図の揚台と同様に、配線
４ａ〜４Ｊが施される。これら配線４８〜４Ｊは、第５
図に示すようなソケット２を介してＤＵＴＩの端子１ａ
〜１Ｊとそれぞれ接続される。ざらに、本実施例のロー
ドボードには、Ｄ ＵＴｌの端子１ａ〜１ｊごとに記憶
素子ＦＧ１〜ＦＧ１０．ＦＶ１〜ＦＶ１０と、１．、ｌ
Ｌ／ −ＲＧ １〜ＲＧＩＯ，ＲＶ１〜ＲＶ１０どが
設けられる。記憶索子ＦＧ１〜ＦＧＩＯおよびリレーＲ
ＧＩ〜ＲＧ１０はテスタ内部の接地ＧＮＤとＤＵＴｌの
端子１ａ〜１ｊとの接続関係を切換えるためのものであ
る。また、記憶索子Ｆ１〜ＦＶ１０およびりレーＲＶＩ
〜ＲＶ １０は、テスタ内部の電源ＰＳとＤＩＪＴｌの
端子１ａ〜１Ｊとの接続関係を切換えるためのものであ
る。記憶索子ＦＶ１〜ＦＶＩＯ，ＦＧ１〜ＦＧＩＯには
、たとえばフリップフロップが用いられる。これら記憶
素子ＦＶ１〜ＦＶ１０．ＦＧ１〜ＦＧ１０はその順番で
縦続接続されていわゆるシフｌ−レジスタを１成してい
る。
４ａ〜４Ｊが施される。これら配線４８〜４Ｊは、第５
図に示すようなソケット２を介してＤＵＴＩの端子１ａ
〜１Ｊとそれぞれ接続される。ざらに、本実施例のロー
ドボードには、Ｄ ＵＴｌの端子１ａ〜１ｊごとに記憶
素子ＦＧ１〜ＦＧ１０．ＦＶ１〜ＦＶ１０と、１．、ｌ
Ｌ／ −ＲＧ １〜ＲＧＩＯ，ＲＶ１〜ＲＶ１０どが
設けられる。記憶索子ＦＧ１〜ＦＧＩＯおよびリレーＲ
ＧＩ〜ＲＧ１０はテスタ内部の接地ＧＮＤとＤＵＴｌの
端子１ａ〜１ｊとの接続関係を切換えるためのものであ
る。また、記憶索子Ｆ１〜ＦＶ１０およびりレーＲＶＩ
〜ＲＶ １０は、テスタ内部の電源ＰＳとＤＩＪＴｌの
端子１ａ〜１Ｊとの接続関係を切換えるためのものであ
る。記憶索子ＦＶ１〜ＦＶＩＯ，ＦＧ１〜ＦＧＩＯには
、たとえばフリップフロップが用いられる。これら記憶
素子ＦＶ１〜ＦＶ１０．ＦＧ１〜ＦＧ１０はその順番で
縦続接続されていわゆるシフｌ−レジスタを１成してい
る。
各記憶素子のクロック端子ＣＡには前記ポゴピン３ＦＣ
からシフトクロックが入力される。上記シフ１〜レジス
タは、このシフトクロックに同期してシフトｖＪ作を行
なう。上記シフトクロックの初段となる記憶素子ＦＶ１
のデータ端子には、前記ポゴピン３ Ｆ Ｄ ｈ＋ ＋
ろ電源系統の接続関係を指定するためのシリアルデータ
か与えられる。各記憶素子のＱ出力は次Ｇの記憶素子ｔ
＼と与えられる。また、記憶素子Ｆ Ｖ１〜ＦＶＩ Ｏ
のＱ出力はそれぞれリレーＦテ＼７／１〜Ｒ〜／１０の
付勢コイルの一端に与えられ、記憶素子ＦＧ１〜ＦＧｉ
Ｃ１）Ｑ出力はそれぞれリレーＲＧ１〜ＲＧＩ○の付勢
コイルの一騎に与えられる。各付勢コイルの他端には、
リレー付勢用？ＺＵＶＦが接続される。したがって、各
リレーは対応の記ｇ！素子のＱ出力がＯのとき付勢コイ
ルに電流か流れ、オンすなわち開成状態となり、対応の
Ｑ出力が１のとき付勢コイルへの電源供給が停止してオ
フすなわち開成状態となる。リレーＲＧＩ〜ＲＧＩＯの
開閉接点の一方端子にはポゴピン３ Ｇ Ｎ Ｏが共通
接続される。また、リレーＲＤ１〜ＲＤ１０の開閉接点
の他方端子は、それぞれ、前記配線４ａ〜４ｊと接続さ
れる。一方、リレーＲＶ１〜ＲＶ１０の各開閉接点の一
方端子はポゴピン３ＣＣと共通接続され、各開閉接点の
他方端子はそれぞれ配線４８〜４ｊと接続される。
からシフトクロックが入力される。上記シフ１〜レジス
タは、このシフトクロックに同期してシフトｖＪ作を行
なう。上記シフトクロックの初段となる記憶素子ＦＶ１
のデータ端子には、前記ポゴピン３ Ｆ Ｄ ｈ＋ ＋
ろ電源系統の接続関係を指定するためのシリアルデータ
か与えられる。各記憶素子のＱ出力は次Ｇの記憶素子ｔ
＼と与えられる。また、記憶素子Ｆ Ｖ１〜ＦＶＩ Ｏ
のＱ出力はそれぞれリレーＦテ＼７／１〜Ｒ〜／１０の
付勢コイルの一端に与えられ、記憶素子ＦＧ１〜ＦＧｉ
Ｃ１）Ｑ出力はそれぞれリレーＲＧ１〜ＲＧＩ○の付勢
コイルの一騎に与えられる。各付勢コイルの他端には、
リレー付勢用？ＺＵＶＦが接続される。したがって、各
リレーは対応の記ｇ！素子のＱ出力がＯのとき付勢コイ
ルに電流か流れ、オンすなわち開成状態となり、対応の
Ｑ出力が１のとき付勢コイルへの電源供給が停止してオ
フすなわち開成状態となる。リレーＲＧＩ〜ＲＧＩＯの
開閉接点の一方端子にはポゴピン３ Ｇ Ｎ Ｏが共通
接続される。また、リレーＲＤ１〜ＲＤ１０の開閉接点
の他方端子は、それぞれ、前記配線４ａ〜４ｊと接続さ
れる。一方、リレーＲＶ１〜ＲＶ１０の各開閉接点の一
方端子はポゴピン３ＣＣと共通接続され、各開閉接点の
他方端子はそれぞれ配線４８〜４ｊと接続される。
次に、第１図の実施例の動作を説明ザる。まず、電源系
接続経路形成回路を構成する記憶素子ｇ￥ＦＶｌ−ＦＶ
”ＩＯ，ＦＧ１〜ＦＧ１０（’）論理状態全決定するた
めに、テスタのポゴピン３１：Ｃからシフト−クロック
が出力され、ポゴピン３ＦＤから電源系の接続関係を指
定するためのシリアルデータが出力される。なＪ３、ポ
ゴピン３ＦＤから出力されるシリアルデータは、ポゴピ
ン３ＦＣから出力されるシフトクロックに同期して出力
される。ポゴピン３ＦＤから出力されるシリアルデータ
は記憶索子ＦＶｉのデータ端子ＤＡに与えられ、まず最
初のビット・が記憶索子ＦＶ１に記憶される。その後、
記憶素子ＦＶ１には順次後続のピッ［・のデータが与え
られるが、先に与えられたデータはポゴピン３ＦＣから
のシフトクロックに同期して順数次段の記憶素子へとシ
フトされていく。そして、シリアルデータの先頭ビット
が最終段の記憶素子ＦＧＩＯに記憶されたところで、シ
リアルデータの出力が停止され、各記憶素子へのデータ
設定が終了する。
接続経路形成回路を構成する記憶素子ｇ￥ＦＶｌ−ＦＶ
”ＩＯ，ＦＧ１〜ＦＧ１０（’）論理状態全決定するた
めに、テスタのポゴピン３１：Ｃからシフト−クロック
が出力され、ポゴピン３ＦＤから電源系の接続関係を指
定するためのシリアルデータが出力される。なＪ３、ポ
ゴピン３ＦＤから出力されるシリアルデータは、ポゴピ
ン３ＦＣから出力されるシフトクロックに同期して出力
される。ポゴピン３ＦＤから出力されるシリアルデータ
は記憶索子ＦＶｉのデータ端子ＤＡに与えられ、まず最
初のビット・が記憶索子ＦＶ１に記憶される。その後、
記憶素子ＦＶ１には順次後続のピッ［・のデータが与え
られるが、先に与えられたデータはポゴピン３ＦＣから
のシフトクロックに同期して順数次段の記憶素子へとシ
フトされていく。そして、シリアルデータの先頭ビット
が最終段の記憶素子ＦＧＩＯに記憶されたところで、シ
リアルデータの出力が停止され、各記憶素子へのデータ
設定が終了する。
ここで、たとえばＤＵＴＩの端子１ｔをテスタ内部の電
源ＰＳと接続する場合について説明する。
源ＰＳと接続する場合について説明する。
この場合、記憶素子ＦＶ１〜ＦＶ１０の中で記憶素子Ｆ
６のＱ出力のみが０となるようにデータが設定され、か
つ記憶素子ＦＧ１〜ＦＧ１０の中で記憶素子ＦＧ６のＱ
出力のみが１となるようにデータが設定される。これに
よって、リレーＲＶ６かオンとなり端子１ｆとテスタ内
部の電源ＰＳとが接続される。また、リレーＲＧ６がオ
フとなり端子１ｆとテスタ内部の接地ＧＮＤとが接続し
なくなる。さらに、ポゴピン３ｆに接続されたテスタ内
部のピンエレクトロニクスカードにおけるリレーＲ１が
オフされ、端子１ｆとテスタ内部の信号ラインとの接続
も遮断される。したがって、端子１ｆはテスタ内部の電
源ＰＳとのみ接続されることとなる。
６のＱ出力のみが０となるようにデータが設定され、か
つ記憶素子ＦＧ１〜ＦＧ１０の中で記憶素子ＦＧ６のＱ
出力のみが１となるようにデータが設定される。これに
よって、リレーＲＶ６かオンとなり端子１ｆとテスタ内
部の電源ＰＳとが接続される。また、リレーＲＧ６がオ
フとなり端子１ｆとテスタ内部の接地ＧＮＤとが接続し
なくなる。さらに、ポゴピン３ｆに接続されたテスタ内
部のピンエレクトロニクスカードにおけるリレーＲ１が
オフされ、端子１ｆとテスタ内部の信号ラインとの接続
も遮断される。したがって、端子１ｆはテスタ内部の電
源ＰＳとのみ接続されることとなる。
次に、ＤＵＴｌの端子１ｅとテスタ内部の接地ＧＮＤと
を接続する場合について説明する。この場合、記憶素子
ＦＶＩ〜ＦＶ１０の中で記憶素子ＦＶ５のＱ出力のみ１
となるようにデータが設定され、かつ記憶素子ＦＧＩ〜
ＦＧ１０の中で記憶素子ＦＧ５のＱ出力のみＯとなるよ
うにデータが設定される。これによって、リレーＲＶ５
がオフとなり端子１ｅとテスタ内部の電源ＰＳとの接続
が遮断されるとともに、リレーＲＧ５がオンとなり端子
１ｅとテスタ内部の接地ＧＮＤとが接続される。さらに
、同時にポゴピン３ｅに接続されたピンエレクトロニク
スカードにおけるリレーＲ１がオフされ、端子１ｆとテ
スタ内部の信号ラインとの接続が遮断される。したがっ
て、端子１ｅは接地ＧＮＤのみと接続される。
を接続する場合について説明する。この場合、記憶素子
ＦＶＩ〜ＦＶ１０の中で記憶素子ＦＶ５のＱ出力のみ１
となるようにデータが設定され、かつ記憶素子ＦＧＩ〜
ＦＧ１０の中で記憶素子ＦＧ５のＱ出力のみＯとなるよ
うにデータが設定される。これによって、リレーＲＶ５
がオフとなり端子１ｅとテスタ内部の電源ＰＳとの接続
が遮断されるとともに、リレーＲＧ５がオンとなり端子
１ｅとテスタ内部の接地ＧＮＤとが接続される。さらに
、同時にポゴピン３ｅに接続されたピンエレクトロニク
スカードにおけるリレーＲ１がオフされ、端子１ｆとテ
スタ内部の信号ラインとの接続が遮断される。したがっ
て、端子１ｅは接地ＧＮＤのみと接続される。
なお、第２図には、端子１ｆと電源ＰＳとを接続する場
合、端子７ｅと接地ＧＮＤとを接続する場合、端子１ｄ
とポゴピン３ｄにつながる信号ラインとを接続する場合
における各記憶素子のＱ出力と各リレーのオンオフ状態
との関係を示しておく。
合、端子７ｅと接地ＧＮＤとを接続する場合、端子１ｄ
とポゴピン３ｄにつながる信号ラインとを接続する場合
における各記憶素子のＱ出力と各リレーのオンオフ状態
との関係を示しておく。
以上、いくつかの例を挙げて第１図の動作を説明したが
、その他の接続関係についても上記と同様の考え方で行
なわれるものである。
、その他の接続関係についても上記と同様の考え方で行
なわれるものである。
第１図の実施例では、リレーＲＶ１〜ＲＶ１０゜ＲＧ１
〜ＲＧＩ Ｏのオンオフを記憶素子ＦＶＩ〜ＦＶ１０．
ＦＧ１〜ＦＧ１０の論理出力状態で制御させていたが、
第３図に示すように、テスタ内部にオンオフ制御信号発
生回路ＳＲ１〜５Ｒ２０を設け、これらオンオフ制御信
号発生回路から発生される制御信号によって直接台リレ
ーＲＶ１〜ＲＶ１０．ＲＧ１〜ＲＧＩＯのオンオフを制
御するようにしてもよい。この場合、オンオフ制御信号
発生回路ＳＲ１〜５Ｒ２０から発生されるオンオフ制御
信号は、少なくともＤＵＴＩのテストが終了するまでは
その出力状態を保持しておく必要がある。
〜ＲＧＩ Ｏのオンオフを記憶素子ＦＶＩ〜ＦＶ１０．
ＦＧ１〜ＦＧ１０の論理出力状態で制御させていたが、
第３図に示すように、テスタ内部にオンオフ制御信号発
生回路ＳＲ１〜５Ｒ２０を設け、これらオンオフ制御信
号発生回路から発生される制御信号によって直接台リレ
ーＲＶ１〜ＲＶ１０．ＲＧ１〜ＲＧＩＯのオンオフを制
御するようにしてもよい。この場合、オンオフ制御信号
発生回路ＳＲ１〜５Ｒ２０から発生されるオンオフ制御
信号は、少なくともＤＵＴＩのテストが終了するまでは
その出力状態を保持しておく必要がある。
また、第１図および第３図の実施例ではＤＵＴｌの端子
１ａ〜１ｊとテスタ内部のｔＭＨ系との接続関係を切換
えるための手段をすべてロードボード上に作成したが、
テスタ内部のピンエレクトロニクス内にこれらの機能を
設けることもできる。
１ａ〜１ｊとテスタ内部のｔＭＨ系との接続関係を切換
えるための手段をすべてロードボード上に作成したが、
テスタ内部のピンエレクトロニクス内にこれらの機能を
設けることもできる。
たとえば、第４図に示すように、各ポゴピンＡ〈第１図
のポゴピン３８〜３ｊに対応する）に接続されるピンエ
レクトロニクスカード内に電源ＰＳと接地ＧＮＤとを設
ける。さらに、電源ＰＳとポゴピンＡとの間にリレーＲ
を介挿（−１接地ＧＮＤとポゴピンＡとの間にリレーＲ
Ｇを介挿する。
のポゴピン３８〜３ｊに対応する）に接続されるピンエ
レクトロニクスカード内に電源ＰＳと接地ＧＮＤとを設
ける。さらに、電源ＰＳとポゴピンＡとの間にリレーＲ
を介挿（−１接地ＧＮＤとポゴピンＡとの間にリレーＲ
Ｇを介挿する。
そして、テストプログラム内に付加された接続関係指定
プログラムによってリレーＲ１，Ｒ２，ＲＶ、ＲＧのオ
ンオフを制御する。すなわち、リレーＲ１によってポゴ
ピンＡとドライバＤとの接続状態を制御し、リレーＲ２
によってポゴピンＡとコンパレータＣとの接続状態をｌ
Ｉ！ｌＪｌ！ｌシ、リレーＲＶによってポゴピンＡと電
源ＢＳとの接続状態を制御し、リレーＲＧによってポゴ
ピンへと接地ＧＮＤとの接続状態を制御する。これによ
って、ポゴピンＡはドライバＤを含む出力信号ライン、
コンパレータＣを含む入力信号ライン、電源ρＳ。
プログラムによってリレーＲ１，Ｒ２，ＲＶ、ＲＧのオ
ンオフを制御する。すなわち、リレーＲ１によってポゴ
ピンＡとドライバＤとの接続状態を制御し、リレーＲ２
によってポゴピンＡとコンパレータＣとの接続状態をｌ
Ｉ！ｌＪｌ！ｌシ、リレーＲＶによってポゴピンＡと電
源ＢＳとの接続状態を制御し、リレーＲＧによってポゴ
ピンへと接地ＧＮＤとの接続状態を制御する。これによ
って、ポゴピンＡはドライバＤを含む出力信号ライン、
コンパレータＣを含む入力信号ライン、電源ρＳ。
接地Ｇ Ｎ Ｄとそれぞれ独立的に接続、遮断が制御さ
れる。
れる。
［発明の効果コ
以上のように、この発明によれば、テストプログラムに
付カロされた接続関係指定プログラムによって被試験用
半導体装置の端子と電源系との接続状態を任意に切換え
ることができるため、同一バ・・Ｉケージ形状の被試験
用半導体装置であれば、ロードボードを取替えることな
く試験を？テなうことができる。したがって、汎用性に
優れ、かつ試験コス１へを削減できるような半導体試験
装置を得ることができる。
付カロされた接続関係指定プログラムによって被試験用
半導体装置の端子と電源系との接続状態を任意に切換え
ることができるため、同一バ・・Ｉケージ形状の被試験
用半導体装置であれば、ロードボードを取替えることな
く試験を？テなうことができる。したがって、汎用性に
優れ、かつ試験コス１へを削減できるような半導体試験
装置を得ることができる。
第１図はこの発明の一実施例を示すブロック図である。
第２図は第１図の実施例における動作の一例を説明する
ための図である。第３図はこの発明の他の実施例を示す
ブロック図である。第４図はこの発明のさらに他の実施
例を示すブロック図である。第５図は従来の半導体試験
装置の一例を示す外観図である。第６図は第５図に示す
従来の半導体試＠Ｊ４装置の接続関係を示す図である。 図において、１はＤＵＴ、２はソケット、３はテスタ、
４はロードボード、１ａ〜１ｊはＤＵＴｌの端子、３ａ
〜３ｊ 、３ＦＤ、３ＦＣ，３ＧＮＤ、３ＶＣＣはボ
コヒン、ＧＮＤはｉ地、Ｐ Ｓ Ｌｔ電源、ＦＶＩ 〜
ＦＶＩＯ，ＦＧ１〜ＦＧ１０ｉ、を記憶素子、ＲＶｌ・
〜ＲＶ１０．ＲＧｌ 〜ＲＧ１０はリレー、４８〜４Ｊ
はロードボード内の配線、ＳＲ１〜５Ｒ２０はオンオフ
制御信号光主回路、Ａハホコヒン、Ｒ１，Ｒ２，ＲＶ、
ＲＧｉｉ、ＪＬｚ−を示す。
ための図である。第３図はこの発明の他の実施例を示す
ブロック図である。第４図はこの発明のさらに他の実施
例を示すブロック図である。第５図は従来の半導体試験
装置の一例を示す外観図である。第６図は第５図に示す
従来の半導体試＠Ｊ４装置の接続関係を示す図である。 図において、１はＤＵＴ、２はソケット、３はテスタ、
４はロードボード、１ａ〜１ｊはＤＵＴｌの端子、３ａ
〜３ｊ 、３ＦＤ、３ＦＣ，３ＧＮＤ、３ＶＣＣはボ
コヒン、ＧＮＤはｉ地、Ｐ Ｓ Ｌｔ電源、ＦＶＩ 〜
ＦＶＩＯ，ＦＧ１〜ＦＧ１０ｉ、を記憶素子、ＲＶｌ・
〜ＲＶ１０．ＲＧｌ 〜ＲＧ１０はリレー、４８〜４Ｊ
はロードボード内の配線、ＳＲ１〜５Ｒ２０はオンオフ
制御信号光主回路、Ａハホコヒン、Ｒ１，Ｒ２，ＲＶ、
ＲＧｉｉ、ＪＬｚ−を示す。
Claims (9)
- （１）複数の端子を有する被試験用半導体装置にテスト
信号を与えるとともに電源系を接続し予め定められたテ
ストプログラムに応じて当該被試験用半導体装置の試験
を行なう半導体試験装置であって、 前記テストプログラムには、前記テスト信号および電源
系と前記被試験用半導体装置の端子との接続関係を指定
するための接続関係指定プログラムが付加され、 前記接続関係指定プログラムを受けて前記テスト信号と
前記被試験用半導体装置の端子との接続関係を切換える
ためのテスト信号切換手段、および前記接続関係指定プ
ログラムを受けて前記電源系と前記被試験用半導体装置
の端子との接続関係を切換えるための電源系切換手段を
備える、半導体試験装置。 - （２）半導体試験装置本体と、 前記半導体試験装置本体および前記被試験用半導体装置
が着脱自在であり、かつ前記半導体試験装置本体と前記
被試験用半導体装置との接続を図るための配線が施され
た接続手段とから構成され、前記テスト信号切換手段は
、前記半導体試験装置本体に設けられ、 前記電源系切換手段は、前記接続手段に設けられる、特
許請求の範囲第１項記載の半導体試験装置。 - （３）前記電源系切換手段は、 前記被試験用半導体装置の端子ごとに設けられ、前記接
続関係指定プログラムによってその記憶状態が２値的に
切換えられる記憶素子と、前記被試験用半導体装置の端
子ごとに設けられ、前記記憶素子の出力によってそのオ
ンオフが切換えられて前記被試験用半導体装置の端子と
前記電源系との接続を選択的に切換えるリレー回路とを
含む、特許請求の範囲第２項記載の半導体試験装置。 - （４）前記電源系は、接地電位を与えるための電源と、
接地電位とは異なる電位を与えるための電源との２系統
設けられ、 前記記憶素子およびリレー回路は、前記２系統の電源に
対応してそれぞれ２組ずつ設けられる、特許請求の範囲
第３項記載の半導体試験装置。 - （５）前記半導体試験装置本体は前記接続関係指定プロ
グラムに応じて前記被試験用半導体装置の端子と前記電
源系との間の接続関係を切換制御するための切換制御信
号を発生し、 前記電源系切換手段は、前記被試験用半導体装置の端子
ごとに設けられ、かつ前記切換制御信号を受けてそのオ
ンオフが制御され、それによって前記被試験用半導体装
置の端子と前記電源系との接続を選択的に切換えるリレ
ー回路を含む、特許請求の範囲第２項記載の半導体試験
装置。 - （６）前記電源系は、接地電位を与えるための電源と、
接地電位とは異なる電位を与えるための電源との２系統
設けられ、 前記リレー回路は、前記２系統の電源に対応してそれぞ
れ２組ずつ設けられる、特許請求の範囲第５項記載の半
導体試験装置。 - （７）半導体試験装置本体と、 前記半導体試験装置本体および前記被試験用半導体装置
が着脱自在であり、かつ前記半導体試験装置本体と前記
被試験用半導体装置との接続を図るための配線が施され
た接続手段とから構成され、前記テスト信号切換手段お
よび前記電源系切換手段はいずれも前記半導体試験装置
本体に設けられる、特許請求の範囲第１項記載の半導体
試験装置。 - （８）前記半導体試験装置本体には、前記被試験用半導
体装置の端子ごとにテスト信号授受回路と電源系回路と
が形成され、 前記テスト信号切換手段は、前記接続関係指定プログラ
ムに応じて前記各テスト信号授受回路と前記被試験用半
導体装置の端子との間の接続、遮断を行なう第１のスイ
ッチ手段を含み、 前記電源系切換手段は、前記電源系回路と前記被試験用
半導体装置との端子との間の接続、遮断を行なう第２の
スイッチ手段を含む、特許請求の範囲第７項記載の半導
体試験装置。 - （９）前記電源系回路は、接地電位を与えるための電源
と、接地電位とは異なる電位を与えるための電源との２
系統設けられ、 前記各第２のスイッチ手段は、前記２系統の電源に対応
してそれぞれ２組ずつ設けられる、特許請求の範囲第８
項記載の半導体試験装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209418A JPS6267474A (ja) | 1985-09-20 | 1985-09-20 | 半導体試験装置 |
| KR1019860002927A KR900002324B1 (ko) | 1985-09-20 | 1986-04-16 | 반도체 시험장치 |
| US06/909,303 US4801871A (en) | 1985-09-20 | 1986-09-19 | Testing apparatus for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209418A JPS6267474A (ja) | 1985-09-20 | 1985-09-20 | 半導体試験装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6006872A Division JP2621785B2 (ja) | 1994-01-26 | 1994-01-26 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6267474A true JPS6267474A (ja) | 1987-03-27 |
| JPH0521431B2 JPH0521431B2 (ja) | 1993-03-24 |
Family
ID=16572548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209418A Granted JPS6267474A (ja) | 1985-09-20 | 1985-09-20 | 半導体試験装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4801871A (ja) |
| JP (1) | JPS6267474A (ja) |
| KR (1) | KR900002324B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02163898A (ja) * | 1988-12-16 | 1990-06-25 | Matsushita Refrig Co Ltd | 伝言板自動販売機システム |
| JPH0543081U (ja) * | 1991-03-25 | 1993-06-11 | エルエスアイ・ロジツク株式会社 | プローバのアタツチメントボード |
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| US4928062A (en) * | 1988-01-20 | 1990-05-22 | Texas Instruments Incorporated | Loading and accurate measurement of integrated dynamic parameters at point of contact in automatic device handlers |
| US4989209A (en) * | 1989-03-24 | 1991-01-29 | Motorola, Inc. | Method and apparatus for testing high pin count integrated circuits |
| US5124638A (en) * | 1991-02-22 | 1992-06-23 | Genrad, Inc. | Automatic circuit tester employing a three-dimensional switch-matrix layout |
| US5532983A (en) * | 1992-12-30 | 1996-07-02 | Intel Corporation | Circuit design for point-to-point chip for high speed testing |
| US5854558A (en) * | 1994-11-18 | 1998-12-29 | Fujitsu Limited | Test board for testing a semiconductor device and method of testing the semiconductor device |
| US5600257A (en) * | 1995-08-09 | 1997-02-04 | International Business Machines Corporation | Semiconductor wafer test and burn-in |
| US5881121A (en) * | 1997-02-13 | 1999-03-09 | Cypress Semiconductor Corp. | One-pin shift register interface |
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| CN102043100B (zh) * | 2009-10-09 | 2013-03-06 | 中芯国际集成电路制造(上海)有限公司 | 老化测试系统 |
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1985
- 1985-09-20 JP JP60209418A patent/JPS6267474A/ja active Granted
-
1986
- 1986-04-16 KR KR1019860002927A patent/KR900002324B1/ko not_active IP Right Cessation
- 1986-09-19 US US06/909,303 patent/US4801871A/en not_active Expired - Lifetime
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR870003393A (ko) | 1987-04-17 |
| US4801871A (en) | 1989-01-31 |
| JPH0521431B2 (ja) | 1993-03-24 |
| KR900002324B1 (ko) | 1990-04-11 |
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